JP2000077411A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 銅配線を埋め込み形成するための溝をフォト
リソグラフィー法で形成する際に、下層銅配線からの露
光光の反射を防止する。 【解決手段】 多層銅配線を含む半導体装置の少なくと
も一つの銅配線層の下層に当たる銅配線表面を２０ｎｍ
／分以下の酸化レートで膜厚３０ｎｍ以上の酸化銅に改
質する。
リソグラフィー法で形成する際に、下層銅配線からの露
光光の反射を防止する。 【解決手段】 多層銅配線を含む半導体装置の少なくと
も一つの銅配線層の下層に当たる銅配線表面を２０ｎｍ
／分以下の酸化レートで膜厚３０ｎｍ以上の酸化銅に改
質する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩデバイス等
の半導体装置及びその製造方法に関し、特に銅溝配線を
使用した多層配線を有する半導体装置及びその製造方法
に関する。
の半導体装置及びその製造方法に関し、特に銅溝配線を
使用した多層配線を有する半導体装置及びその製造方法
に関する。
【０００２】
【従来の技術】近年、高速化、高集積化が進むＬＳＩデ
バイスにおいて、トランジスタのみならず、配線につい
ても微細化、高密度化が求められている。
バイスにおいて、トランジスタのみならず、配線につい
ても微細化、高密度化が求められている。
【０００３】従来、配線金属材料としては、Ａｌが専ら
使用されているが、その際、配線上を流れる電流密度の
増大やデバイス全体の発熱による温度上昇に起因して、
配線層中の金属原子が移動し、その移動した部分にボイ
ドが発生することにより断線に至るというエレクトロマ
イグレーション（ＥＭ）の問題がある。また、金属原子
が蓄積した部分ではヒルロックと呼ばれる粒塊が形成さ
れ、これが配線上に形成される絶縁層にストレスを与え
ることで、クラック発生の原因ともなっている。
使用されているが、その際、配線上を流れる電流密度の
増大やデバイス全体の発熱による温度上昇に起因して、
配線層中の金属原子が移動し、その移動した部分にボイ
ドが発生することにより断線に至るというエレクトロマ
イグレーション（ＥＭ）の問題がある。また、金属原子
が蓄積した部分ではヒルロックと呼ばれる粒塊が形成さ
れ、これが配線上に形成される絶縁層にストレスを与え
ることで、クラック発生の原因ともなっている。
【０００４】これらの問題を解決するために、Ａｌに微
量のＳｉやＣｕを混入した合金の使用が提案されている
が、微細化、高密度化が更に進むと、必ずしも十分とは
いえず、更に信頼性の高い銅配線の使用が検討されてい
る。
量のＳｉやＣｕを混入した合金の使用が提案されている
が、微細化、高密度化が更に進むと、必ずしも十分とは
いえず、更に信頼性の高い銅配線の使用が検討されてい
る。
【０００５】銅は、金属材料として銀の次に固有抵抗が
低く（１．７〜１．８μΩ−ｃｍ、これに対してＡｌＣ
ｕは３．１μΩ−ｃｍ）、優れたＥＭ信頼性を有してお
り、高密度化の進む中、その技術の確立が望まれてい
る。
低く（１．７〜１．８μΩ−ｃｍ、これに対してＡｌＣ
ｕは３．１μΩ−ｃｍ）、優れたＥＭ信頼性を有してお
り、高密度化の進む中、その技術の確立が望まれてい
る。
【０００６】たとえば、ＩＥＤＭ ９７、７６９−７７
２頁には、「銅被覆による高性能１．８Ｖ，０．２０μ
ｍＣＭＯＳ技術（A High Performance 1.8V, 0.20μm C
MOSTechnology with Copper Metallization）」と題し
て、また、ＩＥＤＭ ９７、７７３−７７６頁には、
「サブ０．２５μｍＣＭＯＳ ＵＬＳＩ技術における全
銅配線（Full Copper Wiring in a Sub-0.25μm CMOS U
LSI Technology）」と題して、それぞれ銅を配線材料と
して適用した技術が開示されている。
２頁には、「銅被覆による高性能１．８Ｖ，０．２０μ
ｍＣＭＯＳ技術（A High Performance 1.8V, 0.20μm C
MOSTechnology with Copper Metallization）」と題し
て、また、ＩＥＤＭ ９７、７７３−７７６頁には、
「サブ０．２５μｍＣＭＯＳ ＵＬＳＩ技術における全
銅配線（Full Copper Wiring in a Sub-0.25μm CMOS U
LSI Technology）」と題して、それぞれ銅を配線材料と
して適用した技術が開示されている。
【０００７】銅は、エッチングによるパターン形成が比
較的困難であり、特にサブ０．２５μｍオーダーの半導
体装置に適用するためには、配線埋め込み技術により形
成する必要がある。
較的困難であり、特にサブ０．２５μｍオーダーの半導
体装置に適用するためには、配線埋め込み技術により形
成する必要がある。
【０００８】例えば、図５に示すように、まず第１の層
間絶縁膜１に第１の配線溝２を形成し（図５（ａ））、
バリアメタル層３に続いて銅４をメッキ法やＣＶＤ法な
どにより積層する（図５（ｂ））。続いて、化学機械研
磨（ＣＭＰ）法により、第１の層間絶縁膜表面が露出す
るまで研磨を行い、銅表面を平坦化して第１層目配線５
を埋め込み形成する（図５（ｃ））。この上に更に銅配
線を形成するには、第２の層間絶縁膜７を積層した後、
第１層目配線５とのコンタクトのためのヴィアホール８
及び第２の配線溝９をフォトリソグラフィー法により形
成し（図５（ｄ））、同様に銅の埋め込みを実施し、第
２層目配線１０を形成する（図５（ｅ））。
間絶縁膜１に第１の配線溝２を形成し（図５（ａ））、
バリアメタル層３に続いて銅４をメッキ法やＣＶＤ法な
どにより積層する（図５（ｂ））。続いて、化学機械研
磨（ＣＭＰ）法により、第１の層間絶縁膜表面が露出す
るまで研磨を行い、銅表面を平坦化して第１層目配線５
を埋め込み形成する（図５（ｃ））。この上に更に銅配
線を形成するには、第２の層間絶縁膜７を積層した後、
第１層目配線５とのコンタクトのためのヴィアホール８
及び第２の配線溝９をフォトリソグラフィー法により形
成し（図５（ｄ））、同様に銅の埋め込みを実施し、第
２層目配線１０を形成する（図５（ｅ））。
【０００９】
【発明が解決しようとする課題】第２の層間絶縁膜７に
ヴィアホール８及び第２の配線溝９を形成する際、レジ
スト露光時に下層の第１層目配線５からの反射によりオ
ーバー露光となり、レジストパターンが倒れてしまうと
いう問題がある。特に素子の微細化が進み、疎なパター
ンと密なパターンとが混在するような場合、疎な部分に
合わせて露光を行うと密な部分では過剰に露光されてオ
ーバー露光となり、パターン倒れが顕著となる。逆に密
な部分に合わせて露光を行ったのでは、疎な部分はアン
ダー露光となってしまい、抜けが悪くなってしまう。従
って、どの部分でも一様に露光できるのが好ましく、反
射防止膜を形成することが必須となる。
ヴィアホール８及び第２の配線溝９を形成する際、レジ
スト露光時に下層の第１層目配線５からの反射によりオ
ーバー露光となり、レジストパターンが倒れてしまうと
いう問題がある。特に素子の微細化が進み、疎なパター
ンと密なパターンとが混在するような場合、疎な部分に
合わせて露光を行うと密な部分では過剰に露光されてオ
ーバー露光となり、パターン倒れが顕著となる。逆に密
な部分に合わせて露光を行ったのでは、疎な部分はアン
ダー露光となってしまい、抜けが悪くなってしまう。従
って、どの部分でも一様に露光できるのが好ましく、反
射防止膜を形成することが必須となる。
【００１０】従来、反射防止膜としては、ポリイミドな
どの有機系の反射防止膜や、Ｓｉ，ＳｉＮ，ＴｉＮ，Ｔ
ｉＷなどの無機系反射防止膜が知られており、更にＳｉ
ＯＮ系反射防止膜の使用も提案されている。しかしなが
ら、有機系の反射防止膜は数百ｎｍ程度の膜厚に形成し
なければ効果がなく、しかもスピンコーティング法など
の塗布法により形成するため、平坦な膜を形成すること
が難しく、銅配線を使用するような微細なデバイスには
適用できない。ＳｉＯＮなどの酸素を含む条件下に成膜
されるものでは、銅が酸化されて、はがれ易くなり所望
の反射防止膜を形成できない場合がある。また、窒化膜
は、後工程で下層銅配線６１の接触部分を除去する必要
があるが、その場合、酸化膜６３と窒化膜６２をエッチ
ングする為にエッチング条件を途中で変更する必要があ
る。特に形成される窒化膜６２の膜厚にバラツキがある
ことから通常はオーバーエッチングが必要となる。その
際、図６（ａ）に示すように窒化膜６２側部が退行した
状態となる。
どの有機系の反射防止膜や、Ｓｉ，ＳｉＮ，ＴｉＮ，Ｔ
ｉＷなどの無機系反射防止膜が知られており、更にＳｉ
ＯＮ系反射防止膜の使用も提案されている。しかしなが
ら、有機系の反射防止膜は数百ｎｍ程度の膜厚に形成し
なければ効果がなく、しかもスピンコーティング法など
の塗布法により形成するため、平坦な膜を形成すること
が難しく、銅配線を使用するような微細なデバイスには
適用できない。ＳｉＯＮなどの酸素を含む条件下に成膜
されるものでは、銅が酸化されて、はがれ易くなり所望
の反射防止膜を形成できない場合がある。また、窒化膜
は、後工程で下層銅配線６１の接触部分を除去する必要
があるが、その場合、酸化膜６３と窒化膜６２をエッチ
ングする為にエッチング条件を途中で変更する必要があ
る。特に形成される窒化膜６２の膜厚にバラツキがある
ことから通常はオーバーエッチングが必要となる。その
際、図６（ａ）に示すように窒化膜６２側部が退行した
状態となる。
【００１１】銅の場合、酸化膜と銅とが直接接触する
と、銅表面が後工程の熱により酸化する。また、銅が酸
化膜を通して基板に拡散すると素子特性が劣化するとい
う問題がある。従って、通常は、絶縁膜と銅との間にバ
リア膜（ＴｉＮやＷＮなど）を設けるが、前記したよう
に窒化膜側部が退行した状態でバリア膜の形成を行う
と、オーバーエッチされた部分にはスパッタ法などで形
成されるバリア膜が回り込めず、例えば、図６（ｂ）の
ような形状にしかバリア膜６４が形成できない。そこに
通常のＣＶＤ法による銅の埋め込みを実施すると、銅が
回り込んで絶縁膜と直接接触してしまい、前記したよう
な問題が起こる可能性がある。
と、銅表面が後工程の熱により酸化する。また、銅が酸
化膜を通して基板に拡散すると素子特性が劣化するとい
う問題がある。従って、通常は、絶縁膜と銅との間にバ
リア膜（ＴｉＮやＷＮなど）を設けるが、前記したよう
に窒化膜側部が退行した状態でバリア膜の形成を行う
と、オーバーエッチされた部分にはスパッタ法などで形
成されるバリア膜が回り込めず、例えば、図６（ｂ）の
ような形状にしかバリア膜６４が形成できない。そこに
通常のＣＶＤ法による銅の埋め込みを実施すると、銅が
回り込んで絶縁膜と直接接触してしまい、前記したよう
な問題が起こる可能性がある。
【００１２】これに対して、特開平６−１１２２０１号
公報には、タングステン配線上を酸化してタングステン
酸化膜を形成し、該タングステン酸化膜が反射防止層と
して機能することが開示されている。この場合、後工程
のエッチングプロセスでフッ素系のガスのみでエッチン
グができるという利点がある。
公報には、タングステン配線上を酸化してタングステン
酸化膜を形成し、該タングステン酸化膜が反射防止層と
して機能することが開示されている。この場合、後工程
のエッチングプロセスでフッ素系のガスのみでエッチン
グができるという利点がある。
【００１３】しかしながら、銅の酸化膜は一般的に緻密
ではなく、はがれ易いという問題があり、従来、酸化し
ない様に形成するのが常識であった。
ではなく、はがれ易いという問題があり、従来、酸化し
ない様に形成するのが常識であった。
【００１４】
【課題を解決するための手段】本発明者らは、銅配線表
面からの反射を防止するべく鋭意検討した結果、従来、
避けて通られていた銅配線表面の酸化をある特定の条件
下で実施することにより、配線の有効断面積を損なうこ
となく、反射防止効果のある酸化銅膜を形成できること
を見出し、本発明に到達した。
面からの反射を防止するべく鋭意検討した結果、従来、
避けて通られていた銅配線表面の酸化をある特定の条件
下で実施することにより、配線の有効断面積を損なうこ
となく、反射防止効果のある酸化銅膜を形成できること
を見出し、本発明に到達した。
【００１５】即ち本発明は、多層銅配線を含む半導体装
置であって、少なくとも一つの銅配線層の下層に当たる
銅配線表面が２０ｎｍ／分以下の酸化レートで膜厚３０
ｎｍ以上の酸化銅に改質されていることを特徴とする半
導体装置に関するものである。
置であって、少なくとも一つの銅配線層の下層に当たる
銅配線表面が２０ｎｍ／分以下の酸化レートで膜厚３０
ｎｍ以上の酸化銅に改質されていることを特徴とする半
導体装置に関するものである。
【００１６】また、本発明は、多層銅配線を含む半導体
装置の製造方法であって、銅配線上に絶縁層を形成し、
該絶縁層に銅配線を埋め込み形成するするための溝と、
下層銅配線とのコンタクトをとるためのヴィアホールを
形成するに際し、下層銅配線表面を２０ｎｍ／分以下の
酸化レートで膜厚３０ｎｍ以上の酸化銅に改質した後、
絶縁層形成及び、溝及びヴィアホール形成を行うことを
特徴とする半導体装置の製造方法に関する。
装置の製造方法であって、銅配線上に絶縁層を形成し、
該絶縁層に銅配線を埋め込み形成するするための溝と、
下層銅配線とのコンタクトをとるためのヴィアホールを
形成するに際し、下層銅配線表面を２０ｎｍ／分以下の
酸化レートで膜厚３０ｎｍ以上の酸化銅に改質した後、
絶縁層形成及び、溝及びヴィアホール形成を行うことを
特徴とする半導体装置の製造方法に関する。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明を具
体的に説明する。
体的に説明する。
【００１８】図１は、本発明による多層銅配線の形成方
法を説明する工程断面図である。シリコン酸化膜などの
第１の層間絶縁膜１に銅配線を埋め込むための第１の配
線溝２をｉ線（３６０ｎｍ）又はＫｒ−Ｆエキシマレー
ザ（２４８ｎｍ）を用いたフォトリソグラフィー法によ
り形成する（図１（ａ））。次にこの全面にＴｉＮ、Ｔ
ａ、ＴａＮ、ＷＮなどのバリアメタル層３をスパッタ
法、ＰＶＤ法、ＣＶＤ法などにより形成し、ＰＶＤ法、
ＣＶＤ法あるいはメッキ法などでその上に銅膜４を成膜
する（図１（ｂ））。続いて、ＣＭＰ法により第１の層
間絶縁膜１表面が露出するまで研磨して第１層目配線５
を形成する（図１（ｃ））。次に好ましくは酸素プラズ
マ中で露出した銅配線表面を２０ｎｍ／分以下、好まし
くは１０ｎｍ／分以下の酸化レートで酸化し、膜厚３０
ｎｍ以上の反射防止膜６を形成する（図１（ｄ））。第
２層目の層間絶縁膜７を成膜した後、第１層目配線との
コンタクトをとるヴィアホール８及び第２の配線溝９を
同様にフォトリソグラフィー法により形成する（図１
（ｅ））。ここで、ヴィアホール８の底に露出した酸化
銅からなる反射防止膜６はそのまま残しておくとここに
埋め込み形成される配線との接触抵抗が増大する為、除
去する必要がある。ここで形成される酸化銅（酸化第一
銅）膜の場合、通常の酸化膜のエッチング条件（フッ素
系ガス使用）では、十分に除去できないことが確認され
た。そこで、本発明では、露出した酸化銅表面を水素気
流下等の還元雰囲気中で熱処理、例えば１００ｍｔｏｒ
ｒ以下の条件下にＡｒ中にＨ2を５％添加して流し、４
００℃、３０分で実施することで、酸化された部分を銅
に還元することにより接触抵抗の増大を防止することが
できる。特に、酸化した場所を除去するのではなく還元
する為、膜減りが少ないという効果もある。その後、前
記同様にバリアメタル層、銅膜を形成し、ＣＭＰにより
平坦化して第２層目配線１０を形成する。更にこの上に
配線を重ねる場合には、露出した銅配線表面を同様に酸
化して、酸化防止膜６として酸化銅膜を形成する（図１
（ｆ））。
法を説明する工程断面図である。シリコン酸化膜などの
第１の層間絶縁膜１に銅配線を埋め込むための第１の配
線溝２をｉ線（３６０ｎｍ）又はＫｒ−Ｆエキシマレー
ザ（２４８ｎｍ）を用いたフォトリソグラフィー法によ
り形成する（図１（ａ））。次にこの全面にＴｉＮ、Ｔ
ａ、ＴａＮ、ＷＮなどのバリアメタル層３をスパッタ
法、ＰＶＤ法、ＣＶＤ法などにより形成し、ＰＶＤ法、
ＣＶＤ法あるいはメッキ法などでその上に銅膜４を成膜
する（図１（ｂ））。続いて、ＣＭＰ法により第１の層
間絶縁膜１表面が露出するまで研磨して第１層目配線５
を形成する（図１（ｃ））。次に好ましくは酸素プラズ
マ中で露出した銅配線表面を２０ｎｍ／分以下、好まし
くは１０ｎｍ／分以下の酸化レートで酸化し、膜厚３０
ｎｍ以上の反射防止膜６を形成する（図１（ｄ））。第
２層目の層間絶縁膜７を成膜した後、第１層目配線との
コンタクトをとるヴィアホール８及び第２の配線溝９を
同様にフォトリソグラフィー法により形成する（図１
（ｅ））。ここで、ヴィアホール８の底に露出した酸化
銅からなる反射防止膜６はそのまま残しておくとここに
埋め込み形成される配線との接触抵抗が増大する為、除
去する必要がある。ここで形成される酸化銅（酸化第一
銅）膜の場合、通常の酸化膜のエッチング条件（フッ素
系ガス使用）では、十分に除去できないことが確認され
た。そこで、本発明では、露出した酸化銅表面を水素気
流下等の還元雰囲気中で熱処理、例えば１００ｍｔｏｒ
ｒ以下の条件下にＡｒ中にＨ2を５％添加して流し、４
００℃、３０分で実施することで、酸化された部分を銅
に還元することにより接触抵抗の増大を防止することが
できる。特に、酸化した場所を除去するのではなく還元
する為、膜減りが少ないという効果もある。その後、前
記同様にバリアメタル層、銅膜を形成し、ＣＭＰにより
平坦化して第２層目配線１０を形成する。更にこの上に
配線を重ねる場合には、露出した銅配線表面を同様に酸
化して、酸化防止膜６として酸化銅膜を形成する（図１
（ｆ））。
【００１９】形成する酸化銅膜としては、図３に示すよ
うに３０ｎｍ以上あれば十分に反射防止効果がある事が
分かる。なお、上限は特に規定されないが、形成する銅
配線層の厚みに対して、配線抵抗として許容される範囲
までとすることができる。
うに３０ｎｍ以上あれば十分に反射防止効果がある事が
分かる。なお、上限は特に規定されないが、形成する銅
配線層の厚みに対して、配線抵抗として許容される範囲
までとすることができる。
【００２０】酸素プラズマ処理条件としては、好ましく
は、０．５〜５．０Ｔｏｒｒの圧力、１００〜５００ｓ
ｃｃｍの酸素流量、２００〜１０００Ｗのプラズマパワ
ー、３０〜６００秒の処理時間である。このとき、基板
温度を１５０℃以下、好ましくは２５〜１５０℃で実施
する。
は、０．５〜５．０Ｔｏｒｒの圧力、１００〜５００ｓ
ｃｃｍの酸素流量、２００〜１０００Ｗのプラズマパワ
ー、３０〜６００秒の処理時間である。このとき、基板
温度を１５０℃以下、好ましくは２５〜１５０℃で実施
する。
【００２１】以下、実施例を参照して本発明を具体的に
説明する。
説明する。
【００２２】
【実施例】まず、プラズマ酸化法を用いて、基板温度を
種々変化させて銅の酸化レートの変化について検討し
た。測定条件は圧力を３Torr、プラズマパワーを３４５
Ｗに固定して行った。
種々変化させて銅の酸化レートの変化について検討し
た。測定条件は圧力を３Torr、プラズマパワーを３４５
Ｗに固定して行った。
【００２３】図２に示すように１５０℃を越えると急速
に酸化レートが上昇していることが分かる。特に酸化レ
ートが２０ｎｍ／分を越えると、膜剥がれが顕著となっ
た。
に酸化レートが上昇していることが分かる。特に酸化レ
ートが２０ｎｍ／分を越えると、膜剥がれが顕著となっ
た。
【００２４】次にプラズマパワーによる酸化レートの変
化について検討した。測定条件としては、圧力を３Torr
に、基板温度を１００℃に固定し、プラズマパワー３４
５、５５０、８００Ｗと変化させてその時の酸化レート
を測定した。結果を図４に示す。図から分かるように、
パワーに比例して酸化レートが上昇していることが分か
る。なお、基板温度をより低くすれば、酸化レートの上
昇率が低く、逆に高くすれば高くなることは、前述の図
２のグラフから明らかであり、酸化レートが２０ｎｍ／
分以下となる様、基板温度及びパワーを調整すれば良
い。
化について検討した。測定条件としては、圧力を３Torr
に、基板温度を１００℃に固定し、プラズマパワー３４
５、５５０、８００Ｗと変化させてその時の酸化レート
を測定した。結果を図４に示す。図から分かるように、
パワーに比例して酸化レートが上昇していることが分か
る。なお、基板温度をより低くすれば、酸化レートの上
昇率が低く、逆に高くすれば高くなることは、前述の図
２のグラフから明らかであり、酸化レートが２０ｎｍ／
分以下となる様、基板温度及びパワーを調整すれば良
い。
【００２５】次に酸化銅膜厚と反射率との関係について
検討した。反射率の測定は、波長２６０ｎｍのレーザを
種々の膜厚の酸化銅表面に照射した際に得られる反射率
を分光光度計を用いて行った。結果を図３に示す。酸化
膜の形成していない銅表面の反射率は３２％であるが、
酸化膜厚の上昇と共に徐々に反射率が低下し、３０ｎｍ
では２％まで低下した。なお、それ以上膜厚を厚くして
も反射率の変化はほとんどなく、結果として３０ｎｍ以
上であれば効果があることが分かった。
検討した。反射率の測定は、波長２６０ｎｍのレーザを
種々の膜厚の酸化銅表面に照射した際に得られる反射率
を分光光度計を用いて行った。結果を図３に示す。酸化
膜の形成していない銅表面の反射率は３２％であるが、
酸化膜厚の上昇と共に徐々に反射率が低下し、３０ｎｍ
では２％まで低下した。なお、それ以上膜厚を厚くして
も反射率の変化はほとんどなく、結果として３０ｎｍ以
上であれば効果があることが分かった。
【００２６】
【発明の効果】以上説明したように、本発明では、銅の
酸化レートを規定することにより、膜剥がれのない緻密
な膜が形成できることが確認され、このようにして形成
された酸化膜は膜厚３０ｎｍ以上で十分な反射防止効果
あることが分かった。
酸化レートを規定することにより、膜剥がれのない緻密
な膜が形成できることが確認され、このようにして形成
された酸化膜は膜厚３０ｎｍ以上で十分な反射防止効果
あることが分かった。
【図１】本発明の半導体装置の製造方法の一例を示す工
程断面図である。
程断面図である。
【図２】基板温度に対する酸化レートの変化の一例を示
すグラフである。
すグラフである。
【図３】酸化銅膜厚に対する反射率の変化を示すグラフ
である。
である。
【図４】プラズマパワーに対する酸化レートの変化の一
例を示すグラフである。
例を示すグラフである。
【図５】従来技術による銅多層配線を説明する工程断面
図である。
図である。
【図６】従来の反射防止膜として形成した窒化膜を除去
する際の問題点を説明する為の概略断面図であり、
（ａ）は窒化膜がオーバーエッチされた状態を、（ｂ）
は疎の部分にバリア膜を形成した状態を示している。
する際の問題点を説明する為の概略断面図であり、
（ａ）は窒化膜がオーバーエッチされた状態を、（ｂ）
は疎の部分にバリア膜を形成した状態を示している。
１ 第１の層間絶縁膜 ２ 第１の配線溝 ３ バリアメタル層 ４ 銅膜 ５ 第１層目配線 ６ 反射防止膜（酸化膜） ７ 第２の層間絶縁膜 ８ ヴィアホール ９ 第２の配線溝 １０ 第２層目配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 AA29 AA64 AA73 BA17 BA25 BA37 BA41 DA08 DA38 5F058 BA20 BC03 BF53 BF73 BH10 BJ10
Claims (10)
- 【請求項１】 多層銅配線を含む半導体装置であって、
少なくとも一つの銅配線層の下層に当たる銅配線表面が
２０ｎｍ／分以下の酸化レートで膜厚３０ｎｍ以上の酸
化銅に改質されていることを特徴とする半導体装置。 - 【請求項２】 前記酸化銅は、酸化第一銅であることを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記酸化銅は、銅配線表面を露出させた
状態で酸素プラズマ処理により形成されたものである請
求項２に記載の半導体装置。 - 【請求項４】 前記銅配線表面に形成された酸化銅は、
その上部に形成される銅配線との接触部分で上部銅配線
の形成前に還元雰囲気中で銅に還元されていることを特
徴とする請求項１乃至３の何れか１項に記載の半導体装
置。 - 【請求項５】 多層銅配線を含む半導体装置の製造方法
であって、銅配線上に絶縁層を形成し、該絶縁層に銅配
線を埋め込み形成するするための溝及び／又は下層銅配
線とのコンタクトをとるためのヴィアホールを形成する
に際し、下層銅配線表面を２０ｎｍ／分以下の酸化レー
トで膜厚３０ｎｍ以上の酸化銅に改質した後、絶縁層形
成及び、溝及び／又はヴィアホール形成を行うことを特
徴とする半導体装置の製造方法。 - 【請求項６】 前記酸化銅は、酸化第一銅であることを
特徴とする請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記酸化銅を、銅配線表面を露出させた
状態で酸素プラズマ処理により形成することを特徴とす
る請求項６に記載の半導体装置の製造方法。 - 【請求項８】 酸素プラズマ処理時の基板温度を２５〜
１５０℃の範囲で行うことを特徴とする請求項５乃至７
の何れか１項に記載の半導体装置の製造方法。 - 【請求項９】 酸素プラズマ処理時のプラズマパワーを
２００〜１０００Ｗの範囲で行うことを特徴とする請求
項５乃至７の何れか１項に記載の半導体装置の製造方
法。 - 【請求項１０】 前記溝及び／又はヴィアホールの形成
後、露出した酸化銅を還元雰囲気中で銅に還元すること
を特徴とする請求項５乃至９の何れか１項に記載の半導
体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10245684A JP3137087B2 (ja) | 1998-08-31 | 1998-08-31 | 半導体装置の製造方法 |
| EP99116951A EP0984488A3 (en) | 1998-08-31 | 1999-08-27 | Multilayer copper interconnect structure with copper oxide portions and manufacturing method thereof |
| US09/385,756 US6309970B1 (en) | 1998-08-31 | 1999-08-30 | Method of forming multi-level copper interconnect with formation of copper oxide on exposed copper surface |
| KR1019990036524A KR100341658B1 (ko) | 1998-08-31 | 1999-08-31 | 반도체 장치 및 그 제조 방법 |
| US09/939,396 US6573607B2 (en) | 1998-08-31 | 2001-08-24 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10245684A JP3137087B2 (ja) | 1998-08-31 | 1998-08-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000077411A true JP2000077411A (ja) | 2000-03-14 |
| JP3137087B2 JP3137087B2 (ja) | 2001-02-19 |
Family
ID=17137285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10245684A Expired - Fee Related JP3137087B2 (ja) | 1998-08-31 | 1998-08-31 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6309970B1 (ja) |
| EP (1) | EP0984488A3 (ja) |
| JP (1) | JP3137087B2 (ja) |
| KR (1) | KR100341658B1 (ja) |
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| WO2010073824A1 (ja) * | 2008-12-26 | 2010-07-01 | シャープ株式会社 | 表示パネル用の基板、及びそれを備えた表示パネル |
| JP2015125628A (ja) * | 2013-12-26 | 2015-07-06 | 大日本印刷株式会社 | フィルムセンサ、タッチ位置検出機能付き表示装置、およびフィルムセンサを作製するための積層体 |
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