KR100966385B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 텅스텐 플러그 상의 금속 배선 패터닝 후 세정 공정에 의해 텅스텐 플러그가 손실되는 것을 방지하도록 하는 반도체 소자의 제조 방법에 관한 것이다.
이를 위한 본 발명의 반도체 소자 제조 방법은, 실리콘 기판에 소정의 하부 패턴들을 형성하는 단계와, 상기 소정의 하부 패턴을 가지는 실리콘 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막에 비아홀을 형성하는 단계와, 상기 비아홀을 매립하는 텅스텐을 증착하는 단계와, 상기 텅스텐을 평탄화하여 텅스텐 플러그를 형성하는 단계와, 상기 텅스텐 플러그를 갖는 층간절연막 상에 금속막 패턴을 형성하는 단계와, 상기 금속막 패턴 상부에 질화막을 형성하는 단계를 포함한다.
텅스텐 플러그, 세정, 심(seam), 부식

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는 텅스텐 플러그 상의 금속 배선 패터닝 후 세정 공정에 의해 텅스텐 플러그가 손실되는 것을 방지하도록 하는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 금속 배선은 RIE(Reaction Ion Etching)공정, 즉 금속막 상에 마스크 패턴을 형성하고, RIE 공정으로 금속막을 직접 식각하는 방법으로 형성되었다. 그런데, RIE 공정은 금속 배선의 임계 치수(Critical Demension)가 감소되고 있는 추세에서, 그 전기적 특성의 확보가 어려운 문제가 있은바, 새로운 방식의 금속 배선 공정이 필요하게 되었다.
그 하나의 방법으로서, 다마신(Damascene) 공정에 제안되었고, 다마신 공정은 RIE 공정에 의한 금속 배선 형성 방법보다 상대적으로 우수한 전기적 특성을 얻을 수 있기 때문에 반도체 소자의 고집적화 추세에서, 그 이용이 확대되리라 예상된다.
다마신 공정을 이용한 금속 배선 형성 방법을 도 1의 단면도를 참조하면, 먼저 소자의 하부 패턴들이 형성된 실리콘 기판(10) 상에 제 1 층간절연막(12)을 형성하고, 제 1 층간절연막(12)의 소정 영역을 선택적으로 제거하여 금속 배선용 비아홀을 형성한다.
이어서, 비아홀 내에 소정의 금속막을 매립하여 금속 플러그 즉 텅스텐 플러그(14)를 형성한다.
그리고, 텅스텐 플러그(14)가 형성된 제 1 층간절연막(12) 상에 금속막을 증착한 후 포토레지스트 패턴(미도시함)을 식각 마스크로 사용한 식각을 실시하여, 금속막을 상기 텅스텐 플러그(14)와 연결되는 금속막 패턴(16)으로 형성함으로서 금속 배선을 얻는다.
그런다음, 금속막 패턴을 형성한 후, CF4 가스 또는 산소 가스를 사용한 플라즈마 처리를 실시하여 상기 포토레지스트 패턴을 제거한, 표면에 잔류하는 이물질을 제거하기 위한 세정 공정을 진행한다.
이후, 제 2 층간 절연막(18) 증착과 금속 콘택(20) 형성 및 금속 배선(22) 공정을 진행한다.
여기서, 콘택 또는 비아홀 매립시 도 2에 도시된 바와 같이 텅스텐 플러그(14)에 심(seam; 24) 현상이 발생할 수 있으며, 이는 텅스텐 플러그(14) 상부에 형성하는 금속막 패턴(16)의 스텝 커버리지 특성을 저하시켜, 심(seam)을 노출시키는 홀(26)이 발생하게 된다.
이에 따라, 금속막 패터닝 시의 포토레지스트 패턴 불량이 발생한 경우 포토레지스트 패턴 형성 재작업(rework) 작업을 진행하기 위하여, 포토레지스트 패턴 제거와 세정 공정을 진행한다.
이때, 세정 용액이 금속막의 홀(26)을 통해 텅스텐 플러그의 심(seam;24) 부분에 침투하게 되고, 이에 따라 고온에서 산화되는 성질이 있는 텅스텐 플러그가 부식되며, 후속의 고온에 의해 부식된 텅스텐이 녹아 버리는 문제점이 있다.
한편, 국내특허출원 2002-132286호에 텅스텐 플러그의 소실 현상을 방지하는 기술이 개시된 바 있다.
이 기술은 텅스텐 플러그 상부의 금속막 패턴 식각시 O3 에싱(ashing) 공정 및 세정 공정을 진행하여 텅스텐 플러그 부식을 방지하는 기술이다.
즉, CF4 가스 또는 산소 가스를 사용한 플라즈마 처리를 통해 포토레지스트 패턴을 제거하는 기술에서, CF4 가스 또는 산소 가스의 이온이 전자 성분보다 매우 많아, 포토레지스트 패턴의 제거로 인하여 상기 금속막 패턴에는 이온의 차지(charge)에 의해, 이온 차지의 하이 포텐셜을 유발하고, 특히 후속의 pH값으로 인해 텅스텐 플러그를 부식시키도 한다.
이를 방지하기 위하여, 이온 차징(charging) 소스가 없는 O3 에싱(ashing) 공정을 진행하여 플러그의 손실을 방지하는 기술이 제안된바 있으나, 이 기술은 텅스텐 플러그 내에 심(seam)이 발생하는 경우에는 텅스텐 플러그의 손실을 효과적으로 방지할 수 없는 문제가 있다.
본 발명은 텅스텐 플러그 상부에 형성되는 금속 배선 정의를 위한 포토레지스트 패턴 공정과 같은 세정 공정시 세정 용액에 의해 텅스텐 플러그가 손실되는 문제점을 해소할 수 있는 반도체 소자의 제조 방법을 제공하기 위한 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법은, 실리콘 기판에 소정의 하부 패턴들을 형성하는 단계와, 상기 소정의 하부 패턴을 가지는 실리콘 기판 상에 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막에 비아홀을 형성하는 단계와, 상기 비아홀을 매립하는 텅스텐을 증착하는 단계와, 상기 텅스텐을 평탄화하여 텅스텐 플러그를 형성하는 단계, 상기 텅스텐 플러그를 갖는 층간절연막 상에 Ti 계열의 Ti/TiN막으로 금속막을 증착하고, 상기 금속막 상에 질화막 계열의 보호막을 형성하고, 상기 보호막 상에 포토레지스트 패턴을 형성하여
상기 포토레지스트 패턴을 이용해서 상기 금속막 및 상기 보호막을 식각하여 금속막 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 제거하고 세정 공정을 진행하는 단계를 포함하는 반도체 소자의 제조 방법에 있어서,
상기 제1층간 절연막 상방 및 금속막 패턴 상방에 제2 층간절연막을 더 증착하는 단계,상기 제1층간절연막 및 제2층간절연막을 식각하여 기판을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀에 금속 콘택을 형성하는 단계, 상기 금속 콘택 상에 금속 패턴을 더 형성하는 단계를 포함한다.
여기서, 텅스텐 플러그를 형성하기 전에 Ti 또는 TiN/Ti와 같은 장벽 금속층을 형성하는 단계를 더 포함할 수 있다.
이때 질화막 계열의 보호막은 질화산화막(SiON)으로 이루어 질 수 있으며, 제1층간절연막은 FSG산화막으로 형성함을 특징으로 한다.
삭제
그리고, 상기 포토레지스트 패턴 제거 공정은 O3 에싱 공정으로 진행할 수 있다.
본 발명은 포토레지스트 패턴 제거 및 세정 공정시에 텅스텐 플러그 내로 세정액이 침투되지 않도록 함으로써 텅스텐 플러그의 손실이 방지될 수 있도록 하여, 소자의 특성 개선 및 수율 향상을 도모할 수 있는 이점이 있다.
도 3a 내지 제 3e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
도 3a를 참조하면, 트랜지스터와 같은 소정의 하부 패턴이 형성된 실리콘 기판(30)에 제1층간절연막(32)을 형성한다.
여기서, 제1 층간절연막(32)은 FSG 산화막 또는 PE-TEOS 산화막으로 형성할 수 있다.
도 3b를 참조하면, 제1 층간 절연막(32) 상에 비아홀 영역을 정의하는 포토레지스트 패턴(34)을 형성한 후 이를 식각 마스크로 이용한 식각 공정을 진행하여 비아홀(36)을 형성한다.
여기서, 비아홀(36) 형성을 위한 식각 공정은 CxFy/O2/Ar 또는 CpHqFr/O2/Ar을 소스 가스로 사용하며, N2 가스를 첨가하는 방식으로 실시할 수 있다.
도 3c를 참조하면, 비아홀(36)을 매립하도록 화학기상 증착법(CVD)과 같은 방식으로 텅스텐을 증착한다.
그리고, 텅스텐에 대하여 에치-백(etch-back) 공정이나, 화학기계적 연마 공정과 같은 평탄화 공정을 진행하여 비아홀(36; 도 3b 참조) 이외 영역의 텅스텐을 제거하여 텅스텐 플러그(38)를 형성한다.
이와 같이, 텅스텐 플러그(38)를 비아홀(36; 도 3b 참조)에 매립할 경우 스텝 커버리지 불량으로 인하여 비아홀(36; 도 3b 참조)에 심(seam; S)이 발생할 수 있다.
이때, 도 3c에는 비아홀(36; 도 3b 참조)에 텅스텐을 바로 매립하였으나, 비아홀(36; 도 3b 참조)의 층간절연막(32) 표면을 따라 Ti 또는 TiN/Ti와 같은 장벽 금속층을 더 형성할 수 있다.
도 3d를 참조하면, 텅스텐 플러그(38)가 형성된 결과물 상에 금속막(40)을 증착하고, 금속막 상부에 질화막 계열의 보호막(42)를 증착하고, 금속막 패턴 영역을 정의하는 포토레지스트 패턴(44)을 형성한다.
이때, 금속막(40)은 Ti 계열의 Ti/TiN막을 400~500Å 두께로 형성하되, 바람직하게는 500Å 두께로 형성한다.
여기서, 금속막 패터닝 시의 포토레지스트 패턴 불량이 발생한 경우 포토레지스트 패턴 형성 재작업(rework) 작업을 진행하기 위하여, 포토레지스트 패턴 제거와 세정 공정을 진행할 수 있다.
이 경우, 세정 용액이 금속막(40)의 홀(H)을 통해 텅스텐 플러그의 심(seam; S) 부분에 침투하게 되고, 이에 따라 고온에서 산화되는 성질이 있는 텅스텐 플러그가 부식되며, 후속의 고온에 의해 부식된 텅스텐이 녹아 버리는 문제점이 있다.
이를 방지하기 위한 본 발명은 금속막 패턴 이전의 금속막 상부에 질화막(42)을 증착하여, 세정용액 침투를 원천 방지하도록 하는 것이다.
여기서, 질화막(42)은 후속 공정시의 반사방지막 역할을 할 수 있다.
이어서, 포토레지스트 패턴(44)을 이용한 식각 공정을 통해 질화막(42)과 금속막(40)을 식각하여 텅스텐 플러그(38)에 연결되는 금속막 패턴(미도시함)을 형성한다.
이때, 식각 공정은 Cl2/BCl3 혼합 기체를 활성화시킨 플라즈마를 이용한 건식 식각 방식을 이용할 수 있다.
도 3e를 참조하면, O3 에싱 공정을 이용하여 포토레지스트 패턴(44)을 제거하고, 세정 공정을 진행 한 후에 질화막(42) 상에 제2층간절연막(46)을 증착하고, 제1 층간 절연막(32) 및 제2 층간 절연막(46)을 식각하여 실리콘 기판(30)을 노출시키는 콘택홀(미도시함)을 형성한다.
삭제
그리고, 상기 콘택홀(미도시함)을 금속물질로 매립한 후 평탄화 공정을 진행하여 금속 콘택(48)을 형성한 후 금속 콘택(48) 상에 금속 물질 증착과 사진 및 식각 공정을 진행하여 금속 패턴(50)을 형성한다.
도 4는 도 3d의 포토레지스트 패턴을 O3 에싱 공정으로 제거한 후의 SEM 사진으로서, 콘택홀(미도시함) 내의 텅스텐 플러그의 일부가 소실된 것을 볼 수 있다.
여기서, 본 발명의 텅스텐 플러그가 일부 손실된 것을 나타내지만, 본 발명은 O3 에싱 및 세정 공정을 진행하기 때문에 이온의 차징(charging) 소스가 없어 후속의 세정 공정시 텅스텐 플러그의 부식에 의한 손실이 방지되나, 종래 기술은 포토레지스트 패턴을 플라즈마 에싱(ashing) 공정으로 제거하기 때문에 이온의 차징(charging)에 의해 후속 고온의 세정 텅스텐 플러그가 부식되는 문제가 있다.
또한, 본 발명의 금속막 패턴은 두께가 얇아서 식각 공정이 짧아 식각 공정에 의한 차징(charge)은 크게 발생하지 않아 식각 공정에 의한 텅스텐 플러그의 손실이 방지된다.
이상에서 설명한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 따른 금속 배선 공정을 진행한 반도체 소자의 단면도.
도 2은 도 1 반도체 소자의 결함 상태를 보인 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도.
도 4는 도 3d의 포토레지스트 패턴을 O3 에싱 공정으로 제거한 후의 SEM 사진.
<도면의 주요 부분에 대한 부호 설명>
30 : 실리콘 기판 32 : 층간절연막
34 : 포토레지스트 패턴 36 : 비아홀
38 : 텅스텐 플러그 40 : 금속막
42 : 질화막 48 : 금속 콘택
50 : 금속 패턴

Claims (12)

  1. 실리콘 기판에 소정의 하부 패턴들을 형성하는 단계;
    상기 소정의 하부 패턴을 가지는 실리콘 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막에 비아홀을 형성하는 단계;
    상기 비아홀을 매립하는 텅스텐을 증착하는 단계;
    상기 텅스텐을 평탄화하여 텅스텐 플러그를 형성하는 단계;
    상기 텅스텐 플러그를 갖는 층간절연막 상에 Ti 계열의 Ti/TiN막으로 금속막을 증착하고,
    상기 금속막 상에 질화막 계열의 보호막을 형성하고
    상기 보호막 상에 포토레지스트 패턴을 형성하여
    상기 포토레지스트 패턴을 이용해서 상기 금속막 및 상기 보호막을 식각하여 금속막 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하고 세정 공정을 진행하는 단계;
    를 포함하는 반도체 소자의 제조 방법에 있어서,
    상기 제1층간 절연막 상방 및 금속막 패턴 상방에 제2 층간절연막을 더 증착하는 단계;
    상기 제1층간절연막 및 제2 층간절연막을 식각하여 기판을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀에 금속 콘택을 형성하는 단계;
    상기 금속 콘택 상에 금속 패턴을 더 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 질화막 계열의 보호막은 질화산화막(SiON)으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법
  5. 삭제
  6. 제1항에 있어,
    상기 제1 층간절연막은 FSG 산화막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법
  7. 삭제
  8. 삭제
  9. 제 1항에 있어서,
    상기 포토레지스트 패턴 제거 공정은 O3 에싱 공정에 의하는 것을 특징으로 하는 반도체 소자의 제조 방법
  10. 제1항에 있어서,
    텅스텐 플러그를 형성하기 전에 Ti 또는 TiN/Ti와 같은 장벽 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법
  11. 소정의 하부 패턴이 형성된 실리콘 기판;
    상기 실리콘 기판 상방에 형성되며, 텅스텐 플러그를 갖는 제1층간절연막;
    상기 제1층간절연막 상방에 형성되며, Ti계열의 Ti/TiN막 상에 SiON막으로 이루어진 금속막 패턴;
    상기 제1층간 절연막 상방 및 금속막 패턴 상방에 형성된 제2층간절연막;
    상기 제1층간 절연막 및 제2층간절연막을 식각하여 실리콘 기판을 노출시켜 형성된 콘택홀;
    상기 콘택홀에 형성된 금속 패턴을 포함하는 반도체 소자
  12. 제11항에 있어서,
    상기 콘택홀은 상기 제1층간절연막 과 상기 제2층간절연막 모두에 걸쳐 존재하는 것을 특징으로 하는 반도체 소자
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