KR100620174B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 반도체 기판상에 형성된 층간 절연막을 선택 식각하여 콘택트 홀을 형성하고, 콘택트 홀이 형성된 기판 전면에 걸쳐 장벽 금속층을 형성하며, 콘택트 홀이 매립되도록 텅스텐 막을 기판상에 증착한 후 텅스텐 막을 에치백하여 텅스텐 플러그를 형성하고, 텅스텐 플러그가 형성된 기판 전면에 걸쳐 금속막을 증착한 다음 금속막을 패터닝하여 금속 배선을 형성하며, H₂N₂ 가스를 주입하고 금속 배선 형성시의 소스 RF 전력의 1/2 이하로 감소된 소스 RF 전력 및 금속 배선 형성시의 바이어스 RF 전력과 동일한 바이어스 RF 전력을 기설정 시간동안 인가하여 텅스텐 내의 포지티브 충전된 전하들을 방전시키는 것을 특징으로 한다. 본 발명에 의하면, 금속막의 과도 식각 후 습식 세정시에 플라즈마의 손실을 방지할 수 있기 때문에 반도체 소자의 전도 특성을 향상시키는 효과가 있다.

텅스텐 플러그, 에치백, 딤플, 보이드

Description

반도체 소자의 금속 배선 형성 방법{METHOD FOR FORMING METAL LAYER OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1f는 통상의 금속 배선 형성 과정을 도시한 공정 단면도,

도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속 배선 형성 과정을 도시한 공정 단면도.

본 발명은 반도체 소자의 금속 배선 공정 기술에 관한 것으로, 특히 텅스텐 플러그(W plug) 손실을 줄여 후속 공정의 전기적 특성 저하를 방지하는데 적합한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.

금속 콘택트 형성 공정은 다층화된 반도체 소자를 제조하기 위해 필수적으로 도입되는 기술로, 상/하부 전도층 간의 수직 배선의 근간이 된다. 한편, 반도체 소자의 고집적화에 따른 디자인 룰(design rule)의 축소에 따라 콘택트 홀의 종횡비(aspect ratio)는 점차 증가하고 있으며, 이에 따라 금속 콘택트 형성 공정의 난이도와 중요성이 증대되고 있다.

알루미늄(Al)은 콘택트 매립 특성이 우수하지 못함에도 불구하고, 비저항이 낮고 공정이 비교적 용이하기 때문에 금속 콘택트 물질로서 가장 널리 사용되고 있다. 그러나 디자인 룰이 0.25㎛ 급으로 축소되면서 알루미늄만으로는 콘택트를 매립할 수 없게 되었다.

이에 따라, 알루미늄에 비해 비저항은 다소 높지만 콘택트 매립 특성이 우수한 텅스텐 플러그를 알루미늄 배선과 함께 채용하는 금속 배선 형성 기술이 사용되고 있다.

도 1a 내지 도 1f는 일반적인 금속 배선 형성 과정을 도시한 것으로서, 이하에서는 이러한 도 1a 내지 도 1f를 참조하여 통상의 텅스텐 플러그 증착 기술이 적용되는 전형적인 금속 배선 형성 과정을 설명하기로 한다.

먼저, 도 1a에 도시한 바와 같이, 실리콘 기판(10)에 대해 평탄화된 층간 절연막(12)이 형성된 상태에서, 이 층간 절연막(12)을 선택 식각하여 콘택트 홀을 형성한다.

다음으로, 도 1b에 도시한 바와 같이, 전체 구조 표면을 따라 Ti/TiN과 같은 장벽 금속층(14)을 형성하고, 텅스텐 막(16)을 증착하여 콘택트 홀을 매립한다. 이때, 콘택트 홀 부분의 텅스텐 막(16)에 키 홀(key hole)(A)이 발생될 수 있다. 이러한 키 홀(A)은 콘택트 또는 비아 홀의 크기가 작을수록, 종횡비가 클수록, 보다 빈번하게 발생된다.

다음으로, 도 1c에 도시한 바와 같이, 텅스텐 막(16)을 에치백(etch-back)하여 텅스텐 플러그를 형성한다. 이때, 도 1b에 도시한 바와 같은 키 홀(A)이 발생되는 경우, 스톱 온(stop on) TiN 구조의 텅스텐 에치백 공정 진행 후 필연적으로 생 성되는 플러그 리세스(plug recess)(1000∼2000Å)에 의해 키 홀(A) 부분이 오픈(open)될 수 있다. 즉, 일반적인 텅스텐 애치백시 기본 식각 두께 대비 100%의 과도 식각(over-etch), 즉 비아 홀이 아닌 TiN 상에 텅스텐 잔여물이 남지 않도록 충분한 식각이 이루어져야만 하기 때문에, 키 홀(A)의 오픈 현상은 필연적일 수밖에 없다.

한편, 도 1d 및 도 1e에서는, 주 배선 재료인 알루미늄 막(18)을 증착하고, 이를 패터닝하여 금속 배선을 형성한다. 이때, 비아홀 영역에서는 텅스텐 플러그 리세스의 영향으로 딤플(Dimple)이 형성된다.

그런데, 이러한 딤플이 형성된 프로파일은 고집적화 스택(stack)형 다층 구조 형성에 따른 금속 증착시 도 1f에 도시한 바와 같이, 비아 홀 영역에서 비아 식각시 완전히 딤플이 형성된 부위의 금속 물질이 식각되지 못하여 보이드(void)(B)가 형성되어 금속 저항을 감소시키고, 비아 홀 형성에 결함을 야기할 수 있다.

이는 비아 저항에 영향을 미쳐 전체 웨이퍼 수율을 감소시키는 원인이 된다.

결론적으로, 종래의 금속 배선 형성 공정에서는, 비아 영역에서의 텅스텐이 드러나게 되어 후속 공정인 습식 세정시에 PH가 높은 케미컬의 영향으로 텅스텐 손실이 발생하게 된다. 디자인 룰이 점차 복잡해지고 협소해지는 현 추세를 감안할 때 텅스텐 손실에 의한 소자 불량은 매우 심각하게 고려되어야 할 사안이다.

본 발명은 상술한 종래 기술의 문제를 해결하기 위해 안출한 것으로, 금속막의 과도 식각 후 N₂ 또는 H₂N₂ 가스를 주입하여 축적된 전하들을 방전시킴으로써 후속 공정인 습식 세정시에 케미컬에 의한 텅스텐 손실을 방지하도록 한 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.

이러한 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 형성된 층간 절연막을 선택 식각하여 콘택트 홀을 형성하는 단계와, 상기 콘택트 홀이 형성된 기판 전면에 걸쳐 장벽 금속층을 형성하는 단계와, 상기 콘택트 홀이 매립되도록 텅스텐 막을 상기 기판상에 증착하는 단계와, 상기 텅스텐 막을 에치백하여 텅스텐 플러그를 형성하는 단계와, 상기 텅스텐 플러그가 형성된 기판 전면에 걸쳐 금속막을 증착하고, 상기 금속막을 패터닝하여 금속 배선을 형성하는 단계와, H₂N₂ 가스를 주입하고 상기 금속 배선 형성시의 소스 RF 전력의 1/2 이하로 감소된 소스 RF 전력 및 상기 금속 배선 형성시의 바이어스 RF 전력과 동일한 바이어스 RF 전력을 기설정 시간동안 인가하여 상기 텅스텐 내의 포지티브 충전된 전하들을 방전시키는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.

설명에 앞서 본 발명의 기술 요지는, 메탈과 비아가 미스-얼라인(mis-align)되는 지역에서 비아에 채워진 텅스텐이 드러나는 경우, 후속되는 습식 세정시에 케미컬과 텅스텐의 전기화학 반응을 방지하기 위해, N₂ 가스를 주입하고 플라즈마 소스를 인가하여 텅스텐 내의 포지티브 충전된 전하들을 방전시킨다는 것으로, 이러한 기술 사상으로부터 본 발명에서 목적으로 하는 바를 용이하게 달성할 수 있을 것이다.

도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속 배선 형성 과정을 도시한 공정 단면도이다.

먼저, 도 2a에 도시한 바와 같이, 실리콘 기판(100)에 대해 평탄화된 층간 절연막(102)이 형성된 상태에서, 이 층간 절연막(102)을 선택 식각하여 콘택트 홀을 형성한다.

다음으로, 도 2b에 도시한 바와 같이, 전체 구조 표면을 따라 Ti/TiN과 같은 장벽 금속층(104)을 형성하고, 텅스텐 막(106)을 증착하여 콘택트 홀을 매립한다. 이때, 콘택트 홀 부분의 텅스텐 막(106)에 키 홀(A)이 발생될 수 있다. 이러한 키 홀(A)은 콘택트 또는 비아 홀의 크기가 작을수록, 종횡비가 클수록, 보다 빈번하게 발생된다.

다음으로, 도 2c에 도시한 바와 같이, 텅스텐 막(106)을 에치백하여 텅스텐 플러그를 형성한다. 이때, 도 2b에 도시한 바와 같은 키 홀(A)이 발생되는 경우, 스톱 온 TiN 구조의 텅스텐 에치백 공정 진행 후 필연적으로 생성되는 플러그 리세스(1000∼2000Å)에 의해 키 홀(A) 부분이 오픈될 수 있다. 즉, 일반적인 텅스텐 애치백시 기본 식각 두께 대비 100%의 과도 식각, 즉 비아 홀이 아닌 TiN 상에 텅스텐 잔여물이 남지 않도록 충분한 식각이 이루어져야만 하기 때문에, 키 홀(A)의 오픈 현상은 필연적일 수밖에 없다.

한편, 도 2d 및 도 2e에서는, 주 배선 재료인 알루미늄 막(108)을 증착하고, 이를 패터닝하여 금속 배선을 형성한다.

이때, 본 실시예에서는 식각 후 플라즈마 차징(charging)을 없애기 위한 방법으로 방전 단계(discharging step)를 추가한 것을 특징으로 한다. 방전 단계에 서는 도 2e에 도시한 바와 같이 포지티브로 축적된 전하들을 방전시키기 위해서 N₂ 또는 H₂N₂ 가스를 주입하고 플라즈마 소스를 인가하도록 한다.

이러한 방전 단계에서의 구제적인 공정 조건은 다음과 같다.

1) N₂ 또는 H₂N₂ 가스를 70sccm 주입한다.

2) 챔버 압력은 10mTorr로 설정한다.

3) 소스 RF 전력은 100∼1000W 범위, 바람직하게는 350W로 설정한다.

4) 바이어스 RF 전력은 0∼500W 범위, 바람직하게는 120W로 설정한다.

5) 공정 진행 시간은 0∼60초, 바람직하게는 8초로 설정한다.

이와 같은 공정 조건으로 방전 처리를 한 다음, 후속 공정인 습식 세정을 실시한다.

본 발명에서는 습식 세정을 실시하여 케미컬이 텅스텐에 접촉되더라도 텅스텐이 손실되지 않는데, 그 이유는 상술한 방전 처리 공정에 의해 전기적인 성분을 제거하였기 때문이다. 일반적으로, 텅스텐이 손실되어 빠져 나가는 이유는 포지티브 이온을 많이 함유하고 있는 텅스텐이 PH가 높은 케미컬과 전기화학 반응을 일으키기 때문인데, 본 실시예에서는 이러한 전기적인 성분을 미리 없애주어 케미컬이 텅스텐과 반응하는 것을 사전에 차단토록 하였다.

이상, 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.

본 발명에 의하면, 금속막의 과도 식각 후 습식 세정시에 플라즈마의 손실을 방지할 수 있기 때문에 반도체 소자의 전도 특성을 향상시키는 효과가 있다.

Claims (4)

1. 반도체 기판상에 형성된 층간 절연막을 선택 식각하여 콘택트 홀을 형성하는 단계와,

   상기 콘택트 홀이 형성된 기판 전면에 걸쳐 장벽 금속층을 형성하는 단계와,

   상기 콘택트 홀이 매립되도록 텅스텐 막을 상기 기판상에 증착하는 단계와,

   상기 텅스텐 막을 에치백하여 텅스텐 플러그를 형성하는 단계와,

   상기 텅스텐 플러그가 형성된 기판 전면에 걸쳐 금속막을 증착하고, 상기 금속막을 패터닝하여 금속 배선을 형성하는 단계와,

   H₂N₂ 가스를 주입하고 상기 금속 배선 형성시의 소스 RF 전력의 1/2 이하로 감소된 소스 RF 전력 및 상기 금속 배선 형성시의 바이어스 RF 전력과 동일한 바이어스 RF 전력을 기설정 시간동안 인가하여 상기 텅스텐 내의 포지티브 충전된 전하들을 방전시키는 단계

   를 포함하는 반도체 소자의 금속 배선 형성 방법.
2. 삭제
3. 제 1 항에 있어서,

   상기 H₂N₂ 가스의 주입량은 70sccm인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
4. 삭제

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