KR100641487B1 - 반도체 소자의 텅스텐 플러그 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 텅스텐 플러그 형성 방법에 관한 것으로, 반도체 기판상에 형성된 층간 절연막을 선택 식각하여 콘택트 홀을 형성하는 단계와, 콘택트 홀이 매립되도록 텅스텐 막을 증착하는 단계와, 텅스텐 막 상부면의 비아 영역 상에 포토레지스트 패턴을 형성하는 단계와, 비아 영역 상에만 포토레지스트 패턴이 잔존할 수 있도록 포토레지스트 패턴을 애싱 처리하는 단계와, 텅스텐 막을 에치백하는 단계를 포함한다. 본 발명에 의하면, 홀 내에서의 과도한 텅스텐 플러그 리세스 형성을 억제함으로써, 금속 증착시 비아 홀 영역에서 발생될 수 있는 딤플 현상 및 이러한 과도한 딤플 현상에 의한 금속 보이드 생성을 방지할 수 있는 효과가 있다. 또한, 본 발명은 스택형 비아 형성시 불완전한 비아 식각에 의해 비아 저항이 감소되는 경우를 미연에 방지할 수 있다.
텅스텐 플러그, 에치백, 딤플, 보이드

Description

반도체 소자의 텅스텐 플러그 형성 방법{METHOD FOR FORMING A TUNGSTEN PLUG OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 통상의 금속 배선 형성 과정을 도시한 공정 단면도,
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 텅스텐 플러그 형성 과정을 도시한 공정 단면도.
본 발명은 반도체 소자의 금속 배선 공정 기술에 관한 것으로, 특히, 과도한 텅스텐 플러그(W plug) 손실을 줄여 후속 공정의 전기적 특성 저하를 방지하는데 적합한 반도체 소자의 텅스텐 플러그 형성 방법에 관한 것이다.
금속 콘택트 형성 공정은 다층화된 반도체 소자를 제조하기 위해 필수적으로 도입되는 기술로, 상/하부 전도층 간의 수직 배선의 근간이 된다. 한편, 반도체 소자의 고집적화에 따른 디자인 룰(design rule)의 축소에 따라 콘택트 홀의 종횡비(aspect ratio)는 점차 증가하고 있으며, 이에 따라 금속 콘택트 형성 공정의 난이도와 중요성이 증대되고 있다.
알루미늄(Al)은 콘택트 매립 특성이 우수하지 못함에도 불구하고, 비저항이 낮고 공정이 비교적 용이하기 때문에 금속 콘택트 물질로서 가장 널리 사용되고 있다. 그러나 디자인 룰이 0.25㎛ 급으로 축소되면서 알루미늄만으로는 콘택트를 매립할 수 없게 되었다.
이에 따라, 알루미늄에 비해 비저항은 다소 높지만 콘택트 매립 특성이 우수한 텅스텐 플러그를 알루미늄 배선과 함께 채용하는 금속 배선 형성 기술이 사용되고 있다.
도 1a 내지 도 1f는 일반적인 금속 배선 형성 과정을 도시한 것으로서, 이하에서는 이러한 도 1a 내지 도 1f를 참조하여 통상의 텅스텐 플러그 증착 기술이 적용되는 전형적인 금속 배선 형성 과정을 설명하기로 한다.
먼저, 도 1a에 도시한 바와 같이, 실리콘 기판(10)에 대해 평탄화된 층간 절연막(12)이 형성된 상태에서, 이 층간 절연막(12)을 선택 식각하여 콘택트 홀을 형성한다.
다음으로, 도 1b에 도시한 바와 같이, 전체 구조 표면을 따라 Ti/TiN과 같은 장벽 금속층(14)을 형성하고, 텅스텐 막(16)을 증착하여 콘택트 홀을 매립한다. 이때, 콘택트 홀 부분의 텅스텐 막(16)에 키 홀(key hole)(A)이 발생될 수 있다. 이러한 키 홀(A)은 콘택트 또는 비아 홀의 크기가 작을수록, 종횡비가 클수록, 보다 빈번하게 발생된다.
다음으로, 도 1c에 도시한 바와 같이, 텅스텐 막(16)을 에치백(etch-back)하여 텅스텐 플러그를 형성한다. 이때, 도 1b에 도시한 바와 같은 키 홀(A)이 발생되는 경우, 스톱 온(stop on) TiN 구조의 텅스텐 에치백 공정 진행 후 필연적으로 생 성되는 플러그 리세스(plug recess)(1000∼2000
Figure 112004061256693-pat00001
)에 의해 키 홀(A) 부분이 오픈(open)될 수 있다. 즉, 일반적인 텅스텐 애치백시 기본 식각 두께 대비 100%의 과도 식각(over-etch), 즉 비아 홀이 아닌 TiN 상에 텅스텐 잔여물이 남지 않도록 충분한 식각이 이루어져야만 하기 때문에, 키 홀(A)의 오픈 현상은 필연적일 수밖에 없다.
한편, 도 1d 및 도 1e에서는, 주 배선 재료인 알루미늄 막(18)을 증착하고, 이를 패터닝하여 금속 배선을 형성한다. 이때, 비아홀 영역에서는 텅스텐 플러그 리세스의 영향으로 딤플(Dimple)이 형성된다.
그런데, 이러한 딤플이 형성된 프로파일은 고집적화 스택(stack)형 다층 구조 형성에 따른 금속 증착시 도 1f에 도시한 바와 같이, 비아 홀 영역에서 비아 식각시 완전히 딤플이 형성된 부위의 금속 물질이 식각되지 못하여 보이드(void)(B)가 형성되어 금속 저항을 감소시키고, 비아 홀 형성에 결함을 야기할 수 있다.
이는 비아 저항에 영향을 미쳐 전체 웨이퍼 수율을 감소시키는 원인이 된다.
결론적으로, 종래의 텅스텐 플러그 형성 공정에서는, 텅스텐 에치백 공정 진행 후 필연적으로 생성되는 플러그 리세스에 의해 발생되는 키 홀 오픈 현상에 따라, 후속되는 금속 물질 증착시 보이드가 형성되어 소자의 불량을 야기시킨다는 문제가 있다.
본 발명은 상술한 종래 기술의 문제를 해결하기 위해 안출한 것으로, 텅스텐 상부에 포토레지스트 패턴을 형성한 후 애싱 처리하되, 비아 홀 상부면에서의 포토 레지스트 패턴을 잔존시킴으로써, 비아 홀에 잔존하는 모트 패턴에 의해 텅스텐 에치백을 완화시켜 과도한 텅스텐 리세스에 의한 소자 불량을 방지토록 한 반도체 소자의 텅스텐 플러그 형성 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 형성된 층간 절연막을 선택 식각하여 콘택트 홀을 형성하는 단계와, 상기 콘택트 홀이 매립되도록 텅스텐 막을 증착하는 단계와, 상기 텅스텐 막 상부면의 비아 영역 상에 포토레지스트 패턴을 형성하는 단계와, 상기 비아 영역 상에만 포토레지스트 패턴이 잔존할 수 있도록 상기 포토레지스트 패턴을 애싱 처리하는 단계와, 상기 텅스텐 막을 에치백하는 단계를 포함하는 반도체 소자의 텅스텐 플러그 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
설명에 앞서 본 발명의 기술 요지는, 증착된 텅스텐 상부에 모트 패턴을 형성하고 애싱 공정을 통해 비아 영역을 제외한 나머지 모트 패턴을 스트립(strip)한 다음 에치백을 진행함으로써, 비아 홀에 잔존하는 모트 패턴에 의해 텅스텐 에치백을 완화시켜 과도한 텅스텐 리세스에 의한 소자 불량을 방지한다는 것으로, 이러한 기술 사상으로부터 본 발명에서 목적으로 하는 바를 용이하게 달성할 수 있을 것이다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 텅스텐 플러그 형성 과정을 도시한 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 실리콘 기판(100)에 대해 평탄화된 층간 절연막(102)이 형성된 상태에서, 이 층간 절연막(102)을 선택 식각하여 콘택트 홀을 형성한다.
다음으로, 도 2b에 도시한 바와 같이, 전체 구조 표면을 따라 Ti/TiN과 같은 장벽 금속층(104)을 형성하고, 텅스텐 막(106)을 증착하여 콘택트 홀을 매립한다. 이때, 콘택트 홀 부분의 텅스텐 막(106)에 키 홀(A)이 발생될 수 있다. 이러한 키 홀(A)은 콘택트 또는 비아 홀의 크기가 작을수록, 종횡비가 클수록, 보다 빈번하게 발생된다.
한편, 도 2c 및 도 2d에서는 콘택트 홀에 매립된 텅스텐 막(106) 상부면에 걸쳐 포토레지스트(108)를 도포한 다음, 이를 패터닝하여 모트 패턴(108')을 형성한다. 이때, 본 실시예에서의 모트 패턴(108')은 비아 영역 위에만 형성되도록 하는 것을 특징으로 한다.
이후, 도 2e에서는 상기 모트 패턴(108')에 대해 애싱 공정을 진행하여 비아 영역을 제외한 나머지 모트 패턴을 스트립한다. 이러한 애싱 공정은 본 발명의 주요 특징 중 하나로서, 애싱 공정을 통해 모트 패턴(108)을 제거할 때 텅스텐 막(106)의 비아 영역 상에만 모트 패턴이 잔존(108'')할 수 있도록 구현한다.
이때, 애싱 공정 진행시의 공정 조건은 다음과 같다.
1) H2O 가스를 0∼1000cc 범위, 바람직하게는 500cc의 H2O 가스를 주입한다.
2) 챔버 압력은 100mTorr 내지 10Torr로 설정한다.
3) RF 전력은 0∼1000W 범위, 바람직하게는 200W로 저 전력(low power)을 사용한다.
4) 공정 진행 시간은 0∼100분으로 설정한다.
이들 공정 조건에 따른 결과는 다음과 같다.
1) 포토레지스트의 식각률은 2000
Figure 112004061256693-pat00002
/min
2) 잔여 모트 패턴 량은 0∼3000
Figure 112004061256693-pat00003
범위, 바람직하게는 500
Figure 112004061256693-pat00004
정도로 남게 된다.
이와 같은 공정 조건으로 애싱 처리를 한 다음, 도 2f에 도시한 바와 같이 텅스텐 막(106)을 에치백하여 텅스텐 플러그를 형성한다. 본 실시예에서는 텅스텐 막(106)에 대해 에치백을 진행하더라도 키 홀(A) 부분이 오픈되지 않음을 알 수 있다.
즉, 종래에는 도 1c에 나타난 바와 같이, 스톱 온 TiN 구조의 텅스텐 에치백 공정 진행 후 필연적으로 생성되는 플러그 리세스에 의해 키 홀(A) 부분이 오픈되었으나, 본 발명에서는 상술한 잔여 모트 패턴(108'')이 텅스텐 에치백을 완화시켜 키 홀 오픈 현상이 발생되지 않음을 알 수 있다. 이로 인해, 본 발명은 과도 식각에 의한 리세스를 발생하지 않아 도 2f와 같은 평탄한 플러그 프로파일을 구현할 수 있다.
다른 한편, 이러한 에치백 과정이 수행된 후, 주 배선 재료인 알루미늄 막을 증착하고, 이를 패터닝하여 금속 배선을 형성한다. 이러한 금속 증착 및 금속 식각 공정은 종래의 기술과 동일한 바, 구체적인 설명은 생략하기로 한다.
이상, 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.
본 발명에 의하면, 홀 내에서의 과도한 텅스텐 플러그 리세스 형성을 억제함으로써, 금속 증착시 비아 홀 영역에서 발생될 수 있는 딤플 현상 및 이러한 과도한 딤플 현상에 의한 금속 보이드 생성을 방지할 수 있는 효과가 있다. 또한, 본 발명은 스택형 비아 형성시 불완전한 비아 식각에 의해 비아 저항이 감소되는 경우를 미연에 방지할 수 있다.

Claims (5)

  1. 반도체 기판상에 형성된 층간 절연막을 선택 식각하여 콘택트 홀을 형성하는 단계와,
    상기 콘택트 홀이 매립되도록 텅스텐 막을 증착하는 단계와,
    상기 텅스텐 막 상부면의 비아 영역 상에 포토레지스트 패턴을 형성하는 단계와,
    상기 비아 영역 상에만 포토레지스트 패턴이 잔존할 수 있도록 상기 포토레지스트 패턴을 애싱 처리하는 단계와,
    상기 텅스텐 막을 에치백하는 단계
    를 포함하는 반도체 소자의 텅스텐 플러그 형성 방법.
  2. 제 1 항에 있어서,
    상기 잔여 포토레지스트 패턴은 상기 텅스텐 막의 에치백을 완화시켜 과도 식각을 방지하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
  3. 제 1 항에 있어서,
    상기 애싱 처리 조건은 기설정 량의 H2O 가스를 주입하고, 기설정 범위의 챔버 압력을 설정하며, 기설정 RF 전력을 공급하는 것을 특징으로 하는 반도체 소자 의 텅스텐 플러그 형성 방법.
  4. 제 3 항에 있어서,
    상기 애싱 처리 조건은 0cc 내지 1000cc 범위의 H2O 가스를 주입하고, 100mTorr 내지 10Torr 범위의 챔버 압력을 유지하며, 0W 내지 1000W 범위의 RF 전력을 공급하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
  5. 제 3 항에 있어서,
    상기 애싱 처리 조건에 의한 애싱 처리 결과는 상기 포토레지스트의 식각률이 2000Å/min이고, 상기 잔여 포토레지스트의 패턴 량이 0Å 내지 3000Å인 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
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