KR100781444B1 - 듀얼 다마신 패턴 형성 방법 - Google Patents
듀얼 다마신 패턴 형성 방법 Download PDFInfo
- Publication number
- KR100781444B1 KR100781444B1 KR1020060083341A KR20060083341A KR100781444B1 KR 100781444 B1 KR100781444 B1 KR 100781444B1 KR 1020060083341 A KR1020060083341 A KR 1020060083341A KR 20060083341 A KR20060083341 A KR 20060083341A KR 100781444 B1 KR100781444 B1 KR 100781444B1
- Authority
- KR
- South Korea
- Prior art keywords
- dual damascene
- etching
- trench
- pattern
- damascene pattern
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 93
- 230000009977 dual effect Effects 0.000 title claims abstract description 30
- 239000010410 layer Substances 0.000 claims abstract description 52
- 238000005530 etching Methods 0.000 claims abstract description 42
- 229910052751 metal Inorganic materials 0.000 claims abstract description 26
- 239000002184 metal Substances 0.000 claims abstract description 26
- 230000003647 oxidation Effects 0.000 claims abstract description 14
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 14
- 239000011229 interlayer Substances 0.000 claims abstract description 12
- 230000003064 anti-oxidating effect Effects 0.000 claims abstract description 5
- 230000002265 prevention Effects 0.000 claims description 7
- 230000007261 regionalization Effects 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000004380 ashing Methods 0.000 abstract 3
- 238000009413 insulation Methods 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 9
- 239000010949 copper Substances 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 235000012431 wafers Nutrition 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229920003986 novolac Polymers 0.000 description 4
- 238000001878 scanning electron micrograph Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000003039 volatile agent Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히, 금속 배선막이 형성된 하부 절연막 상에 반사 방지막을 형성하고, 반사 방지막의 상부에 형성된 층간 절연막 상에 비아홀 및 트렌치로 이루어진 듀얼 다마신 패턴을 형성하는 방법으로서, 트렌치용 마스크 패턴을 이용하여 트렌치를 형성한 후 트렌치용 마스크 패턴을 에슁하는 제 1 단계와, 제 1 단계를 수행하는 공정 챔버 내에서 듀얼 다마신 패턴에 의해 드러난 식각 방지막을 금속 배선막이 드러나도록 식각하는 제 2 단계와, 제 2 단계를 수행하는 공정 챔버 내에서 외부로 드러난 금속 배선막의 산화를 방지하기 위한 공정을 수행하는 제 3 단계를 포함한다.
이와 같이, 본 발명은 듀얼 다마신 패턴 형성 공정 중 트렌치 마스크용 패턴을 제거하는 에슁 공정, 식각 방지막을 제거하는 공정 및 하부 금속 배선의 산화를 방지하기 위한 공정을 하나의 챔버를 이용하여 수행함으로서, 반도체 수율을 향상시킬 수 있을 뿐만 아니라 공정 시간을 단축시킬 수 있다.
듀얼 다마신 패턴, 트렌치, 식각 방지막, 산화방지
Description
도 1a 내지 1f는 일반적인 듀얼 다마신 패턴 형성 과정을 도시한 공정 단면도이며,
도 2는 종래의 듀얼 다마신 패턴 형성 공정에서 트렌치 형성 후 SEM 이미지를 도시한 도면이며,
도 3은 본 발명이 적용될 공정 챔버를 도시한 도면이며,
도 4는 본 발명에 따른 듀얼 다마신 패턴 형성 공정에서 트렌치용 마스크 패턴 제거 공정, 식각 방지막 식각 공정 및 산화 방지 공정을 도시한 흐름도이며,
도 5는 본 발명에서 트렌치용 마스크 패턴 제거 공정 후 SEM 이미지를 도시한 도면이며,
도 6은 본 발명에서 식각 방지막 식각 공정 후 SEM 이미지를 도시한 도면이며,
도 7은 본 발명을 적용하여 듀얼 다마신 패턴을 형성한 후 웨이퍼 다섯 지점에서 촬영한 SEM 이미지를 도시한 도면이다.
본 발명은 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 트렌치용 마스크 패턴 제거 공정, 식각 방지막 식각 공정 및 산화 방지 공정을 하나의 공정 챔버로 수행하여 듀얼 다마신 패턴을 형성하는 방법에 관한 것이다.
일반적으로, 반도체 소자 제조시 소자와 소자간 또는 배선과 배선간을 전기적으로 연결시키기 위해 금속 배선을 사용하고 있다. 금속 배선 재료로 알루미늄(Al) 또는 텅스텐(W)이 널리 사용되고 있으나, 낮은 융점과 높은 비저항으로 인하여 고집적화된 반도체 소자에는 보다 전기적 특성이 우수한 금속 물질의 사용이 요구되고 있다. 이에 따라 비저항이 낮으면서 일렉트로마이그레이션(electromigration) 및 스트레스마이그레이션(stressmigration) 등의 신뢰성이 우수한 금속 물질로서, 구리가 주목받고 있다. 구리의 녹는점이 1080℃로서 비교적 높을 뿐만 아니라(알루미늄; 660℃, 텅스텐; 3400℃), 비저항은 1.7μΩ㎝로서(알루미늄;2.7μΩ㎝, 텅스텐; 5.6μΩ㎝) 매우 낮기 때문이다. 구리와 비슷한 금속 배선 재료로 순수 구리에 비하여 비저항이 크게 높지 않으면서 신뢰성과 내식성이 우수한 구리 합금이 있다.
하지만, 구리는 휘발성이 강한 화합물의 형성이 어려워 건식 식각 공정으로 패터닝하기 어렵기 때문에 다마신(damascene) 공정으로 제조하고 있다. 다마신 공정이란, 먼저 층간 절연막을 증착하고 포토리소그래피 공정을 통해 층간 절연막을 식각하여 배선 영역인 트렌치를 형성하고 트렌치에 구리를 갭필하고 이를 화학적기계적연마(CMP) 공정으로 평탄화하는 것이다. 현재 다층 배선 구조를 위하여 비 아(via)와 금속 배선을 동시에 형성하는 듀얼 다마신도 널리 사용되고 있다.
도 1a 내지 도 1f는 종래 기술에 의한 반도체 소자의 듀얼 다마신 패턴 형성 과정을 설명하기 위한 공정 순서도이다.
도 1a에 도시된 바와 같이, 먼저 하부 절연막(100) 내에 배치되는 제 1 금속 배선막(110), 예컨대 구리막 상부 위에 식각 정지막(120)으로서 SiH4을 형성한 후 층간 절연막(130)을 순차적으로 형성한다.
그런 다음, 도 1b에 도시된 바와 같이, 소정의 마스크막 패턴, 예들 들면 포토레지스트 패턴(미도시)을 이용하여 식각 공정으로 층간 절연막(130a, 130b)을 관통하여 식각 정지막(120)을 노출시키는 비아홀(140)을 형성한다. 비아홀(140) 형성 후에 에슁 챔버를 이용하여 에슁(ash) 공정을 실시함으로서, 포토레지스트 패턴을 제거하고, 포토레지스트 패턴이 제거된 결과물을 외부로 배출시킨다.
도 1c에 도시된 바와 같이, 비아홀(140) 내부에 이후 공정에서 트렌치 형성 시 비아홀(140)을 보호하기 위한 희생막(150)을 채우고, 희생막(150) 상부 일부를 제거하는 리세스(recess) 공정을 수행한다. 여기서, 희생막(150)은 노볼락(Novolac) 갭필 물질을 이용하며, 비아홀(140) 표면으로부터 일정 깊이까지 노볼락 갭필 물질을 리세스시킨다.
도 1d에 도시된 바와 같이, 층간 절연막(130) 상부에 트렌치 형성용 마스크막 패턴(160)을 형성하고, 결과물을 식각 챔버로 로딩시켜 트렌치 형성용 마스크막 패턴(160)을 식각 마스크로 한 식각 공정으로 트렌치(170)를 형성한다.
이때, 도 2에 도시된 바와 같이, 비아홀(140)에 매립된 희생막(150)인 노볼 락 갭필 물질과 층간 절연막간의 식각 선택비에 따라 트렌치 형성을 위한 식각 공정 시 제거되는 층간 절연막(130)의 경계면의 물질이 제거되지 않아 생기는 현상, 펜스(fence) 현상을 볼 수 있다. 이러한 펜스는 이후 식각 방지막(120)을 제거할 때 제거시켜준다.
이후, 도 1e에 도시된 바와 같이, 트렌치 형성용 마스크막 패턴(160)을 포토레지스트 에슁(Ash) 공정으로 제거하는데, 이때 비아홀(140) 내에 잔존하는 희생막(150)도 함께 제거한다.
그런 다음, 도 1f에 도시된 바와 같이, 건식식각 공정을 실시하여 비아홀(140)을 통해 노출되는 식각 정지막(120)을 제거함으로서, 제 1 금속배선막(110)을 오픈시킨다. 이후, 오픈된 제 1 금속 배선막(110)이 산화되는 것을 방지하기 위한 산화 방지 공정을 실시한다.
그리고 나서, 도시 생략되었지만, 결과물 상에 장벽 금속막(barrier metal), 예를 들어, 탄탈륨/탄탈륨 질화막(Ta/TaN)을 얇게 증착한다.
그러나, 듀얼 다마신 패턴 형성을 위한 각각의 에슁 공정, 식각 공정 산화 방지 공정 등은 각기 다른 챔버를 이용하여 진행되기 때문에 장비의 처리량을 감소시킬 뿐만 아니라 반도체 수율을 저하시키는 요인으로 작용되고 있다.
특히, 식각 방지막이 제거된 후 제 1 금속 배선막, 예컨대 구리가 오픈된 상태로 대기로 방출되면, 구리가 외부의 공기와 산화반응을 일으키며, 이로 인해 반도체 소자의 수율이 떨어지는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 듀얼 다마신 패턴 형성 공정 중 트렌치 마스크용 패턴을 제거하는 에슁 공정, 식각 방지막을 제거하는 공정 및 하부 금속 배선의 산화를 방지하기 위한 공정을 하나의 챔버를 이용하여 수행함으로서, 반도체 수율을 향상시킬 수 있을 뿐만 아니라 공정 시간을 단축시킬 수 있는 듀얼 다마신 패턴 형성 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 금속 배선막이 형성된 하부 절연막 상에 식각 방지막을 형성하고, 상기 식각 방지막의 상부에 형성된 층간 절연막 상에 비아홀 및 트렌치로 이루어진 듀얼 다마신 패턴을 형성하는 방법으로서, 트렌치용 마스크 패턴을 이용하여 상기 트렌치를 형성한 후 상기 트렌치용 마스크 패턴을 에슁하는 제 1 단계와, 상기 제 1 단계를 수행하는 공정 챔버 내에서 상기 듀얼 다마신 패턴에 의해 드러난 상기 식각 방지막을 상기 금속 배선막이 드러나도록 식각하는 제 2 단계와, 상기 제 2 단계를 수행하는 공정 챔버 내에 산화 방지용 가스를 공급하여 상기 금속 배선막의 산화를 방지하기 위한 공정을 수행하는 제 3 단계를 포함한다.
여기서, 상기 제 1 단계는, 4∼6mTorr의 압력, 750∼850W의 소스 전력, 70∼80W의 바이어스 전력 및 에슁 가스로 O2의 공정 조건으로 진행되는 것을 특징으로 한다.
또한, 상기 제 2 단계는, 4mTorr∼6mTorr의 압력, 350W∼420W의 소스 전력, 70W∼80W의 바이어스 전력 및 식각가스로 Ar 및 CF4의 공정 조건으로 진행되는 것을 특징으로 한다.
상기 제 3 단계는, 5mTorr∼7mTorr의 압력, 1100W∼1300W의 소스 전력, 90W∼110W의 바이어스 전력 및 상기 산화 방지용 가스로 Ar과 H2를 이용한 공정 조건으로 진행되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명한다.
본 발명의 설명에 앞서, 본 발명에 따른 듀얼 다마신 패턴을 형성하기 위한 장비로는, 도 3에 도시된 바와 같이, "Mattson" 사의 "e-Highlands 챔버"로서, 이는 RF 파워 및 저압을 이용하여 에슁 공정, 식각 공정을 실시할 수 있다.
본 발명에 적용되는 공정 챔버는 폽(FOUP)에 웨이퍼를 올려놓은 후 로드락에 웨이퍼가 로딩되고, 해당 웨이퍼는 듀얼 챔버에서 공정을 진행하게 된다.
도 4에 도시된 바와 같이, 먼저 도 1d와 같은 트렌치(170)와 비아홀(140)로 이루어진 듀얼 다마신 패턴을 형성한 다음 트렌치 형성용 마스크막 패턴(160) 및 비아홀(140)에 잔존하는 희생막(150)을 에슁 공정을 이용하여 제거하는데(S100), 이때 에슁 공정은 본 발명에 적용되는 공정 챔버, 예컨대 "E-highlands" 챔버를 이용하여 진행한다.
즉, E-highlands 챔버(듀얼 챔버)로 저압, 예컨대 4∼6mTorr의 압력, 750∼850W의 소스 전력, 70∼80W의 바이어스 전력 및 에슁 가스로 O2를 200정도 공급하여 64초 동안 공정을 진행한다. 이와 같은 조건으로 실험한 결과 트렌치용 마스크 패턴(160)의 에슁 레이트는 8415Å/min이고, 균일도는 1.5% 정도이다. 바람직하게는 5mTorr를 인가하고, 800W의 소스 전력과 75W의 바이어스 전력을 공급함과 더불어 에슁 가스로 산소(O2)를 이용한다.
또한, 에슁 공정을 완료한 후 SEM 촬영하면, 도 5에 도시된 바와 같이, 상단과 하단 표면에 트렌치용 마스크 패턴, 즉 포토레지스트의 레시드(reside)가 전혀 남아 있지 않음을 알 수 있고, 식각 방지막(120), 예컨대 SiH4와 층간 절연막(130)의 손실이 전혀 없음을 알 수 있다.
그런 다음, 공정 조건을 다르게 하여 동일 챔버에서 듀얼 다마신 패턴에 의해서 드러난 식각 방지막(120)을 제 1 금속배선막(110)의 상부가 드러나도록 제거한다(S102). 즉, 공정 챔버에 저압, 예컨대 4mTorr∼6mTorr의 압력, 350W∼420W의 소스 전력, 70W∼80W의 바이어스 전력 및 식각가스로 150∼250sccmAr 및 45∼55sccmCF4를 공급한 후 25℃의 온도에서 36초 동안 식각 방지막(120)의 식각 공정을 진행한다. 바람직하게는 5mTorr를 인가하고, 400W의 소스 전력과 75W의 바이어스 전력을 공급함과 더불어 식각 가스로 200Ar과 50sccm을 공급한 후 25℃의 온도에서 36초 동안 식각 방지막(120)의 식각 공정을 진행한다. 이와 같은 조건으로 실험한 결과 식각 방지막(120)의 식각 레이트는 1106Å/min이고, 균일도는 3.5% 정도이다.
식각 방지막(120)의 식각 공정을 완료한 후 SEM 촬영하면, 도 6에 도시된 바와 같이, 듀얼 다마신 패턴의 하단부분에 잔존하는 희생막(150)인 노볼락 물질과 트렌치(170) 형성 공정 시 층간 절연막(130)의 경계면에 생성된 펜스가 완전히 제거된다.
마지막으로, 식각 방지막(120)의 식각 공정으로 인해 제 1 금속 배선막(110)이 오픈됨에 따른 제 1 금속 배선막(110)의 산화를 방지하기 위해 산화 방지 공정을 동일 챔버에서 진행한다(S104). 즉, 공정 챔버에 저압, 예컨대 5mTorr∼7mTorr의 압력, 1100W∼1300W의 소스 전력, 90W∼110W의 바이어스 전력 및 가스로 150∼ 250sccmAr 및 150∼250sccmH2를 공급한 후 25℃의 온도에서 30초 동안 진행한다. 바람직하게는 공정 챔버에 6mTorr를 인가하고, 1200W의 소스 전력과 200W의 바이어스 전력을 공급함과 더불어 공정 가스로 200H2와 200Ar을 공급한 후 25℃의 온도에서 30초 동안 진행한다.
상기에서 알 수 있듯이, 포토레지스트 패턴, 즉 트렌치용 마스크 패턴(160)을 제거하는 에슁 공정 및 식각 방지막(120)을 식각하는 식각 공정은 웨이퍼의 손상을 막기 위해 비교적 낮은 전력을 이용하지만, 산화 방지 공정에서는 제 1 금속배선막(110)의 산화를 최소화하기 위해 비교적 높은 전력을 이용하여 공정을 진행할 뿐만 아니라 공정 가스로 H2를 이용한다.
또한, 트렌치용 마스크 패턴 에슁 공정, 식각 방지막 식각 공정, 금속 배선막 산화 방지 공정을 하나의 챔버를 이용하여 진행함으로서, 도 7에 도시된 바와 같이, 웨이퍼 내에서 균일도가 좋은 것을 알 수 있다.
본 발명은 상술한 특정의 바람직한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위내에 있게 된다.
이상 설명한 바와 같이, 본 발명은 듀얼 다마신 패턴 형성 공정 중 트렌치 마스크용 패턴을 제거하는 에슁 공정, 식각 방지막을 제거하는 공정 및 하부 금속 배선의 산화를 방지하기 위한 공정을 하나의 챔버를 이용하여 수행함으로서, 반도 체 수율을 향상시킬 수 있을 뿐만 아니라 공정 시간을 단축시킬 수 있다.
Claims (4)
- 금속 배선막이 형성된 하부 절연막 상에 식각 방지막을 형성하고, 상기 식각 방지막의 상부에 형성된 층간 절연막 상에 비아홀 및 트렌치로 이루어진 듀얼 다마신 패턴을 형성하는 방법으로서,트렌치용 마스크 패턴을 이용하여 상기 트렌치를 형성한 후 상기 트렌치용 마스크 패턴을 에슁하는 제 1 단계와,상기 제 1 단계를 수행하는 공정 챔버 내에서 상기 듀얼 다마신 패턴에 의해 드러난 상기 식각 방지막을 상기 금속 배선막이 드러나도록 식각하는 제 2 단계와,상기 제 2 단계를 수행하는 공정 챔버 내에 산화 방지용 가스를 공급하여 상기 금속 배선막의 산화를 방지하기 위한 공정을 수행하는 제 3 단계를 포함하는 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 제 1 단계는,4∼6mTorr의 압력, 750∼850W의 소스 전력, 70∼80W의 바이어스 전력 및 에슁 가스로 O2의 공정 조건으로 진행되는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 제 2 단계는,4mTorr∼6mTorr의 압력, 350W∼420W의 소스 전력, 70W∼80W의 바이어스 전력 및 식각가스로 Ar 및 CF4의 공정 조건으로 진행되는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 제 3 단계는,5mTorr∼7mTorr의 압력, 1100W∼1300W의 소스 전력, 90W∼110W의 바이어스 전력 및 상기 산화 방지용 가스로 Ar과 H2를 이용한 공정 조건으로 진행되는 것을 특징으로 하는 듀얼 다마신 패턴 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060083341A KR100781444B1 (ko) | 2006-08-31 | 2006-08-31 | 듀얼 다마신 패턴 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060083341A KR100781444B1 (ko) | 2006-08-31 | 2006-08-31 | 듀얼 다마신 패턴 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100781444B1 true KR100781444B1 (ko) | 2007-12-03 |
Family
ID=39139350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060083341A KR100781444B1 (ko) | 2006-08-31 | 2006-08-31 | 듀얼 다마신 패턴 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100781444B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555178A (ja) * | 1991-08-27 | 1993-03-05 | Fujitsu Ltd | 多層レジストを用いるパターニング方法 |
| KR19990086491A (ko) * | 1998-05-28 | 1999-12-15 | 윤종용 | 반도체장치의 다층막 식각방법 |
| KR20020067829A (ko) * | 2001-02-19 | 2002-08-24 | 삼성전자 주식회사 | 반도체 제조를 위한 멀티-챔버 |
-
2006
- 2006-08-31 KR KR1020060083341A patent/KR100781444B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555178A (ja) * | 1991-08-27 | 1993-03-05 | Fujitsu Ltd | 多層レジストを用いるパターニング方法 |
| KR19990086491A (ko) * | 1998-05-28 | 1999-12-15 | 윤종용 | 반도체장치의 다층막 식각방법 |
| KR20020067829A (ko) * | 2001-02-19 | 2002-08-24 | 삼성전자 주식회사 | 반도체 제조를 위한 멀티-챔버 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10340223B2 (en) | Method of forming an interconnect structure having an air gap and structure thereof | |
| KR100416596B1 (ko) | 반도체 소자의 연결 배선 형성 방법 | |
| US7741226B2 (en) | Optimal tungsten through wafer via and process of fabricating same | |
| US10332837B2 (en) | Enhancing barrier in air gap technology | |
| JP2006032864A (ja) | 多層配線構造と多層配線構造を有する半導体装置とこれらの製造方法 | |
| KR100660915B1 (ko) | 반도체 소자의 배선 형성 방법 | |
| JP2005116801A (ja) | 半導体装置の製造方法 | |
| KR100688691B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100781444B1 (ko) | 듀얼 다마신 패턴 형성 방법 | |
| US7662711B2 (en) | Method of forming dual damascene pattern | |
| JP4602091B2 (ja) | デュアルダマシン工程の中で銅の酸化防止方法 | |
| KR100755141B1 (ko) | 반도체 소자 콘택 플러그 및 그 제조 방법 | |
| JP2002319617A (ja) | 半導体装置及びその製造方法 | |
| JP2002373893A (ja) | パッドを有する半導体装置とその製造方法 | |
| JP2005303191A (ja) | 半導体装置の製造方法 | |
| KR100774642B1 (ko) | 반도체 소자의 구리배선 형성방법 | |
| JP2000353703A (ja) | 半導体装置の製造方法 | |
| KR101098919B1 (ko) | 반도체 소자의 제조방법 | |
| KR100966385B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100876888B1 (ko) | 반도체 소자의 배선 형성 방법 | |
| KR100701779B1 (ko) | 반도체 소자의 콘택 형성 방법 | |
| JP4090923B2 (ja) | 半導体装置の製造方法 | |
| KR100558049B1 (ko) | 전력 소자의 금속 배선 형성 방법 | |
| KR100652300B1 (ko) | 다마신을 이용한 반도체 소자의 금속 배선 제조 방법 | |
| KR100641487B1 (ko) | 반도체 소자의 텅스텐 플러그 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111020 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |