KR100660915B1 - 반도체 소자의 배선 형성 방법 - Google Patents

반도체 소자의 배선 형성 방법 Download PDF

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이정은
위영진
김태범
문영준
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삼성전자주식회사
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Abstract

반도체 소자의 배선 형성 방법에 관하여 개시한다. 반도체 기판 상에 제1 금속 배선을 형성하는 단계, 상기 제1 금속 배선 상에 절연막을 형성하는 단계, 상기 제1 금속 배선의 일 부분을 노출시키기 위하여 상기 절연막의 일 부분을 식각하는 단계, 상기 절연막과 상기 노출된 제1 금속 배선 상에 제1 장벽 금속막을 형성하는 단계, 상기 제1 장벽 금속막의 일 부분을 식각하여 제1 장벽 금속 스페이서를 형성하는 단계, 상기 제1 장벽 금속 스페이서 형성 후 열처리를 진행하는 단계를 포함한다.
배선, 신뢰성, 열처리, 진공 파괴, 플라즈마

Description

반도체 소자의 배선 형성 방법{Method for fabricating interconnection of semiconductor device having improved interconnection reliability}
도 1은 종래의 반도체 소자의 배선 구조를 보여주는 V-SEM 사진이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 보여주는 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 배선의 신뢰성과 기존 공정을 적용한 경우의 배선 신뢰성을 비교한 결과를 나타낸 것이다.
* 도면에 주요 부분에 대한 설명
100:기판, 120:식각 정지막,
110,130:층간 절연막, 140:하드 마스크 패턴,
112:반응방지막, 150:장벽금속 스페이서,
114:제1 금속 배선 10 ; 보이드
본 발명은 반도체 소자의 배선 형성 방법에 관한 것으로서, 특히 다마신(damascene) 구조의 배선 형성 시 열처리 공정을 추가하여 배선의 신뢰성을 향상시 키는 반도체 소자의 배선 형성 방법에 관한 것이다.
반도체 장치가 고집적화 되고, 고속도가 요구됨에 따라, 보다 낮은 저항을 갖는 금속 배선 구조가 요구되고 있다. 특히, 반도체 소자의 집적화가 높아지면서 금속 배선의 구조 또한 더욱 복잡해지고 있다. 예를 들어, 금속 라인들이 다층으로 배치된 다층 금속 배선 구조가 이용될 수 있다. 이에 따라, 응답 속도의 열화 없이 미세한 선폭의 전기적 배선을 형성하기 위하여 낮은 저항을 갖는 금속 물질이 요구되고 있으며, 소자들의 집적도를 증가시키기 위해 다층 구조로 배선을 형성하여야 한다.
낮은 저항을 갖는 금속 물질 중, 구리(Cu)는 종래의 알루미늄(Al)을 이용한 금속 배선을 대체할 대안으로 이용되고 있다. 하지만, 구리는 통상적인 포토리소그래피 및 식각을 이용한 패터닝이 용이하지 않다는 단점을 가지고 있다. 이에 따라, 비아홀(via hole) 및 트렌치(trench)에 도금 방식을 이용하여 구리를 매립하고 이를 평탄화하여, 비아 플러그 및 금속 라인을 형성하는 다마신 공정이 이용된다.
통상적인 다마신 금속 배선 공정은 비아홀 및 트렌치 형성 후 금속 배선이 층간 절연막으로 확산되는 것을 방지하기 위한 장벽 금속막(barrier metal)을 형성한다. 이러한 장벽 금속으로는 TaN, TiN 등의 질화 금속막이 사용된다. 그러나, 질화 금속막의 경우 비저항이 순수 금속막보다 크기 때문에 비아 플러그와 금속 배선 사이의 접촉 저항을 증가시켜 응답 속도를 열화시키게 된다. 따라서 장벽 금속막 형성 후 비아 플러그와 금속 배선이 접촉하는 영역의 장벽 금속막을 제거하거나, 두께를 최소화하여 접촉 저항을 감소시키는 공정이 적용되고 있다. 이때 제거된 접 촉영역의 장벽 금속막은 비아 플러그의 측벽에 증착되어 측벽이 스페이서 모양으로 형성된다.
그러나, 이와 같이 장벽 금속막을 식각하여 장벽 금속 스페이서를 형성하는 공정은 장벽 금속막 식각 시 하부의 금속 배선이 노출되게 되며, 노출된 금속 배선의 표면에 식각 손상(damage)이 발생되어 거칠기(roughness)를 불량하게 한다. 금속 배선 표면의 거칠기가 불량하게 되면, 전기적 스트레스(stress)에 의한 일렉트로 마이그레이션(electro migration)이 가속화 되면서 짧은 시간내에 금속 배선의 콘택(contact) 부근에 보이드(void)를 형성하게 된다. 도 1은 종래 기술로 배선을 형성하고 전기적 스트레스가 가해진 후의 금속 배선의 단면 V-SEM(Vertical-Scanning Electron Microscopy) 사진이다. 도 1을 참조하면, 비아 플러그와 금속 배선의 콘택이 형성되는 영역 하부의 금속 배선에 보이드(10)가 발생하였다. 이러한 보이드(10)는 금속 배선의 일렉트로 마이그레이션에 의해서 발생되며, 배선의 신뢰성을 불량하게 하는 문제점을 가지고 있다.
본 발명이 이루고자 하는 기술적 과제는 다마신 구조의 배선 형성 시 열처리 공정을 추가하여 배선의 신뢰성을 향상시키는 반도체 소자의 배선 형성 방법을 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 배선 형성 방법은 반도체 기판 상에 제1 배선을 형성하는 단계, 상기 제1 배선 상에 절연막을 형성하는 단계, 상기 절연막의 일부를 식각하여 상기 제1 배선의 일부를 노출시키는 개구부를 형성하는 단계, 상기 제1 배선의 노출된 표면의 거칠기를 개선하기 위해 열처리를 수행하는 단계 및 도전성 물질로 상기 개구부를 매립하여 제2 배선을 형성하는 단계를 포함한다.
상기 열처리를 수행하기 전에 상기 개구부의 측벽상에 제1 장벽 금속막을 형성하는 단계를 더 포함할 수 있으며, 상기 열처리를 수행한 후에 상기 개구부 내에 제2 장벽 금속막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예들에서, 상기 열처리는 상기 제1 장벽 금속막의 일 부분을 식각한 후 동일 설비에서 진공 파괴 없이 진행하는 것을 포함한다.
본 발명의 또 다른 실시예들에서, 상기 열처리는 50oC 내지 400oC의 온도에서 진행하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일한 참조 부호는 동일 구성요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도들을 참고하여 설명될 것이다. 따라서 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변경될 수 있다. 따라서 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태도 포함되는 것이다. 따라서, 도면에 예시된 영역들은, 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자 영역의 특정 형태를 예시하기 위한 것이며, 발명의 범주를 제한하기 위한 것이 아니다.
또, 이하의 설명에서 어떤 층이 다른 층의 상부에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 배선 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 적어도 일부분이 제1 층간 절연막(110) 내에 매립된 하부 금속 배선(114)을 형성한다. 하부 금속 배선(114)과 제1 층간 절연막(110) 사이에는 하부 장벽 금속막(112)이 개재될 수 있다.
하부 금속 배선(114)을 형성하기 전에, 반도체 기판(100) 내 또는 그 위에는 트랜지스터(미도시) 또는 스토리지 노드들(미도시)이 더 형성될 수 있다. 하부 금속 배선(114)은 트랜지스터 또는 스토리지 노드들과 연결될 수 있다. 부가하여, 하부 금속 배선(114) 아래의 반도체 기판(100) 위에는 다른 하부 금속 배선(미도시)이 더 형성될 수 있다. 이 경우, 하부 금속 배선(114)은 다른 하부 금속 배선과 연결될 수도 있다.
이어서, 하부 금속 배선(114) 및 제1 층간 절연막(110) 상에 필요에 따라 식각 정지층(120')을 형성할 수 있다. 식각 정지층(120')은 하부 금속의 확산 방지막 역할도 수행할 수 있으며, 층간 절연막(110)과 접촉을 이루는 계면에서는 층간 절연막(110)과 다른 물질로 형성된다. 하부 금속 배선(114) 상에는 필요에 따라 하부 금속 배선(114)의 과식각(over etch)을 방지하기 위해 CoWP(코발트 텅스텐 포스포로스)와 같은 금속 식각 방지막을 추가적으로 형성할 수 있다. CoWP 층은 하부 금속 배선(114) 상에 선택적으로 형성 될 수 있다. 식각 정지층(120') 상에는 제2 층간 절연층(130')을 형성한다. 필요에 따라 제2 층간 절연층(130') 상에는 하드 마스크막(140')을 형성할 수 있다. 식각 정지층(120')을 사용할 경우 두께는 약1000Å이하로 형성할 수 있다. 제2 층간 절연층(130')의 두께는 약 2000Å 내지 10000Å일 수 있으나, 필요에 따라 적절하게 변형될 수 있다. 하드 마스크막(140')을 사용할 경우 CVD법에 의해 형성할 수 있으며, 실리콘 산화막을 포함할 수 있다. 하드 마스크막(140')의 두께는 약 200Å 내지 1500Å일 수 있다.
도 2b를 참조하면, 제2 층간 절연층(도 2a의 130')의 일 부분을 식각하여, 비아홀(132)및 트렌치(134)를 포함하는 제2 층간 절연막(130)을 형성한다. 예를 들어, 포토리소그래피 및 식각 기술을 이용하여 하드 마스크막(도 2a의 140')을 패터닝하여 제1 하드 마스크 패턴(미도시)을 형성한다. 이어서, 제1 하드 마스크 패턴(미도시)을 식각 보호막으로 제2 층간 절연층(130')을 식각하여 식각 정지층(120')을 노출하는 비아홀(132)을 형성한다. 이어서, 제1 하드 마스크 패턴(미도시)을 패터닝하여 제2 하드 마스크 패턴(140)을 형성한다. 제2 하드마스크 패턴(140)을 식각 보호막으로 하여, 제2 층간 절연막(130)을 일 부분 식각하여 비아홀(132) 상부를 가로지르는 트렌치(134)를 형성한다. 변형된 실시예에서, 비아홀(132) 및 트렌치(134)의 형성 순서가 바뀔 수도 있다. 이후 식각 정지막(120)의 일 부분을 식각하여 하부 금속 배선(114)의 일 부분을 노출시킨다. 식각 정지막(120)은 비아홀(132) 및 트렌치(134) 형성 과정에서 제거될 수도 있다.
도 2c를 참조하면, 비아홀(132) 및 트렌치(134)가 형성된 결과물 상에 제1 장벽 금속층(150')을 형성한다. 제1 장벽 금속층(150')은 물리기상증착법(PVD), 화학기상증착법(CVD), 원자층 증착법(ALD) 등에 의하여 형성될 수 있으며 탄탈륨(Ta), 탄탈륨 질화막(TaN), 티타늄(Ti), 티타늄 질화막(TiN), 텅스텐(W), 텅스텐 질화막(WN), 루테늄(Ru), 하프늄(Hf) 또는 이들의 혼합막을 포함할 수 있고, 바람직하게는 탄탈륨 질화막으로 형성할 수 있으며, 그 두께는 500Å 이내가 될 수 있다.
도 2d를 참조하면, 제1 장벽 금속층(도 2(c)의 150')을 이방성 식각하여 제1 장벽 금속 스페이서(150)을 형성하고, 비아 플러그(미도시)와 하부 금속 배선(114) 의 접촉 저항을 감소시키기 위해 하부 금속 배선(114)의 일 부분을 노출시킨다. 제1 장벽 금속층(150')의 식각은 제1 장벽 금속층(150')을 형성한 설비와 동일한 설비 또는 플라즈마를 이용한 식각 전용 설비에서 진행할 수 있다. 제1 장벽 금속층(150')을 형성한 설비와 동일한 설비에서 진행할 경우 제1 장벽 금속층(150') 형성 후 진공 파괴 없이 RF 리스퍼터링(RF resputtering)을 진행한다. 기판에 양극의 전압을 인가하고 플라즈마를 발생시키면 플라즈마에 의한 리스퍼터링(resputtering) 효과로 인해 제2 층간 절연막(130)의 측벽에 형성된 제1 장벽 금속 스페이서(150)만 남고 나머지 부분은 식각된다. 예를 들어, 제1 장벽 금속층(150')으로 탄탈륨 질화막을 사용하였을 경우 RF 탄탈륨 리스퍼터링을 통해 하부 금속 배선(114) 표면의 탄탈륨 질화막을 제거한다. 이러한 공정은 하부 금속 배선(114) 표면의 탄탈륨 질화막은 제거하면서, 제1 장벽 금속층(150')을 물리 기상 증착(PVD) 방식으로 형성하였을 경우 스텝 커버리지(step coverage)가 좋지 않기 때문에 취약할 수 있는 제1 장벽 금속 스페이서(150)를 강화시킬 수 있다.
제1 장벽 금속층(150') 식각시 플라즈마를 이용하게 되면 하부 금속 배선(114)의 표면은 식각 손상(damage)을 받게 되는데, 이러한 식각 손상으로 인해 표면 거칠기(roughness)가 불량하게 된다. 하부 금속 배선(114)의 표면 거칠기가 불량해지면 일렉트로 마이그레이션으로 인한 신뢰성 불량이 발생하게 되므로 표면의 거칠기를 개선할 수 있는 공정이 필요하다.
도 2e를 참조하면, 하부 금속 배선(114)의 거칠기를 감소시키기 위해 제1 장벽 금속 스페이서(150) 형성 후 열처리를 진행한다. 열처리는 급속 열처리(RTP) 설 비 또는 퍼니스(furnace) 설비에서 무산소 분위기로 진행되거나, 제1 장벽 금속 스페이서(150)를 형성한 설비와 동일한 설비에서 진공 파괴 없이 진행하는 것을 포함하며, 진공, 아르곤, 질소, 수소, 헬륨, 암모니아 또는 이들이 조합된 분위기에서 진행할 수 있다. 열처리 공정의 온도는 50oC 내지 400oC의 온도로 수행한다. 하부 금속 배선(114)에 구리를 사용할 경우 열처리 공정 온도가 400oC를 초과하게 되면 노출된 영역이 산화되어 접촉 저항을 증가시킬 수 있다. 또한, 낮은 온도에서 열처리 공정을 진행하면 하부 금속 배선(114)의 거칠기 감소 효과가 줄어들게 된다.
도 2f를 참조하면, 열처리가 진행된 결과물 상에 제2 장벽 금속막(152)을 형성한다. 제2 장벽 금속막(152)은 예를들어, 탄탈륨, 탄탈륨 질화막, 티타늄, 티타늄 질화막, 텅스텐, 텅스텐 질화막, 루테늄, 하프늄 또는 이들의 혼합막을 포함할 수 있으며, 바람직하게는 탄탈륨을 포함할 수 있으며, 그 두께는 500Å 이하일 수 있다. 이러한 제2 장벽 금속막(152)은 물리기상증착법, 화학기상증착법, 원자층증착법 등에 의하여 형성할 수 있다.
도 2g를 참조하면, 제2 장벽 금속막(152)이 형성된 결과물 상에, 제2 금속막(154)을 형성한다. 예를 들어, 제2 금속막(154)은 물리기상증착법, 화학기상증착법, 원자층증착법 등을 이용하여 구리 씨드층(미도시)을 형성한 후, 씨드층 상에 구리 도금층(미도시)을 형성함으로써 형성할 수 있다. 구리 도금층은 전해 도금 또는 무전해 도금법을 이용하여 형성할 수 있다.
도 2h를 참조하면, 제2 층간 절연막(130)이 노출될 때까지 제2 금속막(154) 및 제2 장벽 금속막(152)을 평탄화하여 비아 플러그(154a) 및 상부 금속 배선(154b)을 형성할 수 있다. 예를 들어, 평탄화는 화학적기계적연마법(CMP)을 이용하여 수행할 수 있다. 이와 같이, 매립과 평탄화를 이용하여 비아 플러그(154a) 및 상부 금속 배선(154b)을 형성하는 방법을 다마신법이라고 부를 수 있으며, 보다 구체적으로는 비아 플러그(154a) 및 상부 금속 배선(154b)을 동시에 형성한다는 점에서 듀얼 다마신법이라고 부를 수 있다.
하지만, 본 발명에 따른 반도체 소자의 배선 형성 방법은 듀얼 다마신법에 제한되지 않으며, 비아 플러그(154a) 또는 상부 금속 배선(154b) 가운데 하나만을 다마신법으로 형성하는 싱글 다마신법에도 적용될 수 있음은 해당 기술분야에서 통상의 지식을 가진 자에게 자명하다.
도 3은 본 발명의 일 실시예에 따라 형성된 배선을 가지는 반도체 소자와 종래 기술로 형성된 배선을 가지는 반도체 소자의 배선 신뢰성을 비교하여 나타낸 결과 그래프이다. 그래프의 수평축은 배선에서 페일(failure)이 발생하는 시간(hrs)을 나타내며, 수직축은 샘플수에 따른 페일 발생수에 대한 누적신뢰도(cumulative reliability)의 퍼센테이지를 나타낸다. 열처리 조건은 질소 분위기에서 200oC, 120초 동안 진행하였다. 제1 장벽 금속 스페이서 형성 후 열처리를 진행하지 않은 경우(종래기술) 동작 조건에서 배선에 허용되는 최대 전류 밀도(Juse)가 9.33mA/㎛2 이었으나, 열처리를 진행하면(본원발명) 97.72mA/㎛2로 신뢰성이 10배 정도 개선되는 것을 확인하였다.
이상에서 상세히 설명한 바와 같이 본 발명은 다마신 구조의 배선 형성 시 열처리 공정을 추가하여 금속 배선의 표면 거칠기를 감소시킴으로써 배선의 신뢰성을 향상시킬 수 있다.
지금까지, 본 발명을 도면에 도시된 도면을 참고하여 본 발명의 실시예를 설명하였으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 반도체 기판 상에 제1 배선을 형성하는 단계;
    상기 제1 배선 상에 절연막을 형성하는 단계;
    상기 절연막의 일부를 식각하여 상기 제1 배선의 일부를 노출시키는 개구부를 형성하는 단계;
    상기 제1 배선의 노출된 표면의 거칠기를 개선하기 위해 열처리를 수행하는 단계; 및
    도전성 물질로 상기 개구부를 매립하여 제2 배선을 형성하는 단계;
    를 포함하는 반도체 소자의 배선 형성 방법.
  2. 제1 항에 있어서,
    상기 열처리를 수행하기 전에 상기 개구부의 측벽상에 제1 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  3. 제1 항에 있어서,
    상기 열처리를 수행한 후에 상기 개구부 내에 제2 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  4. 제2 항에 있어서,
    상기 제1 배선상의 상기 제1 장벽 금속막의 일부를 식각하는 단계를 포함하며, 상기 열처리는 상기 제1 장벽 금속막의 일부를 식각하는 것과 동일한 설비에서 진공 파괴 없이 진행하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  5. 제1 항에 있어서,
    상기 열처리는 50oC 내지 400oC의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  6. 제5 항에 있어서,
    상기 열처리는 진공, 수소, 헬륨, 질소, 암모니아, 아르곤 또는 이들의 조합 분위기에서 진행하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  7. 제1 항에 있어서,
    상기 제1 배선과 상기 절연막 사이에 식각 정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  8. 제7 항에 있어서,
    상기 제1 배선의 일부를 노출시키기 위해 상기 절연막의 일부를 식각하는 단계는 상기 식각 정지막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소 자의 배선 형성 방법.
  9. 제1 항에 있어서,
    상기 제1 배선 상에 금속 식각 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  10. 제1 항에 있어서,
    상기 절연막의 일부를 식각하는 단계는, 상기 제 1 배선을 노출하는 비아홀 및 상기 비아홀 상부를 가로지르며 적어도 일부분이 상기 비아홀과 연결된 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  11. 제2 항에 있어서,
    제1 장벽 금속막의 일 부분을 식각하는 단계를 포함하며, 상기 식각 단계는 아르곤, 질소 또는 이들의 조합 가스를 이용하여 형성된 플라즈마 분위기에서 식각하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  12. 제1 항에 있어서,
    상기 제1 배선은 구리를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  13. 제2 항에 있어서,
    상기 제1 장벽 금속막은 탄탈륨, 탄탈륨 질화막, 티타늄, 티타늄 질화막, 텅스텐, 텅스텐 질화막, 루테늄, 하프늄 또는 이들의 혼합막을 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  14. 제1 항에 있어서,
    상기 제2 배선은 구리를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  15. 제3 항에 있어서,
    상기 제2 장벽 금속막은 탄탈륨, 탄탈륨 질화막, 티타늄, 티타늄 질화막, 텅스텐, 텅스텐 질화막, 루테늄, 하프늄 또는 이들의 혼합막을 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  16. 반도체 기판 상에 구리 배선을 형성하는 단계;
    상기 구리 배선 상에 절연막을 형성하는 단계;
    상기 구리 배선의 일 부분을 노출시키기 위하여 상기 절연막의 일 부분을 식각하는 단계;
    상기 절연막과 상기 노출된 구리 배선 상에 제1 장벽 금속막을 형성하는 단계;
    상기 제1 장벽 금속막의 일 부분을 식각하여 제1 장벽 금속 스페이서를 형성하는 단계; 및
    상기 제1 장벽 금속 스페이서 형성 후 상기 노출된 구리 배선 표면의 거칠기를 개선하기 위한 열처리 단계를 수행하되, 상기 열처리는 상기 제1 장벽 금속막을 식각한 설비와 동일한 설비에서 진공파괴 없이 진행하는 것을 포함하는 반도체 소자의 배선 형성 방법.
  17. 제16 항에 있어서,
    상기 열처리는 50oC 내지 400oC의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  18. 제17 항에 있어서,
    상기 열처리는 진공, 수소, 헬륨, 질소, 암모니아, 아르곤 또는 이들의 조합 분위기에서 진행하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
  19. 제16 항에 있어서,
    상기 제1 금속 배선과 상기 절연막 사이에 식각 정지막을 형성하는 단계를 더 포함하는 반도체 소자의 배선 형성 방법.
  20. 제16 항에 있어서,
    상기 절연막의 일부를 식각하는 단계는, 상기 제1 금속 배선을 노출하는 비아홀 및 상기 비아홀 상부를 가로지르며 적어도 일부분이 상기 비아홀과 연결된 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
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