KR101141214B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 층간 절연막을 패터닝하여 트렌치를 형성하는 단계; 상기 층간 절연막의 상부면 및 상기 트렌치 상에 장벽 금속막을 형성하는 단계; 상기 장벽 금속막 상에 구리 시드층을 형성하는 단계; 구리를 전기도금 방식으로 상기 트렌치 내부를 채우는 구리 배선막을 형성하는 단계를 포함하되; 상기 구리 배선막을 형성하기 전에 상기 트렌치 입구에서의 구리 증착이 일시적으로 억제되도록 상기 구리 시드층의 필드면 및 상기 트렌치 입구인 오버행 상에 불순물을 형성하는 단계를 더 포함한다.
구리배선, 전기도금, 유전체

Description

반도체 소자의 금속 배선 형성 방법{Method for forming metal wiring for semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 더 구체적으로는 구리(Cu)배선을 형성하는 방법에 관한 것이다.
최근 들어, 트랜지스터 소자 뿐만 아니라 금속 배선의 미세화 및 다층화 요구에 따라 반도체 디바이스(device)의 사이즈(size)는 점점 더 감소되는 추세에 있으며, 이러한 사이즈의 감소로 인한 콘텍홀(contact hole)의 고종횡비(high aspect ratio)에 따라 기존의 알루미늄, 텅스텐을 이용한 금속배선 형성의 경우, 알루미늄 및 텅스텐의 낮은 매립특성 및 높은 저항에 의한 시간 지연의 문제가 발생하게 되는 문제점이 있다.
따라서, 이전보다도 높은 신뢰성이 요구되면서, 최소한의 피치(pitch)와 높은 전도성을 가지는 배선 물질에 대한 요구가 증가하고 있다. 특히, 0.13μm 이하의 작은 패턴을 갖는 반도체 소자에서는 알루미늄(Al)을 이용한 금속 배선을 형성하기가 어려우므로, 알루미늄에 비해 상대적으로 비저항이 낮고 전자이동(electromigration) 특성이 양호한 구리를 이용하여 금속 배선을 형성하는 것이 바람직하다.
이에 따라 현재는 탄탈륨(Ta) 및 탄탈륨 나이트라이드(TaN)를 확산 방지막으로 하여 구리 시드(Seed)를 증착 시킨 후, 구리 증착(Electrochemical Plate)법을 통해서 제조되는 구리배선(copper line)을 금속배선(metal line)으로 사용하는 듀얼다마신(dual damascene) 공법이 고집적 반도체 소자를 위한 금속배선 방법으로 사용되고 있다.
구리층을 기판 상의 트렌치에 형성하기 위해서는 트렌치 상에 구리 시드 층을 먼저 형성해야 한다. 구리 시드 층을 형성하기 위해서는 물리적 기상 증착(PVD : Physical Vapor Deposition) 방법이 필수적으로 사용된다. 하지만, 금속 배선이 0.25μm 이하일 경우에는, 구리 시드 층을 형성하기 위해 물리적 기상 증착 방법을 사용하는 것은 다른 커다란 문제를 발생시킨다. 물리적 기상 증착 방법에 의해 얇은 구리 시드 층이 증착되었다고 해도, 소자의 미세화에 따라서 금속 배선이 형성될 트렌치의 입구도 좁아지게 되었다. 그 결과, 구리 시드 층을 형성할 때 트렌치 입구에 오우버행(overhang) 현상이 일어나게 된다.
이와 같은 오우버행 현상으로 인해, 발생되어진 좁은 트렌치 입구 때문에, 전기 도금 방법으로 구리층(구리배선)을 형성할 때 트렌치 내부의 바닥(Bottom) 에서 성장하는 구리보다 입구(Top) 에서 성장하는 구리의 성장 속도가 빨라, 구리가 트렌치 내부로 완전 주입되지 않아 트렌치의 중간 부위에서 보이드(void)가 발생하게 된다.
도 1은 종래 기술에 따른 구리 시드 증착에 의한 오우버행을 설명하기 위한 단면도이다. 참조부호 12는 기판, 14는 층간절연막이다.
도 1을 참조하면, 구리 배선을 형성하기 위해 배리어 금속막(16)의 상부면과 내부면을 덮는 구리층(20)이 형성되는데, 전기 도금법으로 구리층을 형성하기 위해서는 구리 시드 층(18)이 먼저 형성되어야 한다. 하지만, 구리 시드 층(18)을 형성할 때 트렌치 입구에 오우버행(overhang) 현상이 일어나게 된다. 이에 따라 구리층(20)을 형성할 때, 구리가 트렌치 안으로 유입되지 않는 현상이 발생하게 되고, 그 결과 구리 배선에 보이드(22)가 발생하게 된다. 이러한 보이드(22)의 발생으로 반도체 제조 공정에서의 불량이 발생함으로써, 반도체 소자의 특성 열화 및 신뢰성이 저하되는 문제점이 있다.
본 발명의 목적은 전기 도금 방법으로 구리층(구리배선)을 형성할 때 트렌치 입구에서의 구리 생성을 억제할 수 있는 반도체 소자의 구리 배선 형성 방법에 관한 것이다.
또한, 본 발명의 목적은 구리층을 형성하는 과정에서 트렌치의 선폭(Critical Dimension) 감소로 인한 트렌치 내부에 보이드 발생을 방지할 수 있는 반도체 소자의 구리 배선 형성 방법에 관한 것이다.
본 발명의 목적은 여기에 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위한 본 발명의 반도체 소자의 금속 배선 형성 방법은 반도체 기판상에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 패터닝하여 트렌치를 형성하는 단계; 상기 층간 절연막의 상부면 및 상기 트렌치 상에 장벽 금속막을 형성하는 단계; 상기 장벽 금속막 상에 구리 시드층을 형성하는 단계; 트렌치 입구와 필드 부위의 상기 구리 시드층에 유전체막을 형성하는 단계; 구리를 전기도금 방식으로 상기 트렌치 내부를 채우는 구리 배선막을 형성하는 단계; 및 상기 구리 배선막을 화학기계적 연마 공정을 적용하여 평탄화하는 단계를 포함한다.
본 발명의 실시예에 따르면, 상기 유전체막 형성 단계에서 상기 유전체막은 상기 트렌치 내부를 제외한 상기 구리 시드층의 필드면 및 오버행 이 발생 할 수 있는 트렌치 입구(Top)에 형성한다.
본 발명의 실시예에 따르면, 상기 유전체막 형성 단계는 RF 플라즈마 환경에서 O2를 공급하여 상기 구리 시드층에 구리산화막(CuOx)을 형성한 후, 염화수소(HCL)를 공급하여 상기 구리 시드층에 상기 구리산화막(CuOx)과 반응하여 염화구리(CuCl2)를 형성하고, 잔류 Oxide 는 H2 와 반응하여, H2O 을 형성해, 배기관(Pumping line) 을 통해 반응기(Chamber) 외부로 빠져 나가게 한다.
본 발명의 실시예에 따르면, 상기 유전체막 형성 단계는 상기 염화구리(CuCl2)가 상기 트랜치 내부에 형성되지 않도록 10E4 보다 낮은 저진공 압력 조건에서 이루어져, 평균 자유 이동 경로(Mean Free Path) 를 최대한 짧게 하는 것이 핵심이다.
상기한 과제를 달성하기 위한 본 발명의 반도체 소자의 금속 배선 형성 방법은 층간 절연막을 패터닝하여 트렌치를 형성하는 단계; 상기 층간 절연막의 상부면 및 상기 트렌치 상에 장벽 금속막을 형성하는 단계; 상기 장벽 금속막 상에 구리 시드층을 형성하는 단계; 구리를 전기도금 방식으로 상기 트렌치 내부를 채우는 구리 배선막을 형성하는 단계를 포함하되; 상기 구리 배선막을 형성하기 전에 상기 트렌치 입구에서의 구리 증착이 일시적으로 억제되도록 상기 구리 시드층의 필드면 및 상기 트렌치 입구인 오버행 상에 불순물을 형성한다.
본 발명의 실시예에 따르면, 상기 불순물은 유전체로써, 상기 불순물은 RF 플라즈마 환경에서 O2를 공급하여 구리산화막(CuOx)을 형성한 후, 염화수소(HCL)를 공급하여 염화구리(CuCl2)를 형성한다.
본 발명의 실시예에 따르면, 상기 염화구리(CuCl2)가 형성된 상기 구리 시드층의 필드면 및 상기 트렌치 입구인 오버행 부분은 구리 배선 형성 및 열처리(Anneal) 단계를 거친 후 화학기계적 연마 공정(CMP)을 통해 완전 제거한다.
본 발명에 의하면, 전기 도금 방법으로 구리층(구리배선)을 형성할 때 트렌치 입구에서의 구리 생성을 억제할 수 있는 각별한 효과를 갖는다.
또한, 본 발명에 의하면 구리층을 형성하는 과정에서 트렌치의 선폭(Critical Dimension) 감소로 인한 트렌치 내부에 보이드 발생을 방지할 수 있는 각별한 효과를 갖는다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 따른 구리 배선 방법을 상세히 설명하기로 한다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
( 실시 예 )
도 2a 내지 도 2e는 본 발명에 따른 구리 배선 형성 방법을 설명하기 위한 도면들이다.
도 2a를 참조하면, 반도체 기판(110)에는 하부 배선(112)이 형성된다. 하부 배선(112)은 차후에 형성된 구리 배선과 전기적으로 연결되기 위한 것으로, 폴리실리콘(polysilicon)이나 기타 금속 등의 전도성 물질로 형성될 수 있다. 반도체 기 판(110) 상에 통상의 방법으로 층간 절연막(120)을 형성하고 이를 패터닝하여 트렌치(130)를 형성한다.
도 2b에서와 같이, 트렌치(130)가 형성된 결과물 전면에 이온/불순물/열 등의 확산을 방지하기 위한 장벽 금속막(140)을 형성한다. 이 때, 장벽 금속막(140)은 주로 물리적 기상 증착(PVD; Physical Vapour Deposition) 방식을 적용한다. 장벽 금속막의 재료로는 티타늄(Ti), 티타늄 나이트라이드(TiN), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 텅스텐 나이트라이드(WN) 등이 사용될 수 있으나, 이에 한정되지 않고, 구리의 확산을 효과적으로 차단할 수 있으면서, 구리와의 접착성이 우수한 모든 물질이 가능하다.
장벽 금속막(140)이 형성된 결과물 전면에 구리 시드층(150)을 형성한다. 구리 시드층(150) 역시 통상의 방법, 예컨대 화학기상증착법, 스퍼터링법 등으로 형성한다. 구리 금속 배선은 다마신 방식으로 형성되기 때문에, 구리층을 형성하기 이전에 구리 시드층(150)을 먼저 형성하여야 한다. 구리 시드층(150)은 물리적 기상 증착(PVD : Physical Vapor Deposition) 방법인 스퍼터링으로 증착하여 형성할 수 있다. 물리적 기상 증착 방법에 의해 얇은 구리 시드층(150)이 증착되었다고 해도, 소자의 미세화에 따라서 금속 배선이 형성될 트렌치(130)의 입구가 좁하지는 오우버행(overhang) 현상이 발생하게 된다.
도 2c에 도시된 바와 같이, 구리 시드층(150)이 형성된 결과물의 일부에만 유전체막(160)을 형성한다. 유전체막(160)은 트렌치(130) 내부를 제외한 구리 시드층의 필드면 및 오버행 (트렌치의 입구)상에만 형성하는 것이 바람직하다.
여기서, 유전체막(160)은 염화구리(CuCl2)로, 유전체막(160)의 형성 공정은 구리 시드층(150)을 형성한 물리적 기상 증착 반응기 내에서 진행되어야 하며, 타겟(Target)에 영향을 미치지 않게 하기 위해서 DC 플라즈마가 아닌 RF 플라즈마를 타겟과 반도체 기판 사이에서 작동(ON)할 수 있도록 하여야 한다.
즉, 유전체막(160)은 물리적 기상 증착 반응기에서 RF 플라즈마를 이용하여 형성한다. RF 플라즈마를 이용한 유전체막의 형성 과정은, 반응기에 산소(O2)를 2초 동안 공급하여 구리 시드층에 얇은 구리산화막(CuOx)을 형성한 후, 염화수소(HCL)를 2초동안 공급하여 구리 시드층에 얇은 구리산화막(CuOx)과 반응한 얇은 염화구리(CuCl2)막을 형성한다.
<반응식 CuO + 2HCL ---> CuCl2 + H2O >
여기서 가장 주의해야할 점은, 염화구리가 트렌치 입구와 구리 시드층(150)의 필드면에만 형성되어야 하고, 절대로 트렌치(130) 내부에 형성되어서는 안된다. 만약, 트렌치(130) 내부에 염화구리가 형성되다면 갭필(Gap fill) 상에는 큰 문제점을 야기시키지는 않겠지만, 전기적 특성에서 불순물로 작용해 전기적 특성(ET)을 디스튜리뷰션(distribution) 즉, 열화시키는 심각한 문제를 야기할 수 있다. 그래서 이를 방지하기 위해 RF 플라즈마 반응기에 하드웨어적으로 메인펌핑 라인에 반응기 압력을 조절 할 수 있는 스로틀 밸브(Throttle Valve)를 장착하여 기존 PVD가 일반적으로 진행하는 공정 압력인 10E4 이하보다 높은 고진공 상태에서 공정을 진행하여 입자간의 평균 자유 행로(mean free path)를 최대한 짧게 만들어 산소 및 염화구리가 트렌치(130) 내부로 유입되는 것을 최소화시킨다. 그리고 공정 시간을 최적화하여 최대한 짧은 시간 내에 공정이 이루어지도록 하는 것이 바람직하다.
도 2d에 도시한 바와 같이, 구리를 전기도금 방식으로 트렌치 내부를 채우는 구리 배선막을 형성한다.
전기도금 방식에 의한 구리 배선막(170) 형성 과정에서, 트렌치(130) 입구와 구리 시드층(150)의 필드면에 형성되는 염화구리는 일종의 유전체 역할을 하기 때문에, 초기 전기도금(EP) 단계(dep time 5초 이하)에서는 구리의 생성을 억제하여, 전기도금 공정에서 구리가 트렌치(130)의 바닥면에서 업(UP)할 수 있는 시간을 보장해주게 된다. 염화구리는 전기도금 공정에서 트렌치 입구(130)의 구리 생성을 지연시켜 최대한 트렌치의 선폭(Critical Dimension)을 확보하게 도와줌으로써, 구리가 트렌치(130)의 바닥으로부터 순차적으로 매립될 수 있는 시간을 보장하여 트렌치 내에 보이드가 발생되지 않게 된다. 만약, 오우버행(overhang) 현상에 의해 좁아진 트렌치(130)의 입구와 트렌치 바닥에서 구리가 동일하게 생성된다면 구리가 트렌치 바닥을 모두 매립하기 전에 입구를 막아버리기 때문에 보이드가 발생하게 된다.
즉, 본 발명은 트렌치 입구에서의 구리 생성을 지연시켜줌으로써 트렌치의 구리 매립시 보이드가 발생하지 않게 된다.
도 3e에서와 같이, 상기의 과정을 거친 결과물을 화학기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 적용하여 평탄화하여 구리 배선을 형성한다. 이 과정에서 염화구리 상에 형성된 구리막은 평탄화 공정에서 필드상에 존재하는 구리와 일부의 트렌치를 제거함으로써 염화구리 잔류에 따른 악영향을 없앨 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 종래 기술에 따른 구리 시드 증착에 의한 오우버행을 설명하기 위한 단면도이다.
도 2a 내지 도 2e는 본 발명에 따른 구리 배선 형성 방법을 설명하기 위한 도면들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
110 : 반도체 기판 120 : 층간 절연막
130 : 트렌치 140 : 장벽 금속막
150 : 구리 시드층 160 : 유전체막
170 : 구리 배선막

Claims (9)

  1. 삭제
  2. 삭제
  3. 반도체 소자의 금속 배선 형성 방법에 있어서:
    반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 패터닝하여 트렌치를 형성하는 단계;
    상기 층간 절연막의 상부면 및 상기 트렌치 상에 장벽 금속막을 형성하는 단계;
    상기 장벽 금속막 상에 구리 시드층을 형성하는 단계;
    상기 구리 시드층에 유전체막을 형성하는 단계;
    구리를 전기도금 방식으로 상기 트렌치 내부를 채우는 구리 배선막을 형성하는 단계; 및
    상기 구리 배선막을 화학기계적 연마 공정을 적용하여 평탄화하는 단계를 포함하되;
    상기 유전체막 형성 단계에서
    상기 유전체막은 상기 트렌치 내부를 제외한 상기 구리 시드층의 필드면 및 오버행 상에 형성되며,
    상기 유전체막은 염화구리(CuCl2)인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 3 항에 있어서,
    상기 유전체막 형성 단계는
    RF 플라즈마 환경에서 O2를 공급하여 상기 구리 시드층의 필드면 및 오버행 상에 구리산화막(CuOx)을 형성한 후, 염화수소(HCL)를 공급하여 상기 구리산화막(CuOx)과 반응하여 염화구리(CuCl2)를 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 반도체 소자의 금속 배선 형성 방법에 있어서:
    반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 패터닝하여 트렌치를 형성하는 단계;
    상기 층간 절연막의 상부면 및 상기 트렌치 상에 장벽 금속막을 형성하는 단계;
    상기 장벽 금속막 상에 구리 시드층을 형성하는 단계;
    상기 구리 시드층에 유전체막을 형성하는 단계;
    구리를 전기도금 방식으로 상기 트렌치 내부를 채우는 구리 배선막을 형성하는 단계; 및
    상기 구리 배선막을 화학기계적 연마 공정을 적용하여 평탄화하는 단계를 포함하되;
    상기 유전체막 형성 단계는
    RF 플라즈마 환경에서 O2를 공급하여 상기 구리 시드층에 구리산화막(CuOx)을 형성한 후, 염화수소(HCL)를 공급하여 상기 구리 시드층에 상기 구리산화막(CuOx)과 반응하여 염화구리(CuCl2)를 형성하며, 상기 염화구리(CuCl2)가 상기 트랜치 내부에 형성되지 않도록 10E4 보다 높은 고진공 압력 조건에서 이루어지는 것을 특징으로 하는 금속 배선 형성 방법.
  6. 삭제
  7. 삭제
  8. 반도체 소자의 금속 배선 형성 방법에 있어서:
    층간 절연막을 패터닝하여 트렌치를 형성하는 단계;
    상기 층간 절연막의 상부면 및 상기 트렌치 상에 장벽 금속막을 형성하는 단계;
    상기 장벽 금속막 상에 구리 시드층을 형성하는 단계;
    구리를 전기도금 방식으로 상기 트렌치 내부를 채우는 구리 배선막을 형성하는 단계를 포함하되;
    상기 구리 배선막을 형성하기 전에
    상기 트렌치 입구에서의 구리 증착이 일시적으로 억제되도록 상기 구리 시드층의 필드면 및 상기 트렌치 입구인 오버행 상에 유전체막을 형성하며, 상기 유전체막이 상기 트랜치 내부에 형성되지 않도록 고진공 압력 조건에서 이루어지는 유전체막 형성단계를 포함하며,
    상기 유전체막은
    RF 플라즈마 환경에서 O2를 공급하여 구리산화막(CuOx)을 형성한 후, 염화수소(HCL)를 공급하여 염화구리(CuCl2)를 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  9. 제 8 항에 있어서,
    상기 염화구리(CuCl2)가 형성된 상기 구리 시드층의 필드면 및 상기 트렌치 입구인 오버행 부분은 화학기계적 연마 공정을 통해 제거하는 단계를 더 포함하는 것을 특징으로 하는 금속 배선 형성 방법.
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