KR20030050059A - 반도체소자의 구리배선 형성방법 - Google Patents

반도체소자의 구리배선 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 구리배선 형성방법에 관한 것으로, 본 발명에 따른 반도체소자의 구리배선 형성방법은, 반도체기판내에 트렌치를 형성하는 단계; 상기 트렌치내에 배리어금속막과 구리시드층을 증착하는 단계; 저압조건에서 전기도금을 진행하여 상압에서 발생하는 미세 버블을 기압차에 의해 제거하는 단계; 상기 전기도금진행후 아닐링을 진행하되, 아닐링진행중에 스퍼터링공정을 병행하여 실시하는 단계; 및 상기 구리층 및 배리어금속막을 평탄화시키는 단계를 포함하여 구성된다.

Description

반도체소자의 구리배선 형성방법{Method for forming copper of semiconductor device}
본 발명은 반도체소자의 구리배선 형성방법에 관한 것으로서, 보다 상세하게는 반도체소자의 구리다마신 공정에 적용한 반도체소자의 구리배선 형성방법에 관한 것이다.
종래기술에 따른 반도체소자의 구리배선 형성방법을 도 1 내지 도 3을 참조하여 설명하면 다음과 같다.
도 1 내지 도 3은 종래기술에 따른 반도체소자의 구리배선 형성방법에 있어서, 전기도금방법을 거쳐 웨이퍼에 구리이온을 증착하는 것을 설명하기 위한 공정별 단면도이다.
일반적인 구리공정의 전기도금방법은, 도 1에 도시된 바와같이, 배리어와 구리시드를 증착시킨 웨이퍼(11)를 전해질용액(20)에 담근후, 상기 웨이퍼(11)에 전압을 인가시켜 전해질에 포함되어 있는 구리 이온을 전기분해하여 웨이퍼(11)에 증착하여 구리층(19)을 형성한다.
그러나, 종래기술에 의하면, 웨이퍼(11)를 전해질용액이 채워진 화학용기 (10) 내에 담글 때 비어홀 (13a) 또는 트렌치(13b)내부에는 상압에서 형성된 미세 버블(15)이 남아 있어 전해질 용액(20)이 트렌치(13b)의 측벽에 충분히 닿지 못하게 되어, 도 2에 도시된 바와 같이, 전기도금완료후 피트(pit)나 보이드(17)를 형성하게 된다. 이때, 미세버블 (15)은 위치에 따라 피트(pit)나 보이드(17)를 형성시켜 구리 CMP 공정후 케미컬이 보이드(17)에 남아 국부적 부식(corrosion)을 발생시켜 배선 저항이나 비어 저항을 증가시키는 결함이 된다.
또한, 구리 증착후 아닐링 공정을 할때는 아닐링온도와 시간에 따라 구리 금속에, 도 3의 "A"와 같이, 스트레스 미스메치(mismatch)가 발생하여 하부금속과 접촉하여야 할 부분에서 아닐링후 도 3에서와 같이 보이드(21)가 형성되어 결국 비어 체인(via chain) 저항 불량의 원인이 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 구리 전기도금막 내부의 피트(pit)나 보이드를 제거하므로써 배선저항이나 비어콘택 저항을 감소시킬 수 있는 반도체소자의 구리배선 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은 구리층의 아닐링시에 스트레스를 완화시켜 비어수율의 감소를 예방할 수 있는 반도체소자의 구리배선 형성방법을 제공함에 그 목적이 있다.
도 1 내지 도 3은 종래기술에 따른 반도체소자의 구리배선 형성방법에 있어서 전기도금방법을 거쳐 웨이퍼에 구리이온을 증착하는 것을 설명하기 위한 공정별 단면도.
도 4 및 5는 본 발명에 따른 반도체소자의 구리배선 형성방법에 있어서, 전기도금방법을 거쳐 웨이퍼에 구리이온을 증착하는 것을 설명하기 위한 공정별 단면도.
도 6 내지 도 12는 본 발명에 따른 반도체소자의 구리배선 형성방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
30 : 전해질용액 40 : 반도체웨이퍼
50 : 미세버블 100 : 화학용기 31 : 완충산화막 33 : 제1구리배리어유전체막
35 : 층간절연막 37 : 캡핑절연막
39 : 제1트렌치 41 : 배리어금속막/구리시드층
43 : 구리층 45 : 제2구리배리어유전체막
47 : 제1저유전상수 물질층 49 : 식각정지층
51 : 제2저유전상수 물질층 53 : 캡핑층
55 : 콘택홀 57 : 제2트렌치
59 : 제2배리어금속막/구리시드층 61 : 제2구리층
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 구리배선 형성방법은, 반도체기판내에 트렌치를 형성하는 단계; 상기 트렌치내에 배리어금속막과 구리시드층을 증착하는 단계; 저압조건에서 전기도금을 진행하여 상압에서 발생하는 미세 버블을 기압차에 의해 제거하는 단계; 상기 전기도금진행후 아닐링을 진행하되, 아닐링진행중에 스퍼터링공정을 병행하여 실시하는 단계; 및 상기 구리층 및 배리어금속막을 평탄화시키는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 구리배선 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 4 및 5는 본 발명에 따른 반도체소자의 구리배선 형성방법에 있어서, 전기도금방법을 거쳐 웨이퍼에 구리이온을 증착하는 것을 설명하기 위한 공정별 단면도이다.
도 6 내지 도 12는 본 발명에 따른 반도체소자의 구리배선 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 반도체소자의 구리배선은, 도 4에 도시된 바와같이, 먼저 전해질용액(30)이 채워진 화학용기(chemical bath)(100)내에 웨이퍼(40)를 담근후, 전기도금공정을 진행하여 구리층(61)을 형성한다. 이때, 전기도금공정은 저압조건에서 진행하되, 상압에서 발생한 미세 버블(50)을 기압차에 의해 제거한다.
그다음, 도 5에 도시된 바와같이, 전기도금공정을 진행한후 얻어진 구리층 (61)을 아닐링 공정시에 Ar으로 Cu 표면을 스퍼터링화하므로써 아닐링에 따라 발생하는 장력스트레스(B)를 분산시켜 비어에 작용하는 스트레스를 완화시킨다.
한편, 본 발명에 따른 반도체소자의 구리배선 형성방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 6 내지 도 12는 본 발명에 따른 반도체소자의 구리배선 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 반도체소자의 구리배선 형성방법은, 먼저 도 6에 도시된 바와같이, 반도체기판(미도시)상에 완충산화막(31)과 구리배리어유전체막(33)을 형성한다. 이때, 상기 구리배리어 유전체막(33)은 SiN 또는 SiC 등을 사용한다.
그다음, 상기 구리배리어유전체막(33)상에 층간절연막(35)과 캡핑절연막(37)을 형성한다. 이때, 상기 층간절연막(35)으로는 산화막이나 저유전상수 물질을 사용하며 , 캡핑층(37)으로는 산화막을 사용한다.
이어서, 상기 캡핑층(37)상에 트렌치마스크(미도시)를 형성한후 이를 마스크로 포토 및 에치공정을 진행하여 상기 캡핑층(37) 및 층간절연막(35)내에 제1트렌치(39)를 형성한다.
그다음, 도 7에 도시된 바와같이, 상기 트렌치마스크(미도시)를 제거한후 제1트렌치(39)를 포함한 전체 구조의 상면에 배리어금속막, 예를들면 구리시드층 (41)을 증착하고 이어 전기도금법으로 구리층(43)을 증착한다.
이때, 상기 구리층(43)을 형성하기 위한 전기도금공정은, 도 4에 도시된 두껑이 달린 화학용기(chemical bath)(100)내에 반도체 기판(40), 즉 웨이퍼를 담그고 100 내지 600 torr 의 압력을 유지한 상태에서 웨이퍼(40)에 샤워관(shower tube)(미도시)을 연결하여 케미컬이 웨이퍼(40)의 면과 고르게 닿게 한후 전기도금공정을 진행한다.
그다음, 전기도금공정을 진행한후 아닐링 공정시의 온도는 150 내지 380 ℃에서 RTP 아닐링을 실시하고, 아닐링전부터 아닐링이 끝날때까지 Ar 스퍼터링을 진행한다. 이때, Ar 스퍼터링시 가속전압은 100 내지 1 KeV로 조정한다. 그리고, 스퍼터링은 5분 이내로 실시한다.
그다음, 도 8에 도시된 바와같이, 상기 아닐링공정과 스퍼터링공정을 진행한후 상기 구리층(43) 및 구리시드층(41)을 CMP처리하여 구리시드층패턴 (41a) 및 구리층패턴(43a)을 형성한다.
이어서, 도 9에 도시된 바와같이, 전체 구조의 상면에 실리콘질화막으로 구성된 구리배리어유전체막(45)과 제1저유전상수 물질층(47) 및, SiC 또는 SiN으로 구성된 식각정지층(49) 그리고 제2저유전상수 물질층(51), 산화막 또는 질화막으로 구성된 캡핑층(53)을 순차적으로 적층한다.
그다음, 상기 캡핑층(53)에 배선콘택마스크(미도시)을 형성한후 이를 마스크로 상기 층들을 선택적으로 패터닝하여 콘택홀(55)을 형성한다.
이어서, 도 10에 도시된 바와같이, 상기 배선콘택마스크(미도시)를 제거한후 다시 트렌치마스크(미도시)를 형성한다음 이를 마스크로 상기 증착한후 마스크로
구리배리어유전체막(45)과 제1저유전상수 물질층(47) 및, 식각정지층(49) 그리고 제2저유전상수 물질층(51), 캡핑층(53)을 선택적으로 패터닝하여 제2트렌치(57)를 형성한다. 이때, 상기 구리층(43a)의 표면이 노출된다.
그다음, 도 11에 도시된 바와같이, 상기 제2트렌치(57)를 포함한 전체 구조의 상면에 구리시드층(59)과 구리층(61)을 적층한다. 이때, 상기 구리층(61)은 도 8에 도시된 구리층(43)과 동일한 방식인 전기도금방식에 의해 증착한후 아닐링공정을 진행한다.
이어서, 도 12에 도시된 바와같이, 최종적으로 상기 구리층(61)을 CMP처리 하여 구리층패턴(61a)을 형성한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 금속배선 형성방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 의하면, 전기도금방식에 의해 형성된 구리막내부의 피트나 보이드를 제거하므로써 배선저항이나 비어콘택저항이나 비어 콘택 저항이 낮아진다.
또한, 전기도금막 내부의 피트가 제거되므로써 구리 CMP공정시에 개구된 피트 등에 남아 있던 케미칼에 의한 구리배선 부식을 막을 수 있다.
그리고, 피트나 보이드를 제거하므로써 구리배선의 일렉트로미그레이션 (electromigration) 특성을 막을 수 있다.
한편, 구리 아닐링시에 스트레스를 완화시켜 주므로써 비아 수율 감소를 예방한다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (4)

  1. 반도체기판내에 트렌치를 형성하는 단계;
    상기 트렌치내에 배리어금속막을 증착하는 단계;
    저압조건에서 전기도금을 진행하여 구리층을 형성한후 상압에서 발생하는 미세 버블을 기압차에 의해 제거하는 단계;
    상기 전기도금진행후 아닐링을 진행하되, 아닐링진행중에 스퍼터링공정을 병행하여 실시하는 단계; 및
    상기 구리층 및 배리어금속막을 평탄화시키는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 구리배선 형성방법.
  2. 제1항에 있어서, 상기 전기도금단계는,
    전해질용액이 채워진 뚜껑이 있는 캐미컬 용기내에 웨이퍼를 담근후 전기도금전 외압을 100 내지 500 torr 로 유지하는 단계와;
    웨이퍼에 케미칼 샤워를 실시하는 단계;
    전기도금시 외압을 760 torr 로 유지하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 구리배선 형성방법.
  3. 제1항에 있어서, 상기 아닐링전에 Ar 스퍼터링을 실시하는 단계와,
    150 내지 380 ℃ 온도에서 RTP 아닐링을 실시하는 단계와,
    상기 RTP 아닐링시에 Ar 스퍼터링을 병행하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 구리배선 형성방법.
  4. 제1항에 있어서, 상기 Ar 스퍼터링은 100 내지 1keV의 가속전압으로 진행되되, 5분 이내로 진행하는 것을 특징으로하는 반도체소자의 구리배서 형성방법.
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