KR100341482B1 - 구리 배선층의 형성방법 - Google Patents

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Abstract

다층 금속배선 구조에 구리 배선을 적용하는 반도체 장치의 제조 방법이 개시되어 있다. 상기 방법은 구리 배선층의 표면에 저온 플라즈마 처리를 실시하는 단계와, 그 표면이 저온 플라즈마 처리된 상기 구리 배선층의 상부에 절연층을 증착하는 단계와, 결과물에 열처리를 실시하는 단계를 구비한다. 저온 플라즈마 처리에 의해 구리 배선층의 표면 모폴로지의 불량 없이 구리 배선층의 표면에 성장되어 있는 산화막층을 질화시킬 수 있다. 또한, 절연층의 증착 후 실시하는 열처리에 의해 구리 배선층과 절연층 간의 접착력을 향상시킬 수 있다.

Description

구리 배선층의 형성방법{Method for manufacturing copper interconnections}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 다층 금속배선 구조에 구리 배선을 적용하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 각각의 소자를 연결하기 위한 금속배선의 저항 및 배선과 배선 사이의 기생 캐패시턴스의 증가로 인한 속도의 감소가 큰 문제로 대두되고 있다. 특히, 트랜지스터의 디자인 룰이 0.25μm 이하인 반도체 장치에서는 트랜지스터에 의한 속도 지연보다 배선의 RC 지연이 더 크게 작용하여 트랜지스터의 게이트 길이를 줄이더라도 속도의 개선 효과를 기대할 수 없는 수준에 이르렀다. 이에 따라, 이제까지 금속배선 공정은 알루미늄(aluminum; Al)을 스퍼터 (sputter) 방식으로 증착하여 형성하는 것이 그 주류를 이루고 있었으나, 최근에는 배선 저항이 알루미늄에 비하여 약 1/3 정도인 구리(copper; Cu)를 배선으로 사용하기 위한 시도가 많이 진행되고 있다.
한편, 반도체 장치의 배선 구조가 다층화됨에 따라 콘택홀의 어스펙트비 (aspect ratio)가 증가하여 비평탄화, 불량한 단차 도포성(step coverage), 잔류성 금속에 의한 쇼트, 낮은 수율, 및 신뢰성 열화 등과 같은 문제들이 발생하게 된다. 이에 따라, 최근에는 이러한 문제들을 해결하기 위한 새로운 배선 기술로서, 절연층을 식각하여 트렌치를 형성한 후 트렌치를 완전히 매립하도록 금속층을 증착하고 절연층 상의 과도한 금속층을 화학 기계적 연마(chemical mechanical polishing;CMP) 방법으로 제거하여 트렌치의 내부에 금속배선을 형성하는 상감 공정 (damascene process)이 각광받고 있다. 상감 공정에 의하면 절연층 내의 트렌치 영역에 음각으로 금속배선이 형성되며, 주로 라인/스페이스(line and space; L/S) 패턴으로 금속배선을 형성한다. 현재는 비아 홀 또는 콘택홀의 매립과 금속배선을 동시에 형성하는 이중-상감(dual damascene) 공정이 주로 사용되고 있다.
도 1 내지 도 3은 구리 배선과 이중-상감 공정을 적용한 종래의 다층 금속배선 형성방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 그 전면에 절연층이 증착되어 있는 반도체 기판(도시하지 않음)의 상부에 금속, 예컨대 알루미늄, 구리 또는 알루미늄 합금을 증착하고, 이를 사진식각 공정으로 패터닝하여 제1 배선층(10)을 형성한다.
제1 배선층(10)이 형성된 결과물의 상부에 산화막을 증착하여 제1 층간절연층(intermetal dielectric layer; IMD)(12)을 형성한다. 사진식각 공정을 통해 제1 층간절연층(12)을 소정 깊이로 식각하여 트렌치(14)를 형성한다. 계속해서, 사진식각 공정을 통해 트렌치(14)가 형성되어 있는 제1 층간절연층(12)을 식각하여 그 하부의 제1 배선층(10)의 표면을 노출시키는 제1 비아 홀(16)을 형성한다.
결과물의 상부에 제1 구리층(18)을 스퍼터링이나 물리 기상 증착(physical vapor deposition; PVD) 방법에 의해 증착한 후, 전기 도금(electroplating; EP)에 의해 제1 구리층(18) 내의 구리 원자를 이동시켜 트렌치(14)와 제1 비아 홀(16)을 제1 구리층(18)으로 충분히 매립시킨다. 이어서, 화학 기계적 연마(CMP) 방법으로 제1 층간절연층(12)의 표면이 노출될 때까지 제1 구리층(18)을 제거해 낸다. 그 결과, 제1 비아 홀(16)의 내부에는 제1 구리층(18)으로 이루어진 제1 비아 플러그가 형성되고, 트렌치(14)의 내부에는 제1 구리층(18)으로 이루어진 제2 배선층이 형성된다. 일반적으로, 구리는 표면 산화가 쉽게 일어나는 특성과 절연막과의 접착력 (adhesion)이 다소 취약한 특성을 갖는다. 따라서, 상술한 CMP 공정을 진행한 후 제1 구리층(18)의 표면에는 수십 Å 두께의 산화막층(20)이 형성된다.
도 2를 참조하면, 제1 구리층(18)으로 이루어진 제1 비아 플러그와 제2 배선층이 형성된 결과물의 상부에 질화막층(22)을 플라즈마-증진 화학 기상 증착 (plasma-enhanced CVD) 방법으로 증착한다. 질화막층(22)은 후속하는 CMP 공정시 장벽층으로 제공되며, 배선으로부터 구리의 외확산(out-diffusion)을 방지하는 역할을 한다. 이어서, 질화막층(22)의 상부에 산화막을 증착하여 제2 층간절연층(24)을 형성한다.
도 3을 참조하면, 사진식각 공정에 의해 제2 층간절연층(24)을 식각하여 제1 구리층(18)으로 이루어진 제2 배선층의 표면을 노출시키는 제2 비아 홀(26)을 형성한다. 결과물의 상부에 제2 구리층(28)을 증착한 후, CMP 방법으로 장벽층(22)까지 제2 구리층(28)을 제거하여 제2 비아 홀(26)의 내부에 제2 구리층(28)으로 이루어진 제2 비아 플러그를 형성한다.
상술한 종래 방법에 의하면, 제1 구리층의 상부에 질화막층을 증착할 때 이미 제1 구리층의 표면에 수십 Å의 산화막층이 형성되어 있으므로 질화막층과 제1 구리층과의 접착력(adhesion)이 매우 불량해진다. 이에 따라, 제2 비아 홀의 형성을 위한 후속 CMP 공정시 접착 불량 부위, 즉 질화막층과 제1 구리층과의 계면에서질화막층이 리프팅(lifting)되는 문제가 발생한다(도 3 참조).
따라서, 본 발명의 목적은 다층 금속배선 구조에 구리 배선을 적용하는 반도체 장치에 있어서 구리층의 표면 모폴로지의 불량 없이 구리층과 그 상부에 형성되는 절연층과의 접착력을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1 내지 도 3은 종래 방법에 의한 반도체 장치의 다층 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 4 내지 도 10은 본 발명에 의한 반도체 장치의 다층 금속배선 형성방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제1 배선층 102 : 제1 층간절연층
104 : 트렌치 106 : 제1 비아 홀
107 : 제1 장벽 금속층 108 : 제1 구리층
110 : 산화막층 112 : NH3플라즈마 처리된 표면
114 : 장벽층 116 : 열처리된 표면
118 : 제2 층간절연층 120 : 제2 비아 홀
121 : 제2 장벽 금속층 122 : 제2 구리층
상기 목적을 달성하기 위하여 본 발명은, 구리 배선층을 포함한 다층 금속배선 구조를 갖는 반도체 장치의 제조 방법에 있어서, 상기 구리 배선층의 표면에 저온 플라즈마 처리를 실시하는 단계; 그 표면이 저온 플라즈마 처리된 상기 구리 배선층의 상부에 절연층을 증착하는 단계; 그리고 상기 결과물에 열처리를 실시하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 저온 플라즈마 처리는 산소 성분이 포함되지 않은 가스를 사용하여 300℃ 이하의 온도에서 실시하며, 더욱 바람직하게는 암모니아(NH3)를 사용한다.
바람직하게는, 저온 플라즈마 처리 단계와 절연층의 증착 단계를 인-시튜 (in-situ)로 진행한다.
바람직하게는, 열처리는 산소 성분이 적은 가스 분위기에서 진행한다.
바람직하게는, 열처리는 300℃ 이상의 온도에서 진행한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 제1 절연층을 증착하는 단계; 상기 제1 절연층을 식각하여 트렌치를 형성하는 단계; 상기 결과물의 상부에 구리층을 증착하고, 상기 제1 절연층의 레벨까지 상기 구리층을 제거하여 상기 트렌치의 내부에 구리 배선층을 형성하는 단계; 상기 구리 배선층의 표면에 300℃ 이하의 저온 플라즈마 처리를 실시하는 단계; 그 표면이 저온 플라즈마 처리된 상기 구리 배선층의 상부에 장벽층을 증착하는 단계; 상기 결과물에 열처리를 실시하는 단계; 상기 장벽층의 상부에 제2 절연층을 증착하는 단계; 그리고 상기 제2 절연층을 식각하여 상기 구리 배선층의 상부 표면을 노출시키는 비아 홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
본 발명에 의하면, 구리 배선층을 형성한 후 절연층을 증착하기 전에 300℃ 이하의 저온 NH3플라즈마 처리를 진행하여 구리 배선층의 표면 모폴로지의 불량 없이 구리 배선층의 표면에 성장되어 있는 산화막층을 질화시킨다. 이어서, 절연층의 증착 후 열처리를 실시하여 구리 배선층과 절연층 간의 접착력을 향상시킨다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 4 내지 도 10은 본 발명에 의한 반도체 장치의 다층 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 4는 트렌치(104) 및 제1 비아 홀(106)을 형성하는 단계를 도시한다. 트랜지스터나 비트라인, 또는 캐패시터와 같은 전도성 소자들이 형성되어 있는 반도체 기판의 상부에 절연층(도시하지 않음)을 증착하여, 상기 소자들을 제1 배선층으로부터 전기적으로 절연시킨다. 절연층의 상부에 금속(100), 예컨대 알루미늄, 구리 또는 알루미늄 합금을 증착하고 그 상부에 타이타늄(Ti) 또는 타이타늄(Ti)/타이타늄 나이트라이드(TiN)로 이루어진 캡핑층(도시하지 않음)을 증착한다. 사진식각 공정으로 캡핑층 및 금속층을 패터닝하여 상기 소자들에 대한 배선인 제1 배선층(100)을 형성한다.
제1 배선층(100)이 형성된 결과물의 상부에 절연 물질, 예컨대 산화막이나 저유전율 물질을 약 5000∼10000Å의 두께로 증착하여 제1 층간절연층(IMD)(102)을 형성한다. 사진 공정을 통해 제1 층간절연층(102)의 상부에 트렌치 영역을 정의하는 제1 포토레지스트 패턴(도시하지 않음)을 형성한다. 제1 포토레지스트 패턴을 마스크로 이용하여 제1 층간절연층(102)을 약 4000∼5000Å의 깊이로 식각하여 트렌치(140)를 형성한다.
에싱 및 스트립 공정으로 제1 포토레지스트 패턴을 제거한 후, 사진 공정을 통해 제1 층간절연층(102)의 상부에 제1 비아 홀 영역을 정의하는 제2 포토레지스트 패턴(도시하지 않음)을 형성한다. 제2 포토레지스트 패턴을 마스크로 이용하여 제1 층간절연층(102)을 식각하여 제1 배선층(100)의 상부 표면을 노출시키는 제1 비아 홀(106)을 형성한다. 이어서, 에싱 및 스트립 공정으로 제2 포토레지스트 패턴을 제거한다.
도 5는 제1 장벽 금속층(107) 및 제1 구리층(108)을 증착하는 단계를 도시한다. 트렌치(104) 및 제1 비아 홀(106)이 형성된 결과물의 상부에 탄탈륨 나이트라이드(TaN), 티타늄 나이트라이드(TiN), 또는 텅스텐 나이트라이드(WN)를 스퍼터링에 의해 수백 Å의 두께로 증착하여 제1 장벽 금속층(107)을 형성한다.
이어서, 제1 장벽 금속층(107)의 상부에 제1 구리층(108)을 스퍼터링이나 물리 기상 증착(PVD) 방법에 의해 증착한 후, 전기 도금(electroplating; EP)에 의해 제1 구리층(108) 내의 구리 원자를 이동시켜 트렌치(104)와 제1 비아 홀(106)을 제1 구리층(108)으로 충분히 매립시킨다.
도 6은 구리 배선층(108a) 및 제1 구리 플러그(108b)를 형성하는 단계를 도시한다. 화학 기계적 연마(CMP) 방법에 의해 제1 층간절연층(102)의 레벨까지 제1 구리층(108)을 제거해 낸다. 그 결과, 제1 비아 홀(106)의 내부에는 제1 구리 플러 그(108b)가 형성되고, 트렌치(104)의 내부에는 제2 배선으로 제공되는 구리 배선층(108a)이 형성된다. 이때, CMP 방법 대신에 전면 에치백(blanket etch-back) 방법을 사용할 수도 있다.
일반적으로, 구리는 표면 산화가 쉽게 일어나는 특성을 가지므로, 상술한 CMP 공정이 완료된 후 구리 배선층(108a)의 표면에는 수십 Å 두께의 산화막층 (110)이 형성된다.
도 7은 장벽층(114)을 형성하는 단계를 도시한다. 300℃ 이하의 온도에서 NH3플라즈마 처리를 실시하여 구리 배선층(108a)의 표면에 형성되어 있던산화막층(110)을 질화시킨다. 이어서, 그 표면이 NH3플라즈마 처리된 구리 배선층(108a)의 상부에 질화막을 PECVD 방법에 의해 약 700Å의 두께로 증착하여 장벽층(114)을 형성한다. 장벽층(114)은 배선층으로부터 구리의 외확산을 방지하는 역할을 할 뿐만 아니라, 후속하는 CMP 공정시 연마 종료층으로 제공된다.
바람직하게는, NH3플라즈마 처리는 온도가 200℃, 압력이 2Torr, RF 전력이 200W, 질소(N2) 가스의 유속이 1500sccm, 암모니아(NH3) 가스의 유속이 80sccm, 그리고 웨이퍼와 가스 분출용 샤워 헤드 간의 간격이 440mil인 조건에서 진행한다.
또한, 웨이퍼의 이동시 대기중에 노출되어 구리 배선층(108a)의 표면이 재산화되는 것을 방지하기 위하여 NH3플라즈마 처리는 장벽층(114)의 증착과 인-시튜로 진행하는 것이 바람직하다. 예를 들어, PECVD-질화막의 증착 설비가 멀티-챔버로 구성되는 경우, 하나의 챔버에서 NH3플라즈마 처리를 진행한 후 진공 브레이크없이 웨이퍼를 다른 챔버로 이동시켜 질화막의 증착을 진행한다.
본 발명에 의하면, 300℃ 이하의 온도에서 NH3플라즈마 처리를 실시하기 때문에 NH3플라즈마 처리가 진행되는 동안 구리의 이동이나 구리층 표면의 산화가 진행되지 않는다. 따라서, NH3플라즈마 처리 시간이 길어져도 구리 배선층(108a) 표면의 모폴로지 불량이 발생하지 않는다.
도 7에서, 참조 부호 114는 NH3플라즈마 처리된 구리 배선층의 표면을 나타낸다.
도 8은 열처리를 실시하는 단계를 도시한다. 상술한 바와 같이 장벽층(114)을 증착한 후, 300℃ 이상의 온도, 더욱 바람직하게는 400℃의 온도에서 열처리를 실시한다. 이때, 열처리가 진행되는 동안 장벽층(114)을 통해 구리 배선층(108a)의 표면이 재산화되는 것을 방지하기 위하여, 열처리는 산소 성분이 적은 가스 분위기, 바람직하게는 질소(N2) 분위기에서 진행한다.
본 발명에 의하면, 장벽층(114)의 증착 전에 저온 NH3플라즈마 처리를 실시하여 구리 배선층(108a)의 표면 모폴로지의 불량 없이 구리 배선층(108a)의 표면에 형성되어 있던 산화막층을 질화시키고, 장벽층(114)을 증착한 후 열처리를 실시하여 구리 배선층(108a)과 장벽층(114)과의 계면 반응을 유발함으로써, 구리 배선층(108a)과 장벽층(114)과의 접착력을 향상시킨다.
도 8에서, 참조 부호 116은 구리 배선층의 열처리된 표면을 나타낸다.
도 9는 제2 층간절연층(118)및 제2 비아 홀(120)을 형성하는 단계를 도시한다. 상술한 열처리가 완료된 후, 장벽층(114)의 상부에 절연 물질, 예컨대 테트라에틸오소실리케이트(TEOS)를 PECVD 방법에 의해 약 5000∼10000Å의 두께로 증착하여 제2 층간절연층(118)을 형성한다. 이어서, 사진 공정을 통해 제2 층간절연층 (118)의 상부에 제2 비아 홀 영역을 정의하는 제3 포토레지스트 패턴(도시하지 않음)을 형성한다. 제3 포토레지스트 패턴을 마스크로 이용하여 제2 층간절연층(118)을 식각하여 구리 배선층(108a)의 상부 표면을 노출시키는 제2 비아 홀(120)을 형성한다.
도 10은 제2 구리 플러그(122)를 형성하는 단계를 도시한다. 에싱 및 스트립 공정으로 제3 포토레지스트 패턴을 제거한 후, 결과물의 상부에 탄탈륨 나이트라이드(TaN), 티타늄 나이트라이드(TiN), 또는 텅스텐 나이트라이드(WN)를 스퍼터링에 의해 수백 Å의 두께로 증착하여 제2 장벽 금속층(121)을 형성한다. 제2 장벽 금속층(121)의 상부에 제2 구리층(122)을 스퍼터링이나 물리 기상 증착(PVD) 방법에 의해 증착한 후, 전기 도금에 의해 제2 구리층 내의 구리 원자를 이동시켜 제2 비아 홀(120)을 제2 구리층(108)으로 충분히 매립시킨다.
이어서, CMP 방법으로 장벽층(114)까지 제2 구리층(108)을 제거하여 제2 비아 홀(120)의 내부에 제2 구리 플러그(108)를 형성한다.
상술한 실시예는 이중-상감 공정으로 제1 구리 플러그와 구리 배선층을 형성한 후 단일-상감 공정으로 제2 구리 플러그를 형성하는 다층 금속배선의 제조 방법을 예시하고 있으나, 제1 구리 플러그와 구리 배선층을 단일-상감 공정으로 형성할 때에도 본 발명을 적용할 수 있음은 명백하다. 또한, 구리 배선층을 제1 배선으로 사용하는 경우에도 본 발명을 적용할 수 있다.
본 발명에 따르면, 질화막층의 증착 전에 실시하는 약 200℃의 NH3플라즈마 처리에 의해 구리 배선층의 표면 모폴로지의 불량 없이 구리 배선층의 표면에 형성되어 있던 산화막층이 질화된다. 그리고, 질화막층의 증착 후에 실시하는 열처리에 의해 구리 배선층과 질화막층과의 접착력이 향상되어, 질화막층과 구리 배선층과의계면에서 질화막층이 리프팅되는 문제가 발생하지 않는다.
상술한 바와 같이 본 발명에 의하면, 구리 배선층을 형성한 후 절연층을 증착하기 전에 300℃ 이하의 저온 NH3플라즈마 처리를 진행하여 구리 배선층의 표면 모폴로지의 불량 없이 구리 배선층의 표면에 성장되어 있는 산화막층을 질화시킨다. 이어서, 절연층의 증착 후 열처리를 실시하여 구리 배선층과 절연층 간의 접착력을 향상시킨다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 구리 배선층을 포함한 다층 금속배선 구조를 갖는 반도체 장치의 제조 방법에 있어서,
    상기 구리 배선층 표면을 NH3저온 플라즈마즈마 처리하는 단계;
    표면이 NH3저온 플라즈마 처리된 상기 구리 배선층의 상부에 상기 배선층으로부터 구리의 외확산을 방지하는 장벽층을 형성하는 단계; 및
    열처리하여 상기 구리배선층과 장벽층과의 접착력을 향상시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 NH3저온 플라즈마 처리는 300℃ 이하의 온도에서 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 삭제
  4. 제1항에 있어서, 상기 NH3저온 플라즈마 처리 단계와 상기 장벽층 형성 단계를 인-시튜로 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 열처리는 상기 구리배선층이 재산화되지 않을 정도로 산소 성분이 적은 가스 분위기에서 300℃ 이상의 온도로 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 삭제
  7. 제1항에 있어서, 상기 장벽층은 PECVD-질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 기판의 상부에 제1 절연층을 증착하는 단계;
    상기 제1 절연층을 식각하여 트렌치를 형성하는 단계;
    상기 결과물의 상부에 구리층을 증착하고, 상기 제1 절연층의 레벨까지 상기 구리층을 제거하여 상기 트렌치의 내부에 구리 배선층을 형성하는 단계;
    상기 구리 배선층의 표면에 300℃ 이하의 온도에서 NH3플라즈마 처리를 실시하는 단계;
    그 표면이 NH3저온 플라즈마 처리된 상기 구리 배선층의 상부에 장벽층을 형성하는 단계;
    상기 결과물에 열처리를 실시하는 단계;
    상기 장벽층의 상부에 제2 절연층을 증착하는 단계; 그리고
    상기 제2 절연층을 식각하여 상기 구리 배선층의 상부 표면을 노출시키는 비아 홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 삭제
  10. 삭제
  11. 제8항에 있어서, 상기 NH3저온 플라즈마 처리 단계와 상기 장벽층의 증착 단계를 인-시튜로 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제8항에 있어서, 상기 장벽층은 PECVD-질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제8항에 있어서, 상기 열처리는 산소 성분이 적은 가스 분위기에서 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제8항에 있어서, 상기 열처리는 300℃ 이상의 온도에서 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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