KR20060118257A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 화학기상증착방식으로 고분자 화합물을 증착하여 라이너 절연막을 형성하는 단계와, 상기 라이너 절연막 내의 불순물을 제거하는 단계와, 상기 라이너 절연막상에 유기 폴리미드막을 형성하는 단계와, 열처리 공정으로 상기 유기 폴리미드막 내의 불순물을 제거하고 상기 유기 폴리미드막을 평탄화시키기는 단계를 이용하여 금속 배선간 절연막을 형성하는 기술이다.
이와 같은 본 발명을 이용하면, 금속 배선간 절연막의 유전율을 낮출 수 있으므로 금속 배선의 시그널 딜레이(signal delay) 문제 및 금속 배선간 크로스 토크(cross-talk) 문제를 해결할 수 있다.
고분자 화합물, 라이너 절연막, 유기 폴리미드막

Description

반도체 소자의 제조방법{Method for fabricating semiconductor device}
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 제조공정 단면도
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 층간 절연막
12 : 하부 배선 13 : 라이너 절연막
14 : 유기 폴리미드막 15 : 반사방지막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 금속 배선의 시그널 딜레이(signal delay) 문제 및 금속 배선간 크로스 토크(cross-talk) 문제를 해결하기 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 선폭이 미세화되고 집적도가 증가함에 따라 금속 배선의 스피 드(speed) 향상을 위하여 TLM(Three Layer Metal) 프로세스(process) 도입 등의 다양한 방법이 모색 중에 있다.
디자인 룰(Design rule)이 축소되고 금속 배선간 폭(width)이 점차 감소되는 상황에서 금속 배선간 절연막으로 종전의 IMD(Inter Metal Dielectric)막인 SiO2막을 사용할 경우, SiO2막은 4.5 이상의 유전상수(k)를 가지므로 금속 배선으로 높은 전도성을 갖는 금속을 적용하더라도 금속 배선의 시그널 딜레이(signal delay) 및 금속 배선간 크로스토크(cross-talk) 등의 문제가 발생되어 소자의 스피드(speed)가 저하되고 EM(Electro Migration) 신뢰성이 열화되게 된다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 금속 배선의 시그널 딜레이(signal delay)를 줄이기 위한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 금속배선간 크로스토크를 감소시키는 있다.
본 발명의 또 다른 목적은 소자의 스피드 및 EM 신뢰성을 향상시키는데 있다.
본 발명에 따른 반도체 소자의 제조방법은 하부 배선이 형성된 반도체 기판 을 제공하는 단계와, 상기 반도체 기판 전면에 화학기상증착방식으로 고분자 화합물을 증착하여 라이너 절연막을 형성하는 단계와, 상기 라이너 절연막 내의 불순물을 제거하는 단계와, 상기 라이너 절연막상에 유기 폴리미드막을 형성하는 단계와, 열처리 공정으로 상기 유기 폴리미드막 내의 불순물을 제거하고 상기 유기 폴리미드막을 평탄화시키기는 단계와, 상부 배선을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 제조공정 단면도이다.
본 발명에 따른 반도체 소자 제조를 위해서는 먼저, 도 1a에 도시하는 바와 같이 반도체 기판(10)상에 하부 배선(12)을 포함하는 층간 절연막(11)을 형성한다.
즉, 반도체 기판(10)상에 층간절연막(11)을 형성하고, 다마신 구조 구현을 위하여 사진 식각 공정으로 상기 층간 절연막(11)을 일정 깊이 식각하여 트렌치를 형성한 다음 상기 트렌치 하부의 층간 절연막(11)을 식각하여 반도체 기판(10)을 노출하는 콘택홀을 형성하여 상기 트렌치와 콘택홀이 중첩된 듀얼 다마신 구조의 트렌치를 형성한다.
이어, 상기 듀얼 다마신 구조의 트렌치 표면상에 배리어 금속막(미도시)을 형성하고, CVD(Chemical Vapor Deposition) 방법을 이용하여 상기 듀얼 다마신 구조의 트렌치가 완전히 매립되도록 3000Å 두께로 매립 금속막을 증착한 후, 상기 층간절연막(11)이 노출되도록 상기 매립 금속막을 CMP(Chemical Mechanical Polishing)하여 상기 듀얼 다마신 구조의 트렌치내에 하부 배선(12)을 형성한다.
상기 층간절연막(11)으로는 저유전 상수를 갖는 절연막을 증착하여 형성하되, 열적 손상(thermal damage)을 방지하기 위하여 저온 증착이 가능한 PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 공정을 이용하여 낮은 유전율을 갖는 HDP CVD(High Density Plasma Chemical Vapor Deposition) 절연막을 증착하여 형성한다.
상기 배리어 금속막은 PVD(Physical Vapor Deposition) 또는 CVD 방식으로 Ti막과 TiN막을 차례로 증착하여 형성하고, 상기 매립 금속막은 텅스텐(W), 티타늄 실리사이드(TiSix), 티타늄 질화막(TiN), 구리(Cu), 알루미늄(Al) 중 어느 하나를 CVD 방식으로 증착하여 형성한다.
상기 매립 금속막 CMP 공정을 상기 층간 절연막(11)이 노출되도록 진행하되, 평탄도를 고려하여 잔류 층간 절연막(11)의 잔류 두께를 설정한 상태에서 CMP 공정을 진행하는 것이 바람직하다.
그런 다음, 상기 하부 배선(12)과 이후에 형성하는 유기 폴리미드막간의 접착력을 향상시키기 위하여 상기 하부 배선(12)을 포함한 전면에 CVD 공정을 이용하 여 저유전율을 갖는 고분자 화합물을 500~1500Å의 두께로 증착하여 라이너 절연막(13)을 형성한다.
DOM(Direct On Metal) 구조 즉, 금속막 상부에 유기 폴리미드(polymide)막을 바로 증착할 경우 이후 열처리 공정시 유기 폴리미드막과 금속막간 스트레스(stress) 차이로 인하여 금속막에 크랙(crack)이 유발되게 되고, 유기 폴리미드와 금속막의 집적 접촉으로 인하여 금속막에 부식(corrosion)이 발생되는 문제가 발생되게 된다.
이에, 본 발명에서는 유기 폴리미드막을 형성하기 전에 하부 배선(12)의 크랙 및 부식을 방지하기 위하여 저유전율을 갖는 고분자 화합물을 이용하여 라이너 절연막(13)을 형성한다.
상기 라이너 절연막(13)으로는 SiOC, 파릴렌(parylene), SiLK 중 어느 하나를 사용한다. 특히, SiOC는 유기물과 무기물이 혼합되어 있는 유무기 혼성 저유전체로서, 금속막과의 접착력이 우수하고 열적 안정성이 좋은 특징을 갖는다.
상기 라이너 절연막(13)으로 SiOC를 적용하는 경우, 베이스 가스(base gas)로는 BTMSM(BisTriMethlSilyMethane)과 산소 가스(O2)를, 캐리어 가스(carrier gas)는 아르곤(argon) 가스를 사용하며, 공정 온도는 300~400℃, 압력은 6~10Torr가 되도록 한다.
그런 다음, 도 1b에 도시하는 바와 같이 후속 열처리 공정에서 라이너 절연막(13)의 산화로 인한 유전율 상승을 방지하기 위하여 수소 플라즈마 처리(H2 plasma treatment) 공정을 실시하여 라이너 절연막(13)에 포함되어 있는 탄소 성분을 제거한다.
상기 수소 플라즈마 처리 공정은 상기 라이너 절연막(13) 형성에 사용된 동일 챔버(chamber)내에서 실시하는 것이 바람직하다.
이상의 수소 플라즈마 처리 공정에 의해 상기 라이너 절연막(13)은 최종적으로 2.3 ~2.5의 낮은 유전 상수를 유지할 수 있게 된다.
이어, 도 1c에 도시하는 바와 같이 스핀 코팅(spin coating) 방식으로 유기 폴리미드(organic polymide)막(14)을 3000~4000Å의 두께로 형성한다.
상기 유기 폴리미드막(14)의 스핀 코팅시 코팅 균일도(coating uniformity)를 고려하여 반도체 기판(10)의 회전 속도 즉, 메인 RPM을 3500~4000rpm이 되도록 한다.
그런 다음, 상기 유기 폴리미드막(14)의 밀도(density)를 향상시키기 위하여 베이킹(backing) 공정을 실시한다. 상기 베이킹 공정은 상기 유기 폴리미드막(14) 증착 장비 내에서 인시튜(in situ)로 실시하는 것이 바람직하고, 온도를 50℃, 100℃, 150℃로 점차적으로 올려가면서 실시한다.
그런 다음, 도 1d에 도시하는 바와 같이 상기 유기 폴리미드막(14) 내의 탄소 및 산소 등의 불순물을 제거하기 위하여 350~400℃의 질소 가스(N2) 분위기에서 약 30분 정도 열처리 공정을 실시하여 유기 폴리미드막(14)내의 불순물을 아웃개싱(out gassing)시킨다.
상기 열처리 공정에 의하여 유기 폴리미드막(14)내의 불순물이 제거될 뿐만 아니라, 유기 폴리미드막(14)이 플로우잉(flowing)되어 셀 영역과 페리 영역간의 단차를 해소할 수 있어 평탄도가 증가되게 된다.
이로써, 라이너 절연막(13)과 유기 폴리미드막(14)으로 구성되는 2.5 이하의 낮은 유전율을 갖는 배선간 절연막이 형성되게 된다.
기존에 배선간 절연막은 4.5 이상의 높은 유전율을 가지나, 본 발명에 의한 금속 배선간 절연막의 유전율은 2. 5 이하로 낮은 유전율을 가지므로 금속 배선간 커패시턴스를 효과적으로 낮출 수 있다. 따라서, 금속배선의 시그널 딜레이 및 금속 배선간 크로스 토크를 방지할 수 있다.
그런 다음, 후속으로 진행될 콘택홀 형성을 위한 마스크 노광 작업의 반사도 조절을 위하여 도 1e에 도시하는 바와 같이 PECVD 공정으로 실리콘 질화막을 증착하여 반사방지막(15)을 형성한다.
상기 실리콘 질화막 증착시 온도는 350~400℃로 설정하고, 실리콘 질화막 증착 두께는 500~1000Å이 되도록 한다.
이어, 도면에는 도시하지 않았지만, 상부 배선과의 연결을 위하여 사진 및 식각 공정으로 상기 반사방지막(15)과 유기 폴리미드막(14)과 라이너 절연막(13)을 식각하여 상기 하부 배선(12)을 노출하는 콘택홀을 형성하고, 상기 콘택홀내에 금속막을 매립하여 플러그를 형성한다.
이어, 상부 배선용 금속막을 증착하고 상기 플러그를 포함하는 영역상에 남도록 상부 배선용 금속막을 패터닝하여 상부 배선을 형성한다.
이상으로 본 발명의 실시예에 따른 반도체 소자 제조를 완료한다.
전술한 실시예에서는 하부 배선이 다마신 구조를 갖는 경우에 대하여 언급하였으나, 도 2에 도시된 RIE 구조와 같이 하부 배선이 단차를 갖는 경우에도 적용 가능하다.
RIE 구조에서 상기 라이너 절연막(13)은 하부 배선(12)의 측벽을 보호하는 라이너 역할을 하며, 유기 폴리미드막 증착 및 열처리 공정시 하부 배선의 탑(top) 또는 버텀(bottom) 에지에서 발생되는 크랙(crack)을 방지함과 동시에 부식(corrosion)을 방지하는 역할을 한다.
위의 실시예에서는 본 발명을 DLM(Double Layer Metal) 구조에 적용한 경우에 대해서만 언급하였으나, TLM(Three Layer Metal) 구조 또는 TLM 이상의 구조에도 적용 가능함을 밝혀둔다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 금속 배선간 절연막의 유전율을 낮출 수 있으므로 금속 배선의 시그널 딜레이(signal delay)를 줄일 수 있다.
둘째, 금속 배선간 절연막의 유전율을 낮출 수 있으므로 금속배선간 크로스토크를 줄일 수 있다.
셋째, 금속 배선의 시그널 딜레이 및 크로스토크를 줄일 수 있으므로 소자의 스피드 및 EM 신뢰성을 향상시킬 수 있다.
넷째, 라이너 절연막을 형성하여 금속 배선과 유기 폴리미드막간의 접착력을 향상시킬 수 있다.
다섯째, 라이너 절연막을 형성하여 금속 배선과 절연막간의 스트레스 차이로 인한 금속 배선의 크랙 및 부식을 방지할 수 있다.

Claims (14)

  1. 하부 배선이 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 전면에 화학기상증착방식으로 일정치 이하의 유전율을 갖는 고분자 화합물을 증착하여 라이너 절연막을 형성하는 단계;
    상기 라이너 절연막 내의 불순물을 제거하는 단계;
    상기 라이너 절연막상에 유기 폴리미드막을 형성하는 단계;
    열처리 공정으로 상기 유기 폴리미드막 내의 불순물을 제거하고 상기 유기 폴리미드막을 평탄화시키기는 단계;및
    상부 배선을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 고분자 화합물은 SiOC, 파릴렌(parylene), SiLK 중 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 라이너 절연막을 500~1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2항에 있어서,
    상기 고분자 화합물로 SiOC를 이용하는 경우 베이스 가스로 BTMST(BisTriMethylSilyMethane)과 산소 가스(O2)를 사용하고, 캐리어 가스로 아르곤(Ar) 가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 2항에 있어서,
    상기 화학기상증착 고분자 화합물로 SiOC를 이용하는 경우 온도는 300~400℃, 압력은 6~10Torr로 설정하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1항에 있어서,
    상기 라이너 절연막 내의 불순물을 제거하는 단계는 수소 플라즈마 처리하여 라이너 절연막 내의 불순물을 제거하는 단계임을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1항에 있어서,
    상기 유기 폴리미드막을 3000~4000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1항에 있어서,
    상기 유기 폴리미드막을 스핀 코팅 공정을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8항에 있어서,
    상기 스핀 코팅 공정시 반도체 기판의 회전 속도가 3500~4000rpm이 되도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1항에 있어서,
    상기 유기 폴리미드막을 형성한 후에 베이크 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 1항에 있어서,
    상기 열처리 공정을 350~400℃에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 1항에 있어서,
    상기 열처리 공정 이후에 상기 유기 폴리미드막상에 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 12항에 있어서,
    상기 반사방지막을 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13항에 있어서,
    상기 실리콘 질화막의 두께는 500~1000Å이고, 실리콘 질화막의 형성 온도는 350~400℃인 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11901220B2 (en) * 2019-12-20 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Bilayer seal material for air gaps in semiconductor devices

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