KR20020078368A - 무기 저유전막을 이용한 반도체 장치의 제조 방법 - Google Patents
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Abstract
무기 저유전막을 이용한 반도체 장치의 제조 방법이 개시되어 있다. 하부 구리배선이 형성되어 있는 반도체 기판의 상부에 무기 저유전막을 형성한다. 무기 저유전막의 표면을 플라즈마 처리한다. 사진식각 공정에 의해 무기 저유전막을 식각하여 홀을 형성한다. 결과물의 상부에 구리층을 증착하고 무기 저유전막까지 구리층을 화학 기계적 연마에 의해 제거한다. 무기 저유전막의 표면이 플라즈마 처리에 의해 전형적인 산화막 특성을 갖게 되므로, 후속하는 화학 기계적 연마시 무기 저유전막에 크랙이 발생하지 않는다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 무기 저유전율의 절연막(low dielectric constant insulator; 이하 "무기 저유전막"이라 한다)을 이용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 각각의 소자를 연결하기 위한 금속배선의 저항 및 배선과 배선 사이의 기생 캐패시턴스의 증가로 인한 속도의 감소가 큰 문제로 대두되고 있다. 특히, 트랜지스터의 디자인 룰이 0.25μm 이하인 반도체 장치에서는 트랜지스터에 의한 속도 지연보다 배선의 RC 지연이 더 크게 작용하여 트랜지스터의 게이트 길이를 줄이더라도 속도의 개선 효과를 기대할 수 없는 수준에 이르렀다. 이에 따라, 이제까지 금속배선 공정은 알루미늄(aluminum; Al)을 스퍼터(sputter) 방식으로 증착하여 형성하는 것이 그 주류를 이루고 있었으나, 최근에는 배선 저항이 알루미늄에 비하여 약 1/3 정도인 구리(copper; Cu)를 배선으로 사용하기 위한 시도가 많이 진행되고 있다. 그러나, 구리 배선을 사용하는 것만으로는 효과적인 RC 지연의 감소를 기대하기 어려우므로, 구리 배선을 사용할 경우 기생 캐패시턴스를 감소시키기 위하여 저 유전율(dielectric constant; κ)을 갖는 절연막을 층간 절연층(intermetal dielectric layer; IMD)에 적용하는 방법이 개발되고 있다.
한편, 반도체 장치의 배선 구조가 다층화됨에 따라 콘택홀의 어스펙트비(aspect ratio)가 증가하여 비평탄화, 불량한 단차 도포성(step coverage), 잔류성 금속에 의한 쇼트, 낮은 수율, 및 신뢰성의 열화 등과 같은 문제들이 발생하게 된다. 이에 따라, 최근에는 이러한 문제들을 해결하기 위한 새로운 배선 기술로서, 절연층을 식각하여 트렌치를 형성한 후 트렌치를 완전히 매립하도록 금속층을 증착하고 절연층 상의 과도한 금속층을 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 제거하여 트렌치의 내부에 금속배선을 형성하는 상감 공정이 각광받고 있다. 따라서, 상감 공정에 의하면 절연층 내의 트렌치 영역에 금속 배선이 음각으로 형성되며, 주로 라인/스페이스(line and space) 패턴으로 금속배선을 형성하고 있다. 현재는 비아 홀 또는 콘택홀의 매립과 금속배선을 동시에 형성하는 이중-상감 공정이 주로 사용되고 있다.
도 1은 무기 저유전막을 이용한 이중-상감 공정을 적용한 종래의 다층 금속배선의 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 제1 구리 배선층(10)의 상부에 무기 저유전막을 스핀-온 글라스(spin on glass; SOG) 방식으로 도포하여 하부 층간절연층(12)을 형성한다. 하부 층간절연층(12)의 상부에 제1 질화막층(14)을 증착한 후, 사진식각 공정으로 비아가 형성되어질 영역의 제1 질화막층(14)을 식각해 낸다. 결과물의 상부에 무기 저유전막을 스핀-온 글라스 방식으로 도포하여 상부 층간절연층(16)을 형성한다. 상부 층간절연층(16)의 상부에 제2 질화막층(18)을 증착한다. 이때, 제2 질화막층(18)은 후속하는 제2 구리층의 화학 기계적 연마 공정시 연마 저지층으로작용한다.
이어서, 사진식각 공정을 통해 상부 층간절연층(16)을 제1 질화막층(14)에 대해 고선택적 식각하여 트렌치(20)를 형성한다. 계속해서, 제1 질화막층(14)을 식각 마스크로 이용하여 하부 층간절연층(12)을 식각함으로써 제1 구리층(10)의 표면을 노출시키는 비아 홀(22)을 형성한다. 결과물의 상부에 제2 구리층(24)을 증착한 후, 화학 기계적 연마 공정에 의해 제2 질화막층(18)의 표면까지 제2 구리층(24)을 제거한다. 그 결과, 트렌치(20) 영역의 제2 구리층은 배선층으로 제공되고 비아 홀(22) 영역의 제2 구리층은 비아 플러그로 제공된다.
상술한 종래 방법에 의하면, 제2 구리층의 화학 기계적 연마 공정시 과도 연마에 의해 무기 저유전막도 소정량 연마된다. 통상적으로 무기 저유전막은 화학 기계적 연마에 대한 제거율이 높을 뿐만 아니라, 화학 기계적 연마의 진행시 무기 저유전막의 전면에 크랙이 발생하게 된다. 따라서, 이를 방지하기 위해 무기 저유전막의 상부에 질화막 계열의 연마 저지층을 형성하게 되는데, 이 경우 고유전율의 질화막이 층간절연층으로 사용되기 때문에 구리 배선들 간의 기생 캐패시턴스가 증가하게 된다.
따라서, 본 발명의 목적은 무기 저유전막에 크랙이 발생하는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1은 무기 저유전막을 이용한 이중-상감 공정을 적용한 종래의 다층 금속배선의 형성방법을 설명하기 위한 단면도들이다.
도 2 내지 도 5는 본 발명의 일 실시예에 의한 무기 저유전막을 적용한 층간절연층의 평탄화 방법을 설명하기 위한 단면도들이다.
도 6 내지 도 8은 본 발명의 다른 실시예에 의한 무기 저유전막을 이용한 이중-상감 공정을 적용한 다층 금속배선의 형성방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 절연층102 : 금속 패턴
104 : 무기 저유전막106 : 플라즈마 처리된 무기 저유전막
108 : 캡핑 산화막층200 : 제1 구리배선
202 : 하부 층간절연층204 : 식각 저지층
206 : 무기 저유전막208 : 플라즈마 처리된 무기 저유전막
210 : 트렌치212 : 비아 홀
214 : 구리층
상기 목적을 달성하기 위하여 본 발명은, 하부 구리배선이 형성되어 있는 반도체 기판의 상부에 무기 저유전막을 형성하는 단계; 상기 무기 저유전막의 표면을 플라즈마 처리하는 단계; 사진식각 공정에 의해 상기 무기 저유전막을 식각하여 홀을 형성하는 단계; 상기 결과물의 상부에 구리층을 증착하는 단계; 그리고 상기 무기 저유전막까지 상기 구리층을 화학 기계적 연마에 의해 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 무기 저유전막의 표면을 플라즈마 처리하는 단계는 150℃ 이상의 온도에서 산소(O2) 또는 오존(O3) 플라즈마를 이용하여 진행한다.
바람직하게는, 플라즈마 처리하는 무기 저유전막의 표면은 500∼5000Å의 깊이이다.
본 발명의 바람직한 실시예에 의하면, 구리 배선들 간의 층간절연층으로 무기 저유전막을 도포한 후 무기 저유전막의 표면을 플라즈마 처리하여 전형적인 산화막과 같은 특성을 갖게 한다. 따라서, 후속하는 구리층의 화학 기계적 연마 공정시 무기 저유전막에 크랙이 발생하지 않으므로, 무기 저유전막의 상부에 연마 저지층으로 작용하는 질화막 계열의 고유전율 절연막을 증착하는 공정을 생략할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2 내지 도 5는 본 발명의 일 실시예에 의한 무기 저유전막을 적용한 층간절연층의 평탄화 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 절연층(100)이 증착되어 있는 반도체 기판의 상부에 제1 금속 패턴(102)을 형성한다. 제1 금속 패턴(102)의 상부에 층간절연층으로서 무기 저유전막(104), 예컨대 스핀-온 글라스(SOG) 방식으로 도포되는 유동성 산화막(Flowable oxide; FOx)이나 XQL 등을 형성한다.
도 3을 참조하면, 무기 저유전막(104)의 표면을 플라즈마 처리하여 무기 저유전막(104)의 표면이 전형적인 산화막 특성을 갖게 한다. 여기서, 참조 부호 106은 플라즈마 처리된 무기 저유전막을 나타낸다.
바람직하게는, 150℃ 이상의 온도에서 산소(O2) 또는 오존(O3) 플라즈마 처리를 수행하며, 무기 저유전막(104) 표면의 약 500∼5000Å의 깊이까지 플라즈마 처리를 진행한다.
이와 같이 무기 저유전막을 플라즈마 처리하면 후속하는 산화막의 화학 기계적 연마시 막의 수화(hydration)를 방해하는 Si-H 또는 Si-O 결합이 화학 반응에 의해 파괴되어 Si-OH 결합으로 변환되므로 무기 저유전막(106)의 화학 기계적 연마 특성이 향상된다.
도 4를 참조하면, 플라즈마 처리된 무기 저유전막(106)을 화학 기계적 연마에 의해 평탄화시킨다. 종래에는 무기 저유전막의 화학 기계적 연마 특성이 나쁘기 때문에, 무기 저유전막의 상부에 통상의 산화막을 적층하여 층간절연층을 형성한 후 화학 기계적 연마를 수행하였다. 따라서, 화학 기계적 연마 공정으로 제거해야하는 양이 증가하게 되어 원가 상승 및 공정 쓰루픗이 저하되었다.
이에 반하여, 본 발명은 플라즈마 처리된 무기 저유전막(106)이 화학 기계적 연마 특성이 좋은 산화막으로 변화되었기 때문에 무기 저유전막만으로 층간절연층을 형성할 수 있다. 일반적으로 SOG 방식으로 도포되는 무기 저유전막은 유동성 특성으로 인하여 화학 기계적 연마 전의 초기 단차가 적다. 따라서, 본 발명에서와 같이 무기 저유전막만으로 층간절연층을 형성한 후 화학 기계적 연마를 진행하면, 화학 기계적 연마로 제거해야 하는 양이 감소하게 되어 원가 저하 및 공정 쓰루풋을 향상시킬 수 있다.
도 5를 참조하면, 평탄화된 무기 저유전막(106)의 상부에 스크래치를 방지하기 위한 캡핑 산화막층(108)을 형성한다. 이어서, 도시하지는 않았으나 캡핑 산화막층(108)의 상부에 제2 금속 패턴을 형성한다.
상술한 본 발명의 일 실시예에 의하면, 무기 저유전막을 플라즈마 처리한 후 산화막의 화학 기계적 연마를 수행한다. 플라즈마 처리된 무기 저유전막이 전형적인 산화막 특성을 갖게 되므로, 화학 기계적 연마의 진행시 크랙이 전혀 발생하지 않고 평탄화가 이루어진다. 따라서, 층간절연층을 무기 저유전막만으로 형성할 수 있어 공정 쓰루풋을 향상시킬 수 있다.
도 6 내지 도 8은 본 발명의 다른 실시예에 의한 무기 저유전막을 이용한 이중-상감 공정을 적용한 다층 금속배선의 형성방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 트랜지스터나 비트라인, 또는 캐패시터의 플레이트 전극과같은 전도성 소자들이 형성되어 있는 반도체 기판의 상부에 절연층(도시하지 않음)을 증착하여, 상기 소자들을 하부 배선층으로부터 전기적으로 절연시킨다. 절연층의 상부에 구리를 스퍼터링이나 물리 기상 증착(physical vapor deposition; PVD) 방법과 전기 도금(electroplating)을 연속적으로 진행하여 증착함으로써, 상기 소자들에 대한 배선인 제1 구리배선(200)을 형성한다.
제1 구리배선(200)이 형성된 결과물의 상부에 스핀-온 글라스(SOG) 방식을 통해 제1 무기 저유전막을 도포하여 하부 층간절연층(202)을 형성한다.
하부 층간절연층(202)의 상부에 질화막을 증착하여 식각 저지층(204)을 형성한 후, 사진식각 공정으로 비아가 형성되어질 영역의 식각 저지층(204)을 제거한다. 결과물의 상부에 상부 층간절연층으로서 제2 무기 저유전막(206)을 스핀-온 글라스 방식으로 도포한 후, 제2 무기 저유전막(206)의 표면을 150℃ 이상의 온도에서 산소(O2) 또는 오존(O3) 플라즈마 처리한다. 여기서, 참조 부호 208은 플라즈마 처리된 무기 저유전막을 나타낸다.
도 7을 참조하면, 사진 공정을 통해 상부 층간절연층(206, 208)의 상부에 트렌치 영역을 정의하는 제1 포토레지스트 패턴(도시하지 않음)을 형성한다. 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상부 층간절연층(206, 208)을 식각 저지층(204)에 대해 고선택적 식각하여 트렌치(210)를 형성한다.
에싱 및 스트립 공정으로 제1 포토레지스트 패턴을 제거한 후, 사진 공정을 통해 상부 층간절연층(206, 208)의 상부에 비아 홀 영역을 정의하는 제2 포토레지스트 패턴(도시하지 않음)을 형성한다. 제2 포토레지스트 패턴을 식각 마스크로 이용하여 하부 층간절연층(202)을 식각함으로써 제1 구리배선(200)의 표면을 노출시키는 비아 홀(212)을 형성한다. 이어서, 에싱 및 스트립 공정으로 제2 포토레지스트 패턴을 제거한다.
도 8을 참조하면, 결과물의 상부에 구리층(214)을 스퍼터링 또는 물리 기상 증착 방법에 의해 증착한 후 전기 도금에 의해 구리층(214) 내의 구리 원자를 이동시켜 트렌치(210)와 비아 홀(212)을 구리층(214)으로 충분히 매립시킨다. 이어서, 화학 기계적 연마 공정에 의해 상부 층간절연층, 즉 플라즈마 처리된 제2 무기 저유전막(208)의 표면까지 구리층(214)을 제거한다. 그 결과, 트렌치(210) 내의 제2 구리층은 제2 구리배선으로 제공되고, 비아 홀(212) 내의 제2 구리층은 비아 플러그로 제공된다.
상술한 본 발명의 다른 실시예에 의하면, 무기 저유전막을 플라즈마 처리한 후 구리층의 화학 기계적 연마를 수행한다. 구리층의 화학 기계적 연마시 과도 연마를 진행하여 무기 저유전막까지 소량 연마되더라도 플라즈마 처리된 무기 저유전막은 전형적인 산화막 특성을 갖게 되므로 크랙이 발생하지 않는다. 따라서, 무기 저유전막의 상부에 연마 저지층으로 작용하는 질화막 계열의 고유전율 절연막을 증착하는 공정을 생략할 수 있으므로, 층간절연층의 유전율 특성을 향상시키고 공정 단순화를 도모할 수 있다.
상술한 실시예는 이중-상감 공정을 설명하고 있으나, 비어 플러그를 형성한 후 구리배선을 형성하는 단일-상감(single damascene) 공정에도 본 발명을 적용할 수 있음은 물론이다.
상술한 바와 같이 본 발명에 의하면, 무기 저유전막을 도포한 후 무기 저유전막의 표면을 플라즈마 처리하여 전형적인 산화막과 같은 특성을 갖게 한다. 따라서, 후속하는 산화막 또는 구리층의 화학 기계적 연마 공정시 무기 저유전막에 크랙이 발생하지 않는다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (3)
- 하부 구리배선이 형성되어 있는 반도체 기판의 상부에 무기 저유전막을 형성하는 단계;상기 무기 저유전막의 표면을 플라즈마 처리하는 단계;사진식각 공정에 의해 상기 무기 저유전막을 식각하여 홀을 형성하는 단계;상기 결과물의 상부에 구리층을 증착하는 단계; 그리고상기 무기 저유전막까지 상기 구리층을 화학 기계적 연마에 의해 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 무기 저유전막의 표면을 플라즈마 처리하는 단계는 150℃ 이상의 온도에서 산소(O2) 또는 오존(O3) 플라즈마를 이용하여 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 플라즈마 처리하는 무기 저유전막의 표면은 500∼5000Å의 깊이인 것을 특징으로 하는 반도체 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010018725A KR20020078368A (ko) | 2001-04-09 | 2001-04-09 | 무기 저유전막을 이용한 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
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| KR20020078368A true KR20020078368A (ko) | 2002-10-18 |
Family
ID=27700314
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Country Status (1)
| Country | Link |
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| KR (1) | KR20020078368A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7351653B2 (en) | 2005-08-11 | 2008-04-01 | Samsung Electronics Co., Ltd. | Method for damascene process |
-
2001
- 2001-04-09 KR KR1020010018725A patent/KR20020078368A/ko not_active Application Discontinuation
Cited By (1)
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