JP2003521123A - 半導体素子に銅相互接続を形成する方法 - Google Patents

半導体素子に銅相互接続を形成する方法

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Abstract

(57)【要約】 銅相互接続（１６４５）を形成するための方法を提供する。この方法は、構造層（１１００）上に第１の誘電体層（１１０５）を形成するステップと、第１の誘電体層（１１０５）内に第１の開口を形成するステップと、第１の開口内に第１の銅構造（１１２５）を形成するステップとを含む。この方法は、第１の誘電体層（１１０５）上と第１の銅構造（１１２５）上とに犠牲誘電体層を形成するステップと、犠牲誘電体層内の、第１の銅構造（１１２５）の少なくとも一部上に開口を形成するステップと、開口内に第２の銅構造（１４４０）を形成するステップとをさらに含み、第２の銅構造（１４４０）は、第１の銅構造（１１２５）の少なくとも一部と接触する。この方法は、第１の誘電体層（１１０５）上のかつ第２の銅構造（１４４０）に隣接する犠牲誘電体層を除去するステップと、第２の銅構造（１４４０）と第１の銅構造（１１２５）とをアニールすることによって銅相互接続（１６４５）を形成するステップとをさらに含む。

Description

【発明の詳細な説明】
【０００１】
【技術分野】
この発明は、一般に、半導体製造技術に関し、さらに特定的には、コンタクト
開口およびビアを銅で充填し、銅の相互接続および線を形成するための技術に関
する。
【０００２】
【背景技術】
半導体産業には、マイクロプロセッサ、メモリ素子等の集積回路素子の動作速
度を上げる要求が常にある。ますます高速で動作するコンピュータおよび電子装
置に対する消費者の需要が、この要求をかきたてている。より高速を求めるこの
需要により、トランジスタ等の半導体素子のサイズは絶えず縮小されてきた。す
なわち、典型的な電界効果トランジスタ（ＦＥＴ）の多くの構成要素、たとえば
、チャネル長、接合深さ、ゲート誘電体厚等が縮小される。たとえば、すべて他
の条件が等しければ、ＦＥＴのチャネル長が小さくなるほど、トランジスタの動
作は速くなる。したがって、典型的なトランジスタの構成要素のサイズまたはス
ケールを縮小して、トランジスタだけでなく、このようなトランジスタを組込ん
だ集積回路素子の全体速度を常に上げようとしている。さらに、典型的なトラン
ジスタの構成要素のサイズまたはスケールを縮小することにより、所与の広さの
ウェハ実面積上に製造することのできるトランジスタの密度および数も上昇し、
トランジスタ１つ当りの総コストだけでなく、このようなトランジスタを組込ん
だ集積回路素子のコストも下げる。
【０００３】 しかしながら、典型的なトランジスタの構成要素のサイズまたはスケールを縮
小するには、Ｎ+（Ｐ+）ソース／ドレイン領域、ドープされた多結晶シリコン（
ドープされたポリシリコンまたはドープされたポリ）ゲートコンダクタ等の活性
領域へのコンタクトへの電気的相互接続のサイズおよび断面寸法を縮小すること
も必要になる。電気的相互接続のサイズおよび断面寸法が小さくなるにつれ、抵
抗が増大して、エレクトロマイグレーションが増大する。増大した抵抗およびエ
レクトロマイグレーションは多くの理由により望ましいものではない。たとえば
、増大した抵抗は素子駆動電流、および素子を介したソース／ドレイン電流を減
少させるおそれがあり、トランジスタ全体の速度および動作に悪影響を及ぼすお
それもある。さらに、アルミニウム（Ａｌ）相互接続内でのエレクトロマイグレ
ーションの影響により、電流が、電流とともにＡｌ原子を実際に運び、原子のエ
レクトロマイグレーションを引き起こし、Ａｌ相互接続の機能低下、さらには抵
抗の増大、ならびにＡｌ相互接続の断線および／またはデラミネーションさえ招
くおそれがある。
【０００４】 半導体回路のための理想的な相互接続導体とは、安価であり、パターニングが
容易であり、低い抵抗率を有し、腐食と、エレクトロマイグレーションと、スト
レスマイグレーションとに対し、高い耐性を有するものである。現代の半導体製
造プロセスにおいて、アルミニウム（Ａｌ）は、相互接続用に最も頻繁に用いら
れているが、その主な理由は、Ａｌが安価であり、たとえば、銅（Ｃｕ）に比べ
てエッチングしやすいからである。しかしながら、Ａｌが劣悪なエレクトロマイ
グレーション特性を有し、ストレスマイグレーションを極めて受けやすいために
、典型的には、Ａｌと他の金属とで合金を作らなければならない。
【０００５】 上で論じたように、半導体素子の形態が縮小し、クロック速度が上がるにつれ
、回路金属被覆の抵抗を減らすことが一段と望ましくなった。Ａｌを相互接続に
用いることにより、大きく譲歩された基準の１つは、伝導率の基準である。なぜ
なら、より低い抵抗率（Ａｌは２０℃で２．８２４×１０-6ｏｈｍｓ−ｃｍの抵
抗率を有する）を有する３つの金属、すなわち、１．５９×１０-6ｏｈｍｓ−ｃ
ｍ（２０℃）の抵抗率を有する銀（Ａｇ）、１．７３×１０-6ｏｈｍｓ−ｃｍ（
２０℃）の抵抗率を有する銅（Ｃｕ）、および２．４４×１０-6ｏｈｍｓ−ｃｍ
（２０℃）の抵抗率を有する金（Ａｕ）は、他の重要な基準を満たさないからで
ある。たとえば、銀は比較的高価であり、腐食しやすく、金は非常に高価であり
、エッチングが難しい。銅は、銀とほぼ同じ抵抗率を有し、エレクトロマイグレ
ーションを免れ、高い延性（半導体チップにおいて、異なる材料の異なる膨張率
によって生じる機械的応力から大きく免れさせる）を与え、高融点（Ａｌの６５
９℃に対し、Ｃｕは１０８３℃）を有し、驚くべきことにほとんどの基準を満た
す。しかしながら、Ｃｕは半導体環境下でのエッチングが非常に難しい。Ｃｕの
エッチングが難しいため、結果として、ビアおよび金属線を形成する代替的アプ
ローチを用いる必要がある。ダマシンのアプローチは、線およびビア用に、誘電
体内にトレンチ等の開口をエッチングし、埋込金属パターンを作ることから成っ
ており、サブ−０．２５ミクロン（サブ−０．２５μｍ）デザインルールのＣｕ
金属被覆回路の製造に対する主流である。
【０００６】 しかしながら、Ｃｕ相互接続のより低い抵抗とより高い伝導率とが、より高い
素子密度、すなわち、Ｃｕ相互接続間の距離の縮小と組合さると、Ｃｕ相互接続
間のキャパシタンスの増大を招くおそれがある。Ｃｕ相互接続間のキャパシタン
スの増大は、次いで、半導体素子回路でのＲＣ時間遅延の増大とより長い過渡減
衰時間とを生じる結果となり、半導体素子の全体動作速度を下げてしまう。
【０００７】 Ｃｕ相互接続間でキャパシタンスが増大する問題に対する従来の解決法の１つ
は、ダマシン技術を用いて、中にＣｕ相互接続が形成される層間誘電体層（ＩＬ
Ｄ）に、「低誘電率」または「低Ｋ」の、Ｋが約４以下である誘電体材料を用い
ることである。しかしながら、低Ｋ誘電体材料は、ダマシン技術とともに用いる
のが難しい材料である。たとえば、低Ｋ誘電体材料は、ダマシン技術で用いられ
る、エッチングおよびその後の処理工程の最中に、損傷を受けやすい。さらに、
低Ｋ誘電体材料は、２つのＣｕ相互接続を互いに接続するとき、Ｃｕアニールを
用いてＣｕエレクトロマイグレーションを減少させる際に、Ｃｕを圧迫して応力
を与えるおそれがある。
【０００８】 この発明は、上述の問題の１つ以上を克服するか、少なくともその影響を減ず
ることに向けられる。
【０００９】
【発明の開示】 この発明の一局面では、銅の相互接続を形成するための方法を提供する。この
方法は、構造層上に第１の誘電体層を形成するステップと、第１の誘電体層内に
第１の開口を形成するステップと、第１の開口内に第１の銅構造を形成するステ
ップとを含む。この方法は、第１の誘電体層上と第１の銅構造上とに犠牲誘電体
層を形成するステップと、第１の銅構造の少なくとも一部上の犠牲誘電体層内に
、第２の開口を形成するステップと、第２の開口内に第２の銅構造を形成するス
テップとをさらに含み、第２の銅構造は、第１の銅構造の少なくとも一部と接触
する。この方法は、第１の誘電体層上のかつ第２の銅構造に隣接する、犠牲誘電
体層を除去するステップと、第２の銅構造と第１の銅構造とをアニールすること
によって銅相互接続を形成するステップとをさらに含む。
【００１０】 添付の図面とともに以下の説明を参照することにより、この発明を理解するこ
とができる。図面において、参照番号の最も左の有効数字は、それぞれの参照番
号が現れる最初の図面を示す。
【００１１】 この発明は、さまざまな変形および代替的形態が可能であるが、その特定の実
施例を図面で例として示し、ここに詳細を説明する。しかしながら、特定の実施
例の以下の説明は、開示された特定の形態にこの発明を限定するよう意図されず
、反対に、その意図は、前掲の請求項によって規定されるように、この発明の精
神および範囲内にあるすべての変形、等価物、および代替物を包含すべきである
と理解されるべきである。
【００１２】
【この発明を実施するための態様】
この発明の実施例を以下に説明する。不明瞭にならないよう、この明細書中で
は実際の実現化例の特徴すべてを説明しない。どの実施例を開発する際にも、開
発者の特定の目標を達成するために、実現例に特有の判断を多数行なわなければ
ならないことは、当然ながら理解されるであろう。たとえば、実現例毎に異なる
、システム関連およびビジネス関連の制約と整合させる必要がある。さらに、こ
のような開発努力は複雑で時間を消費するものであるが、この開示の恩恵を受け
る当業者にとっては、所定の業務であることが理解されるであろう。
【００１３】 この発明に従った、半導体素子を製造するための方法の実施例を図１−図２０
に示す。半導体素子のさまざまな領域および構造は、極めて精密で鮮明な構成と
輪郭とを有するよう図面に示されているが、当業者は、実際には、これらの領域
および構造が図面で示されるほど精密ではないことを認める。しかしながら、添
付の図面はこの発明の実施例を提供するよう含まれている。
【００１４】 一般に、この発明は半導体素子の製造に向けられる。この明細書を完全に読む
と、当業者にとっては容易に明らかであるように、この発明はさまざまな技術、
たとえば、ＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳ等に適用することができ、論理素子、
メモリ素子等を含むさまざまな素子に対して容易に適用できるが、それに限定さ
れない。
【００１５】 図１が示すように、半導体基板等の構造１００上に、第１の誘電体層１２０と
第１の銅構造１４０（銅金属間ビア接続等）とを形成することができる。しかし
ながら、この発明は、シリコンウェハ等の半導体基板の表面上に、Ｃｕベースの
相互接続を形成することに限定されない。むしろ、この開示を完全に読むと、当
業者にとっては明らかであるように、この発明に従って形成されたＣｕベースの
相互接続は、前に形成された半導体素子および／またはプロセス層、たとえば、
トランジスタ、または他の同様の構造上に形成されてよい。実際に、この発明を
用いて、前に形成されたプロセス層の上にプロセス層を形成することができる。
構造１００は、シリコン基板またはウェハ等の半導体材料の下層であってよく、
または、代替的に、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の
層等の半導体素子の下層（図１０等を参照）であってよく、および／または１つ
もしくは複数の金属相互接続層（図９等を参照）および／または１つもしくは複
数の層間誘電体（ＩＬＤ）層等であってよい。
【００１６】 図１−図８が示すように、この発明のさまざまな実施例に従った、１回のダマ
シンによる銅プロセスフローでは、構造１００上にかつ第１の銅構造１４０に隣
接して、第１の誘電体層１２０を形成する。第１の誘電体層１２０上と第１の銅
構造１４０上とに犠牲誘電体層１３０を形成する。第１の誘電体層１２０の中に
第１の銅構造１４０を配置する。第１の誘電体層１２０と犠牲誘電体層１３０と
の間に、第１の銅構造１４０に隣接して、第１の誘電体層１２０上でエッチング
ストップ層（ＥＳＬ）１１０（典型的には窒化シリコン、Ｓｉ3Ｎ4、または短縮
してＳｉＮ）を形成し、パターニングする。必要であれば、化学的機械的平坦化
（ＣＭＰ）を行なって犠牲誘電体層１３０を平坦化してもよい。
【００１７】 さまざまな「低誘電率」または「低Ｋ」（Ｋは約４以下である）誘電体材料か
ら、第１の誘電体層１２０を形成することができる。第１の低Ｋ誘電体層１２０
は、このような層を形成するためのさまざまな公知の技術、たとえば、化学気相
成長成長（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣ
ＶＤ）、スパッタリング、物理気相成長（ＰＶＤ）、スピンオングラス等によっ
て形成されてよく、たとえば、約１０００Å−５０００Åの範囲の厚さであって
よい。
【００１８】 Ｋが約４以下である、さまざまな低Ｋ誘電体材料から、第１の低Ｋ誘電体層１
２０を形成することができる。例には、アプライドマテリアル（Applied Materi
al）社のブラックダイヤモンド（Ｒ）（Black Diamond）、ノベラス（Novellus
）社のコーラル（Ｒ）（Coral）、アライドシグナル（Allied Signal）社のナノ
グラス（Ｒ）（Nanoglass）、ＪＳＲ社のＬＫＤ５１０４等が含まれる。一実施
例では、低Ｋの、第１の誘電体層１２０は約２５００Åの厚さである、メチレン
シリコンハイドロオキサイドからなり、より高いスループットを目指し、プラズ
マ増速ＣＶＤ（ＰＥＣＶＤ）によるブランケット堆積によって形成される。
【００１９】 犠牲誘電体層１３０は、このような層を形成するためのさまざまな公知の技術
、たとえば、化学気相成長（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増
速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気相成長（ＰＶＤ）、熱成長等
によって形成されてよい。犠牲誘電体層１３０は約１０００−５０００Åの範囲
の厚さであってよい。一実施例では、犠牲誘電体層１３０は、約１０００Åの厚
さの二酸化シリコン（ＳｉＯ2）からなり、より高いスループットを目指し、Ｌ
ＰＣＶＤプロセスによるブランケット堆積によって形成される。
【００２０】 犠牲誘電体層１３０は、さまざまな誘電体材料から形成されてよく、その一方
または両方は、たとえば、酸化物（Ｇｅ酸化物等）、オキシナイトライド（Ｇａ
Ｐオキシナイトライド等）、二酸化シリコン（ＳｉＯ2）、窒素含有酸化物（窒
素含有ＳｉＯ2等）、窒素でドープされた酸化物（Ｎ2が注入されたＳｉＯ2）、
シリコンオキシナイトライド（ＳｉxＯyＮz）等であってよい。犠牲誘電体層１
３０は、「高誘電率」または「高Ｋ」の、Ｋが約８以上である、任意の適切な材
料、たとえば、酸化チタン（ＴｉＯ2等のＴｉxＯy）、酸化タンタル（Ｔａ2Ｏ5
等のＴａxＯy）、バリウムストロンチウムチタン酸塩（ＢＳＴ，ＢａＴｉＯ3／
ＳｒＴｉＯ3）等で形成されてもよい。
【００２１】 図２が示すように、パターニングされたフォトマスク１５０（図１−図２）と
フォトリソグラフィとを用いて、次に、金属被覆パターンを形成する。たとえば
、導体金属線、コンタクトホール、ビアホール等のための開口（第１の銅構造１
４０の少なくとも部分上に形成されたトレンチ２２０等）を犠牲誘電体層１３０
内までエッチングする（図２）。開口２２０は、さまざまな公知の異方性エッチ
ング技術、たとえば、臭化水素（ＨＢｒ）とアルゴン（Ａｒ）とをエッチャント
ガスとして用いる、反応性イオンエッチング（ＲＩＥ）プロセスを用いて形成さ
れ得る。代わりに、たとえば、ＣＨＦ3とＡｒとをエッチャントガスとするＲＩ
Ｅプロセスを用いてよい。ドライエッチングをさまざまな実施例で用いることも
できる。エッチングはＥＳＬ１１０および第１の銅構造１４０で止めることがで
きる。
【００２２】 図３が示すように、その後、パターニングしたフォトマスク１５０を剥がし、
タンタル（Ｔａ）からなる薄いバリア金属層３２５Ａと銅シード層３２５Ｂとを
気相成長を用いて表面全体に適用する（図３）。図３が示すように、Ｔａからな
るバリア金属層３２５ＡとＣｕシード層３２５Ｂとは、犠牲誘電体層１３０の上
表面３３０の全体に加え、トレンチ２２０の側面３４０と底３５０との表面をブ
ランケット堆積し、導体表面３３５を形成する。
【００２３】 タンタルまたは窒化タンタル等のバリア金属材料からなる少なくとも１つの層
から、バリア金属層３２５Ａを形成してよい。たとえば、窒化チタン、チタン−
タングステン、窒化チタン−タングステン、マグネシウム、または他の適切なバ
リア金属から、バリア金属層３２５Ａを等価に形成してよい。銅シード層３２５
Ｂは、たとえば、物理気相成長（ＰＶＤ）または化学気相成長（ＣＶＤ）によっ
て、１つ以上のバリア金属層３２５Ａの上に形成されてよい。
【００２４】 銅バルクのトレンチ充填は、電気めっき技術を用いて行なわれることが多く、
導体表面３３５を電極に機械的にクランプして電気的接触を確立し、その後、Ｃ
ｕイオンを含む電解液に構造１００を浸す。次に、ウェハ電解システムを介して
電流を通し、導体表面３３５上にＣｕの還元と堆積とを生じさせる。さらに、ウ
ェハ電解システムの交流バイアスは、高密度プラズマ（ＨＤＰ）テトラエチルオ
ルトシリケート（ＴＥＯＳ）誘電体堆積において用いられる、堆積−エッチング
の循環と同様に、堆積されたＣｕ膜を自己平坦化する方法と考えられてきた。
【００２５】 図４が示すように、このプロセスは典型的に、導体表面３３５の全体にわたっ
て実質的に一定の厚さである、Ｃｕ４４０のコンフォーマルコーティングを形成
する。図５が示すように、Ｃｕ４４０の十分に厚い層が堆積されると、Ｃｕ４４
０の層はＣＭＰ技術を用いて平坦化される。ＣＭＰを用いた平坦化により、犠牲
誘電体層１３０の上表面３３０の全体から、ＣｕとＴａバリア金属とのすべてが
取り除かれ、図５が示すように、Ｃｕ４４０は、１つ以上のバリア金属層３２５
Ａと銅シード層３２５Ｂ（図３および図４）とのそれぞれ残存する部分５２５Ａ
と５２５Ｂとに隣接して、Ｃｕ充填トレンチ５４５等の第２の銅構造としてのみ
残る。
【００２６】 図６が示すように、犠牲誘電体層１３０は、たとえばウエットエッチングを用
いて除去されてよく、Ｃｕ充填トレンチ５４５（図５）内にあったＣｕ４４０は
、犠牲誘電体層１３０によって圧迫されず、応力を受けていない状態で残ってい
る。ウエットエッチングはエッチングストップ層（ＥＳＬ）１１０で止まる。さ
まざまな代替的実施例において、ドライエッチングおよび／またはプラズマエッ
チングを用いることもできる。犠牲誘電体層１３０を、たとえば、希フッ酸（Ｈ
Ｆ）で剥がすことによって選択的に除去することができる。
【００２７】 Ｃｕ相互接続６４５は、１つ以上のバリア金属層３２５Ａと銅シード層３２５
Ｂ（図３および図４）との残存する部分５２５Ａと５２５Ｂとに隣接するＣｕ４
４０を、第１の銅構造１４０までアニールすることによって形成され得る。アニ
ールは、約２００℃−４００℃の範囲の温度で、約１０−３０分の範囲の時間、
分子窒素（Ｎ2）含有環境下で従来の管の炉において行なうことができる。代わ
りに、アニールは、約２００℃−４００℃の範囲の温度で、約１−６０秒の範囲
の時間、分子窒素（Ｎ2）含有環境下で行なわれる高速熱アニール（ＲＴＡ）プ
ロセスであってもよい。
【００２８】 アニールの前に犠牲誘電体層１３０を除去することにより、第２のＣｕ構造４
４０が犠牲誘電体層１３０によって圧迫されず、応力を受けないまま、第１のＣ
ｕ構造１４０と第２のＣｕ構造４４０とを共にアニールすることによってＣｕ相
互接続６４５を形成することができる。このことにより、Ｃｕ相互接続６４５を
形成した後のＣｕエレクトロマイグレーションをさらに減らすことができる。
【００２９】 図７が示すように、「低誘電率」または「低Ｋ」（Ｋは約４以下である）誘電
体層７００を、Ｃｕ相互接続６４５に隣接してかつＥＳＬ１１０上に形成するこ
とができる。低Ｋ誘電体層７００は、このような層を形成するためのさまざまな
公知の技術、たとえば、化学気相成長（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、
プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気相成長（ＰＶＤ）
、熱成長等によって形成することができ、たとえば、約２０００Å−５０００Å
の範囲の厚さであってよい。
【００３０】 Ｋが約４以下である、さまざまな低Ｋ誘電体材料から、低Ｋ誘電体層７００を
形成することができる。例には、アプライドマテリアル（Applied Material）社
のブラックダイヤモンド（Ｒ）（Black Diamond）、ノベラス（Novellus）社の
コーラル（Ｒ）（Coral）、アライドシグナル（Allied Signal）社のナノグラス
（Ｒ）（Nanoglass）、ＪＳＲ社のＬＫＤ５１０４等が含まれる。一実施例では
、低Ｋ誘電体層７００は、約２０００Å−６０００Åの範囲の厚さである、メチ
レンシリコンハイドロオキサイドからなり、より高いスループットを目指し、Ｌ
ＰＣＶＤプロセスによるブランケット堆積によって形成される。
【００３１】 図８が示すように、低Ｋ誘電体層７００はＣＭＰ技術を用いて平坦化され、平
坦化された低Ｋ誘電体層８１０が形成される。平坦化により、平坦化された低Ｋ
誘電体層８１０は、Ｃｕ相互接続６４５に隣接してかつＥＳＬ１１０の上に残り
、Ｃｕ相互接続層８００を形成する。Ｃｕ相互接続層８００は、平坦化された低
Ｋ誘電体層８１０に隣接する、Ｃｕ相互接続６４５を含むことができる。Ｃｕ相
互接続層８００は、さらにＥＳＬ１１０を含んでもよい。図８が示すように、Ｃ
ｕ相互接続層８００は、さらに、平坦化された低Ｋ誘電体層８１０上とＣｕ相互
接続６４５の少なくとも一部上とに形成されてパターニングされた、ＥＳＬ８２
０（「ハードマスク」としても公知であり、典型的には、窒化シリコン、Ｓｉ3
Ｎ4、または短縮してＳｉＮから形成される）を含んでもよい。
【００３２】 図９が示すように、Ｃｕ相互接続層８００は、Ｃｕ相互接続層９００の下にあ
る構造層（構造１００と同様）であってよい。Ｃｕ相互接続層９００は、平坦化
された低Ｋ誘電体層９０５と９２５とにそれぞれ隣接した、Ｃｕ充填トレンチ９
４０と金属間ビア接続９１０とを含んでよい。金属間ビア接続９１０は、第１の
Ｃｕ構造１４０と同様のＣｕ構造であってよく、金属間ビア接続９１０は、Ｃｕ
相互接続６４５（図６）の形成に関連した、圧迫されず応力を受けない、上述の
アニールと同様の方法で、第２のＣｕ構造４４０までアニールされ得る。Ｃｕ相
互接続層９００は、さらに、平坦化された低Ｋ誘電体層９２５および／または９
０５上にそれぞれ形成されてパターニングされた、ＥＳＬ８２０および／または
ＥＳＬ９１５および／またはＥＳＬ９２０（「ハードマスク」として公知の、典
型的に、窒化シリコン、Ｓｉ3Ｎ4、または短縮してＳｉＮから形成される）を含
んでもよい。ＥＳＬ９２０は、さらに、Ｃｕ充填トレンチ９４０の少なくとも一
部上に形成されてもよい。
【００３３】 図１０が示すように、ＭＯＳトランジスタ１０１０は、Ｃｕ相互接続層１００
０の下にある構造層（構造１００と同様）であってよい。Ｃｕ相互接続層１００
０は、平坦化された低Ｋ誘電体層１０４０に隣接する、Ｃｕ充填トレンチ１０２
０と銅の金属間ビア接続１０３０とを含んでよい。銅の金属間ビア接続１０３０
は、第１のＣｕ構造１４０と同様のＣｕ構造であってよく、銅の金属間ビア接続
１０３０は、Ｃｕ相互接続６４５（図６）の形成に関連する、圧迫されず応力を
受けない、上述のアニールと同様の方法で、第２のＣｕ構造１０２０までアニー
ルされ得る。
【００３４】 図１１が示すように、半導体基板等の構造１１００上に、第１の誘電体層１１
０５と第１の銅構造１１２５（銅の金属間ビア接続等）とを形成することができ
る。しかしながら、この発明は、たとえば、シリコンウェハ等の半導体基板の表
面上に、Ｃｕベースの相互接続を形成することに限定されない。むしろ、この開
示を完全に読むと、当業者にとっては明らかであるように、この発明に従って形
成されたＣｕベースの相互接続は、前に形成された半導体素子および／またはプ
ロセス層、たとえば、トランジスタ、または他の同様の構造上に形成されてよい
。実際に、この発明を用いて、前に形成したプロセス層の上にプロセス層を形成
することができる。構造１１００は、シリコン基板またはウェハ等の半導体材料
の下層であってよく、または、代替的に、金属酸化物半導体電界効果トランジス
タ（ＭＯＳＦＥＴ）の層等の半導体素子の下層（図２０等を参照）であってよく
、および／または１つもしくは複数の金属相互接続層（図１９等を参照）および
／または１つもしくは複数の層間誘電体（ＩＬＤ）層等であってよい。
【００３５】 図１１−図１８が示すように、この発明のさまざまな実施例に従った、デュア
ルダマシン銅プロセスフローでは、第１の誘電体層１１０５上と第１の銅構造１
１２５上とに、第１の犠牲誘電体層１１２０を形成する。第１の犠牲誘電体層１
１２０上と第１のエッチングストップ層（ＥＳＬ）１１１０（「ハードマスク」
としても公知の、典型的には、窒化シリコン、Ｓｉ3Ｎ4、または短縮してＳｉＮ
から形成される）上とに、第２の犠牲誘電体層１１３０を形成する。図１２に関
連して、以下により詳細に説明するように、第１のＥＳＬ１１１０と第２のＥＳ
Ｌ１１１５とは、デュアルダマシン銅プロセスフローにおいて形成される、銅相
互接続の下の（ビア）部分を規定する。第１の犠牲誘電体層１１２０に接して、
第１の誘電体層１１０５と第１の犠牲誘電体層１１２０との間に、第１のＥＳＬ
１１１０を形成してパターニングする。同様に、第１の犠牲誘電体層１１２０上
の、第１の犠牲誘電体層１１２０と第２の犠牲誘電体層１１３０との間に、第２
のＥＳＬ１１１５（これも典型的にはＳｉＮから形成される）を形成してパター
ニングする。必要であれば、化学的機械的平坦化（ＣＭＰ）を行なって第２の犠
牲誘電体層１１３０を平坦化することができる。
【００３６】 さまざまな「低誘電率」または「低Ｋ」（Ｋは約４以下である）誘電体材料か
ら、第１の誘電体層１１０５を形成することができる。第１の低Ｋ誘電体層１１
０５は、このような層を形成するためのさまざまな公知の技術、たとえば、化学
気相成長（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣ
ＶＤ）、スパッタリング、物理気相成長（ＰＶＤ）、スピンオングラス等によっ
て形成されてよく、たとえば、約１０００Å−５０００Åの範囲の厚さであって
よい。
【００３７】 Ｋが約４以下である、さまざまな低Ｋ誘電体材料から、第１の低Ｋ誘電体層１
１０５を形成することができる。例には、アプライドマテリアル（Applied Mate
rial）社のブラックダイヤモンド（Ｒ）（Black Diamond）、ノベラス（Novellu
s）社のコーラル（Ｒ）（Coral）、アライドシグナル（Allied Signal）社のナ
ノグラス（Ｒ）（Nanoglass）、ＪＳＲ社のＬＫＤ５１０４等が含まれる。一実
施例では、第１の低Ｋ誘電体層１１０５は、約２５００Åの厚さである、メチレ
ンシリコンハイドロオキサイドからなり、より高いスループットを目指し、プラ
ズマ増速ＣＶＤ（ＰＥＣＶＤ）プロセスによるブランケット堆積によって形成さ
れる。
【００３８】 第１の犠牲誘電体層１１２０と第２の犠牲誘電体層１１３０とをさまざまな誘
電体材料から形成することができ、その一方または両方は、たとえば、酸化物（
Ｇｅ酸化物等）、オキシナイトライド（ＧａＰオキシナイトライド等）、二酸化
シリコン（ＳｉＯ2）、窒素含有酸化物（窒素含有ＳｉＯ2等）、窒素でドープさ
れた酸化物（Ｎ2が注入されたＳｉＯ2等）、シリコンオシキナイトライド（Ｓｉ x ＯyＮz）等であってよい。第１の犠牲誘電体層１１２０と第２の犠牲誘電体層
１１３０とは、Ｋが約８以上である、任意の適切な「高誘電率」または「高Ｋ」
材料、たとえば、酸化チタン（ＴｉＯ2等のＴｉxＯy）、酸化タンタル（Ｔａ2Ｏ 5 等のＴａxＯy）、バリウムストロンチウムチタン酸塩（ＢＳＴ，ＢａＴｉＯ3／
ＳｒＴｉＯ3）等から形成することもできる。
【００３９】 第１の犠牲誘電体層１１２０と第２の犠牲誘電体層１１３０とは、このような
層を形成するためのさまざまな公知の技術、たとえば、化学気相成長（ＣＶＤ）
、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリ
ング、物理気相成長（ＰＶＤ）、熱成長等によって形成され得る。第１の犠牲誘
電体層１１２０と第２の犠牲誘電体層１１３０との各々は、約１０００−２５０
０Åの範囲の厚さであってよい。一実施例では、第１の犠牲誘電体層１１２０と
第２の犠牲誘電体層１１３０との各々は、約１０００Åの厚さの二酸化シリコン
（ＳｉＯ2）からなり、より高いスループットを目指し、ＬＰＣＶＤプロセスに
よるブランケット堆積によって形成される。
【００４０】 図１２が示すように、パターニングされたフォトマスク１１５０（図１１−図
１２）とフォトリソグラフィとを用いて、次に、金属被覆パターンを形成する。
たとえば、導体金属線、コンタクトホール、ビアホール等のための、ビア１２２
０およびトレンチ１２３０等の第１および第２の開口を、それぞれ第１の犠牲誘
電体層１１２０と第２の犠牲誘電体層１１３０との内までエッチングする（図１
２）。第１の開口１２２０および第２の開口１２３０は、たとえば、臭化水素（
ＨＢｒ）とアルゴン（Ａｒ）とをエッチャントガスとして用いる、反応性イオン
エッチング（ＲＩＥ）プロセス等の、さまざまな公知の異方性エッチング技術を
用いることにより、形成され得る。代わりに、たとえば、ＣＨＦ3とＡｒとをエ
ッチャントガスとするＲＩＥプロセスを用いてよい。さまざまな実施例において
ドライエッチングを用いてもよい。
【００４１】 図１３が示すように、その後、パターニングしたフォトマスク１１５０を剥が
し、タンタル（Ｔａ）からなる薄いバリア金属層１３２５Ａと銅シード層１３２
５Ｂとを気相成長を用いて表面全体に適用する（図１３）。図１３が示すように
、Ｔａからなるバリア金属層１３２５ＡとＣｕシード層１３２５Ｂとは、第２の
犠牲誘電体層１１３０の上表面１３３０の全体に加え、第１の開口１２２０と第
２の開口１２３０との側面１３４０と底１３５０との表面をブランケット堆積し
、導体表面１３３５を形成する。
【００４２】 タンタルまたは窒化タンタル等のバリア金属材料からなる少なくとも１つの層
から、バリア金属層１３２５Ａを形成してよい。たとえば、窒化チタン、チタン
−タングステン、窒化チタン−タングステン、マグネシウム、または他の適切な
バリア金属から、バリア金属層１３２５Ａを等価に形成することができる。銅シ
ード層１３２５Ｂは、たとえば、物理気相成長（ＰＶＤ）または化学気相成長（
ＣＶＤ）によって、１つ以上のバリア金属層１３２５Ａの上に形成されてよい。
【００４３】 銅バルクのトレンチ充填は、電気めっき技術を用いて行なわれることが多く、
導体表面１３３５を電極に機械的にクランプして電気的接触を確立し、その後、
Ｃｕイオンを含む電解液に構造１１００を浸す。次に、ウェハ電解システムを介
して電流を流し、導体表面１３３５上にＣｕの還元と堆積とを生じさせる。さら
に、ウェハ電解システムの交流バイアスは、高密度プラズマ（ＨＤＰ）テトラエ
チルオルトシリケート（ＴＥＯＳ）誘電体堆積において用いられる、堆積−エッ
チングの循環と同様に、堆積されたＣｕ膜を自己平坦化する方法と考えられてき
た。
【００４４】 図１４が示すように、このプロセスは典型的に、導体表面１３３５の全体にわ
たって実質的に一定の厚さである、Ｃｕ１４４０のコンフォーマルコーティング
を形成する。図１５が示すように、Ｃｕ１４４０の十分に厚い層が堆積されると
、Ｃｕ１４４０の層はＣＭＰ技術を用いて平坦化される。ＣＭＰを用いた平坦化
により、第２の犠牲誘電体層１１３０の上表面１３３０の全体から、ＣｕとＴａ
バリア金属とのすべてが取り除かれ、図１５が示すように、Ｃｕ１４４０は、１
つ以上のバリア金属層１３２５Ａと銅シード層１３２５Ｂ（図１３および図１４
）とのそれぞれ残存する部分１５２５Ａと１５２５Ｂとに隣接して、Ｃｕ充填ト
レンチおよびビア１５４５内にのみ残る。
【００４５】 図１６が示すように、第１の犠牲誘電体層１１２０および第２の犠牲誘電体層
１１３０、ならびに第２のエッチングストップ層（ＥＳＬ）１１１５を、たとえ
ば、ウェットエッチングを用いて除去することができ、Ｃｕ相互接続１６４５が
残される。ウェットエッチングは第１のエッチングストップ層（ＥＳＬ）１１１
０で止まる。さまざまな代替的実施例において、ドライエッチングおよび／また
はプラズマエッチングを用いることもできる。第１の犠牲誘電体層１１２０およ
び第２の犠牲誘電体層１１３０、ならびに第２のＥＳＬ１１１５を、たとえば、
熱リン酸（Ｈ3ＰＯ4）で剥がすことによって選択的に除去することもできる。
【００４６】 Ｃｕ相互接続１６４５は、１つ以上のバリア金属層１３２５Ａと銅シード層１
３２５Ｂ（図１３および図１４）との残存する部分１５２５Ａと１５２５Ｂと隣
接するＣｕ１４４０を、第１の銅構造１１２５までアニールすることによって形
成され得る。アニールは、約２００℃−４００℃の範囲の温度で、約１０−３０
分の範囲の時間、分子窒素（Ｎ2）含有環境下で従来の管の炉において行なうこ
とができる。代わりに、アニールは、約２００℃−４００℃の範囲の温度で、約
１−６０秒の範囲の時間、分子窒素（Ｎ2）含有環境下で行なわれる、高速熱ア
ニール（ＲＴＡ）プロセスであってよい。
【００４７】 アニールの前に第１の犠牲誘電体層１１２０と第２の犠牲誘電体層１１３０と
を除去することにより、第２のＣｕ構造１４４０が第１の犠牲誘電体層１１２０
と第２の犠牲誘電体層１１３０とによって圧迫されず、応力を受けないまま、第
１の銅構造１１２５と第２の銅構造１４４０とを共にアニールすることによって
Ｃｕ相互接続１６４５を形成することができる。このことにより、Ｃｕ相互接続
１６４５の形成後のＣｕエレクトロマイグレーションをさらに減少させることが
できる。
【００４８】 図１７が示すように、「低誘電率」または「低Ｋ」（Ｋは約４以下である）誘
電体層１７００を、Ｃｕ相互接続１６４５に隣接してかつ第１のＥＳＬ１１１０
上に形成することができる。低Ｋ誘電体層１７００は、このような層を形成する
ためのさまざまな公知の技術、たとえば、化学気相成長（ＣＶＤ）、低圧ＣＶＤ
（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気
相成長（ＰＶＤ）、熱成長等によって形成することができ、たとえば、約２００
０Å−５０００Åの範囲の厚さであってよい。
【００４９】 Ｋが約４以下である、さまざまな低Ｋ誘電体材料から、低Ｋ誘電体層１７００
を形成することができる。例には、アプライドマテリアル（Applied Material）
社のブラックダイヤモンド（Ｒ）（Black Diamond）、ノベラス（Novellus）社
のコーラル（Ｒ）（Coral）、アライドシグナル（Allied Signal）社のナノグラ
ス（Ｒ）（Nanoglass）、ＪＳＲ社のＬＫＤ５１０４等が含まれる。一実施例で
は、低Ｋ誘電体層１７００は、約２０００Å−６０００Åの範囲の厚さである、
メチレンシリコンハイドロオキサイドからなり、より高いスループットを目指し
、ＬＰＣＶＤプロセスによるブランケット堆積によって形成される。
【００５０】 図１８が示すように、低Ｋ誘電体層１７００はＣＭＰ技術を用いて平坦化され
、平坦化された低Ｋ誘電体層１８１０が形成される。平坦化により、平坦化され
た低Ｋ誘電体層１８１０は、Ｃｕ相互接続１６４５に隣接してかつ第１のＥＳＬ
１１１０上に残り、Ｃｕ相互接続層１８００を形成する。Ｃｕ相互接続層１８０
０は、平坦化された低Ｋ誘電体層１８１０に隣接するＣｕ相互接続１６４５を含
んでもよい。Ｃｕ相互接続層１８００は、さらに、第１のＥＳＬ１１１０を含む
こともできる。図１８が示すように、Ｃｕ相互接続層１８００は、さらに、平坦
化された低Ｋ誘電体層１８１０上とＣｕ相互接続１６４５の少なくとも一部上と
に形成されてパターニングされた、第３のＥＳＬ１８２０（「ハードマスク」と
しても公知であり、典型的には、窒化シリコン、Ｓｉ3Ｎ4、または省略してＳｉ
Ｎから形成される）を含んでもよい。
【００５１】 図１９が示すように、Ｃｕ相互接続層１８００は、Ｃｕ相互接続層１９００の
下にある構造層（構造１１００と同様）であってよい。さまざまな実施例におい
て、Ｃｕ相互接続層１９００は、平坦化された低Ｋ誘電体層１９０５に隣接した
Ｃｕ充填トレンチ１９４０と、平坦化された低Ｋ誘電体層１９２５に隣接した金
属間ビア接続１９１０と、低Ｋ誘電体層１９０５と１９２５との間の第４のＥＳ
Ｌ９１５とを含むことができる。金属間ビア接続１９１０は、第１のＣｕ構造１
１２５と同様のＣｕ構造であってよく、金属間ビア接続１９１０は、Ｃｕ相互接
続６４５（図６）の形成に関連した、圧迫されず応力を受けない、上述のアニー
ルと同様の方法で、第２のＣｕ構造１９４０までアニールされ得る。Ｃｕ相互接
続層１９００は、平坦化された低Ｋ誘電体層１９０５の上とＣｕ充填トレンチ１
９４０の少なくとも一部上とに形成されパターニングされた、第３のＥＳＬ１８
２０および／または第５のＥＳＬ１９２０を含むこともできる。
【００５２】 さまざまな代替的実施例において、Ｃｕ相互接続層１９００はＣｕ相互接続層
１８００と同様であってよく、Ｃｕ相互接続層１９００は、たとえば、Ｃｕ相互
接続１６４５と同様の、Ｃｕ相互接続（図示せず）が中に配置される。Ｃｕ相互
接続層１９００内に配置されたＣｕ相互接続は、Ｃｕ相互接続１６４５の形成（
図１６）に関する、圧迫されず応力を受けない、上述のアニールと同様の方法で
、Ｃｕ相互接続層１８００内に配置されたＣｕ相互接続１６４５までアニールさ
れ得る。
【００５３】 図２０が示すように、ＭＯＳトランジスタ２０１０は、Ｃｕ相互接続層１００
０の下にある構造層（構造１１００と同様）であってよい。Ｃｕ相互接続層１０
００は、平坦化された低Ｋ誘電体層２０４０に隣接する、Ｃｕ充填トレンチおよ
びビア２０２０を含んでよい。Ｃｕ充填トレンチおよびビア２０２０は、Ｃｕ相
互接続１６４５（図１６）の形成に関する、圧迫されず応力を受けない、上述の
アニールと同様の方法で、ＭＯＳトランジスタ２０１０までアニールされ得る。
【００５４】 図１１−図１８が示すような、この発明のさまざまな実施例に従ったデュアル
ダマシン銅プロセスフローは、バリア金属層およびＣｕシード層の形成前、なら
びにＣｕによるトレンチ充填の前に、より複雑なパターンをエッチングすること
により、金属間ビア接続の形成とＣｕによるトレンチ充填とを組合せる。トレン
チのエッチングは、ビアホール（図１２の第１の開口１２２０等）が完全にエッ
チングされるまで続く。図１３−図１８が示すような、この発明のさまざまな実
施例に従った、デュアルダマシン銅プロセスフローのその他の部分は、図３−図
８が示すような、この発明のさまざまな実施例に従った、対応する１回のダマシ
ン銅プロセスフローと本質的に同じである。しかしながら、全体的に、この発明
のさまざまな実施例に従った、デュアルダマシン銅プロセスフローは、処理工程
の数を著しく減らし、Ｃｕ金属被覆を達成する好ましい方法である。
【００５５】 銅相互接続を形成する方法の、上に開示されたどの実施例も、従来のダマシン
技術を用いながら、従来のダマシン技術で典型的に用いられる従来の低Ｋ材料に
比べ、はるかに丈夫な犠牲誘電体材料を用いて銅相互接続を形成することができ
る。従来のダマシン技術におけるエッチングおよびその後の処理工程の間、犠牲
誘電体材料は従来の低Ｋ材料に比べ、はるかに損傷を受けにくい。銅相互接続を
形成した後に犠牲誘電体層を除去し、次に、この銅相互接続に隣接する低Ｋ誘電
体層を形成することにより、隣接する銅相互接続間のキャパシタンスとＲＣ遅延
とを、低Ｋ誘電体層を用いることによって減少させるという利点のすべてを保持
し、しかも、従来のダマシン処理の間に、低Ｋ誘電体を用いた銅相互接続を極め
て容易に形成することができる。
【００５６】 上に開示された特定の実施例は例示のみであり、この教示の恩恵を受ける当業
者にとっては明らかである、異なるが等価の方法によって、この発明を変更し、
実施することができる。さらに、前掲の請求項で説明される以外はここに示され
る構成または設計の詳細にいかなる限定も意図されない。したがって、上に開示
された特定の実施例を変形または変更することができ、すべてこのような変形は
この発明の範囲および精神の中にあると考えられることは明らかである。したが
って、ここで求められる保護は、前掲の請求項に示されるものによる。
【図面の簡単な説明】
【図１】 この発明の様々な実施例に従った、一回のダマシンによる銅相互
接続のプロセスフローを概略的に示す図である。
【図２】 この発明の様々な実施例に従った、一回のダマシンによる銅相互
接続のプロセスフローを概略的に示す図である。
【図３】 この発明の様々な実施例に従った、一回のダマシンによる銅相互
接続のプロセスフローを概略的に示す図である。
【図４】 この発明の様々な実施例に従った、一回のダマシンによる銅相互
接続のプロセスフローを概略的に示す図である。
【図５】 この発明の様々な実施例に従った、一回のダマシンによる銅相互
接続のプロセスフローを概略的に示す図である。
【図６】 この発明の様々な実施例に従った、一回のダマシンによる銅相互
接続のプロセスフローを概略的に示す図である。
【図７】 この発明の様々な実施例に従った、一回のダマシンによる銅相互
接続のプロセスフローを概略的に示す図である。
【図８】 この発明の様々な実施例に従った、一回のダマシンによる銅相互
接続のプロセスフローを概略的に示す図である。
【図９】 この発明の様々な実施例に従った、多重層の銅相互接続を概略的
に示す図である。
【図１０】 この発明の様々な実施例に従った銅相互接続が、ＭＯＳトラン
ジスタのソース/ドレイン領域と接続するのを概略的に示す図である。
【図１１】 この発明の様々な実施例に従った、デュアルダマシンによる銅
相互接続のプロセスフローを概略的に示す図である。
【図１２】 この発明の様々な実施例に従った、デュアルダマシンによる銅
相互接続のプロセスフローを概略的に示す図である。
【図１３】 この発明の様々な実施例に従った、デュアルダマシンによる銅
相互接続のプロセスフローを概略的に示す図である。
【図１４】 この発明の様々な実施例に従った、デュアルダマシンによる銅
相互接続のプロセスフローを概略的に示す図である。
【図１５】 この発明の様々な実施例に従った、デュアルダマシンによる銅
相互接続のプロセスフローを概略的に示す図である。
【図１６】 この発明の様々な実施例に従った、デュアルダマシンによる銅
相互接続のプロセスフローを概略的に示す図である。
【図１７】 この発明の様々な実施例に従った、デュアルダマシンによる銅
相互接続のプロセスフローを概略的に示す図である。
【図１８】 この発明の様々な実施例に従った、デュアルダマシンによる銅
相互接続のプロセスフローを概略的に示す図である。
【図１９】 この発明の様々な実施例に従った、多重層の銅相互接続を概略
的に示す図である。
【図２０】 この発明の様々な実施例に従った銅相互接続が、ＭＯＳトラ
ンジスタのソース/ドレイン領域と接続するのを概略的に示す図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１４年２月６日（２００２．２．６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パーク，スティーブン・キータイ アメリカ合衆国、78733 テキサス州、オ ースティン、シクル・ビュウ・ドライブ、 10043 Ｆターム(参考） 5F033 HH11 JJ01 JJ11 JJ21 JJ23 JJ32 JJ33 KK11 MM01 MM02 NN06 NN07 PP06 PP14 PP27 QQ09 QQ13 QQ16 QQ25 QQ28 QQ48 QQ73 RR03 RR04 RR06 RR08 RR09 SS08 SS13 SS15 XX05 XX33

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 銅相互接続（１６４５）を形成する方法であって、 構造層（１１００）上に第１の誘電体層（１１０５）を形成するステップと、 前記第１の誘電体層（１１０５）内に第１の銅構造（１１２５）を形成するス
    テップと、 前記第１の誘電体層（１１０５）上と前記第１の銅構造（１１２５）上とに犠
    牲誘電体層（１１２０、１１３０）を形成するステップと、 前記犠牲誘電体層（１１２０、１１３０）内の、前記第１の銅構造（１１２５
    ）の少なくとも一部上に開口（１２２０、１２３０）を形成するステップと、 前記開口（１２２０、１２３０）内に第２の銅構造（１５４５）を形成するス
    テップとを含み、前記第２の銅構造（１５４５）は、前記第１の銅構造（１１２
    ５）の前記少なくとも一部と接触し、前記方法はさらに、 前記第１の誘電体層（１１０５）上のかつ前記第２の銅構造（１５４５）に隣
    接する前記犠牲誘電体層（１１２０、１１３０）を除去するステップと、 前記第２の銅構造（１５４５）と前記第１の銅構造（１１２５）とをアニール
    することによって前記銅相互接続（１６４５）を形成するステップとを含む、方
    法。
  2. 【請求項２】 前記第１の誘電体層（１１０５）上にかつ前記銅相互接続（
    １６４５）に隣接して、第２の誘電体層（１７００）を形成するステップをさら
    に含む、請求項１に記載の方法。
  3. 【請求項３】 前記第２の誘電体層（１７００）を平坦化する（１８１０）
    ステップをさらに含み、前記第２の誘電体層（１７００）を形成するステップは
    、多くて約４の誘電率Ｋを有する、低誘電率（低Ｋ）誘電体材料からなる前記第
    ２の誘電体層（１７００）を形成するステップを含む、請求項２に記載の方法。
  4. 【請求項４】 前記第１の誘電体層（１１０５）を形成するステップは、多
    くて約４の誘電率Ｋを有する、低誘電率（低Ｋ）誘電体材料からなる前記第１の
    誘電体層（１１０５）を形成するステップと、化学気相成長（ＣＶＤ）、低圧Ｃ
    ＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物
    理気相成長（ＰＶＤ）、およびスピンオングラスのうちの１つを用いて、前記第
    １の誘電体層（１１０５）を形成するステップとを含む、請求項１に記載の方法
    。
  5. 【請求項５】 前記犠牲誘電体層（１１２０、１１３０）を形成するステッ
    プは、酸化物、オキシナイトライド、二酸化シリコン、窒素含有酸化物、窒素で
    ドープされた酸化物、シリコンオキシナイトライド、Ｋが少なくとも約８である
    、高誘電率（高Ｋ）の酸化チタン、酸化タンタル、およびバリウムストロンチウ
    ムチタン酸塩のうちの１つからなる前記犠牲誘電体層（１１２０、１１３０）を
    形成するステップと、化学気相成長（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プ
    ラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気相成長（ＰＶＤ）、
    および熱成長のうちの１つを用いて、前記犠牲誘電体層（１１２０、１１３０）
    を形成するステップとを含む、請求項１に記載の方法。
  6. 【請求項６】 銅相互接続（６４５）を形成する方法であって、 構造層（１００）上に第１の誘電体層（１２０）を形成するステップと、 前記第１の誘電体層（１２０）内に第１の銅構造（１４０）を形成するステッ
    プと、 前記第１の誘電体層（１２０）上と前記第１の銅構造（１４０）上とに犠牲誘
    電体層（１３０）を形成するステップと、 前記犠牲誘電体層（１３０）内の、前記第１の銅構造（１４０）の少なくとも
    一部上に開口（２２０）を形成するステップと、 前記犠牲誘電体層（１３０）上にかつ前記開口（２２０）の中に、銅の層（４
    ４０）を形成するステップとを含み、前記銅の層（４４０）は、前記第１の銅構
    造（１４０）の前記少なくとも一部と接触し、前記方法はさらに、 前記犠牲誘電体層（１３０）上の前記銅の層（４４０）の一部を除去すること
    によって第２の銅構造（５４５）を形成するステップを含み、前記第２の銅構造
    （５４５）を前記開口（２２０）内に置き、前記方法はさらに、 前記第１の誘電体層（１２０）上のかつ前記第２の銅構造（５４５）に隣接す
    る、前記犠牲誘電体層（１３０）を除去するステップと、 前記第１の銅構造（１４０）と前記第２の銅構造（５４５）とをアニールする
    ことによって前記銅相互接続（６４５）を形成するステップとを含む、方法。
  7. 【請求項７】 前記第１の誘電体層（１２０）上にかつ前記銅相互接続（６
    ４５）に隣接して、第２の誘電体層（７００）を形成するステップをさらに含む
    、請求項６に記載の方法。
  8. 【請求項８】 前記第２の誘電体層（７００）を平坦化する（８１０）ステ
    ップをさらに含み、前記第２の誘電体層（７００）を形成するステップは、多く
    て約４の誘電率Ｋを有する、低誘電率（低Ｋ）誘電体材料からなる、前記第２の
    誘電体層（７００）を形成するステップを含む、請求項７に記載の方法。
  9. 【請求項９】 前記犠牲誘電体層（１３０）を形成するステップは、酸化物
    、オキシナイトライド、二酸化シリコン、窒素含有酸化物、窒素でドープされた
    酸化物、シリコンオキシナイトライド、Ｋが少なくとも約８である、高誘電率（
    高Ｋ）の、酸化チタン、酸化タンタル、およびバリウムストロンチウムチタン酸
    塩のうちの１つからなる前記犠牲誘電体層（１３０）を形成するステップと、化
    学気相成長（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥ
    ＣＶＤ）、スパッタリング、物理気相成長（ＰＶＤ）、および熱成長のうちの１
    つを用いて前記犠牲誘電体層（１３０）を形成するステップとを含み、前記銅の
    層（４４０）を形成するステップは、銅の電気化学的堆積を用いて前記銅の層（
    ４４０）を形成するステップと、前記銅の前記電気化学的堆積の前に、前記開口
    （２２０）内に少なくとも１つのバリア層（３２５Ａ）と銅シード層（３２５Ｂ
    ）とを形成するステップとを含み、前記銅の層（４４０）の一部を除去するステ
    ップは、前記銅の前記電気化学的堆積の後で、化学的機械的研磨を用いて前記銅
    を平坦化するステップを含む、請求項６に記載の方法。
  10. 【請求項１０】 銅相互接続（１６４５）を形成する方法であって、 構造層（１１００）上に第１の誘電体層（１１０５）を形成するステップと、 前記第１の誘電体層（１１０５）内に銅のビア（１１２５）を形成するステッ
    プと、 前記第１の誘電体層（１１０５）上と前記銅のビア（１１２５）上とに犠牲誘
    電体層（１１２０、１１３０）を形成するステップと、 前記犠牲誘電体層（１１２０、１１３０）内の、前記銅のビア（１１２５）の
    少なくとも一部上に、開口（１２２０、１２３０）を形成するステップと、 前記開口（１２２０、１２３０）内に銅線（１５４５）を形成するステップと
    を含み、前記銅線（１５４５）は、前記銅のビア（１１２５）の前記少なくとも
    一部と接触し、前記方法はさらに、 前記第１の誘電体層（１１０５）上のかつ前記銅線（１５４５）に隣接する、
    前記犠牲誘電体層（１１２０、１１３０）を除去するステップと、 前記銅線（１５４５）と前記銅のビア（１１２５）とをアニールすることによ
    って、前記銅相互接続（１６４５）を形成するステップと、 前記第１の誘電体層（１１０５）上にかつ前記銅相互接続（１６４５）に隣接
    して、第２の誘電体層（１７００）を形成するステップと、 前記第２の誘電体層（１７００）を平坦化する（１８１０）ステップとを含み
    、前記第２の誘電体層（１７００）を形成するステップは、多くて約４の誘電率
    Ｋを有する、低誘電率（低Ｋ）誘電体材料からなる前記第２の誘電体層（１７０
    ０）を形成するステップを含み、前記方法はさらに、 前記平坦化された第２の誘電体層（１８１０）上のマスク層（１８２０）を形
    成してパターニングし、前記銅相互接続（１６４５）の少なくとも一部上にマス
    ク層開口を形成するステップを含み、前記第１の誘電体層（１１０５）を形成す
    るステップは、多くて約４の誘電率Ｋを有する、低誘電率（低Ｋ）誘電体材料か
    らなる前記第１の誘電体層（１１０５）を形成するステップと、化学気相成長（
    ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、ス
    パッタリング、物理気相成長（ＰＶＤ）、およびスピンオングラスのうちの１つ
    を用いて前記第１の誘電体層（１１０５）を形成するステップとを含み、前記犠
    牲誘電体層（１１２０、１１３０）を形成するステップは、酸化物、オキシナイ
    トライド、二酸化シリコン、窒素含有酸化物、窒素でドープされた酸化物、シリ
    コンオキシナイトライド、Ｋが少なくとも約８である、高誘電率（高Ｋ）の、酸
    化チタン、酸化タンタル、およびバリウムストロンチウムチタン酸塩のうちの１
    つからなる前記犠牲誘電体層（１１２０、１１３０）を形成するステップと、化
    学気相成長（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥ
    ＣＶＤ）、スパッタリング、物理気相成長（ＰＶＤ）、および熱成長のうちの１
    つを用いて前記犠牲誘電体層（１１２０、１１３０）形成するステップとを含み
    、前記犠牲誘電体層（１１２０、１１３０）内に前記開口（１２２０、１２３０
    ）を形成するステップは、フォトレジストのマスク（１１５０）とエッチングス
    トップ層（１１１５）とのうちの少なくとも１つを用いて、前記犠牲誘電体層（
    １１２０、１１３０）内に前記開口（１２２０、１２３０）を形成するステップ
    を含み、前記フォトレジストのマスク（１１５０）と前記エッチングストップ層
    （１１１５）とのうちの前記少なくとも１つは、前記犠牲誘電体層（１１２０、
    １１３０）上で形成されパターニングされ、前記銅線（１５４５）を形成するス
    テップは、銅の電気化学的堆積を用いて前記銅線（１５４５）を形成するステッ
    プと、前記銅の前記電気化学的堆積の前に、前記開口（１２２０、１２３０）内
    に少なくとも１つのバリア層（１３２５Ａ）と銅シード層（１３２５Ｂ）とを形
    成するステップと、前記銅の前記電気化学的堆積の後で、化学的機械的研磨を用
    いて前記銅を平坦化するステップとを含む、方法。
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