JP2003520448A - エッチングされた低誘電率材料の孔を封じるための誘電体形成 - Google Patents

エッチングされた低誘電率材料の孔を封じるための誘電体形成

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Abstract

(57)【要約】 構造層（１１０）上に第１の誘電体層（１３０）を形成するステップと、第１の誘電体層（１３０）内に第１の開口（２２０）を形成するステップとを含む方法であって、第１の開口（２２０）は側壁を有する。この方法は、第１の開口（２２０）の側壁上に第２の誘電体層（４３０）を形成するステップをさらに含む。

Description

【発明の詳細な説明】
【０００１】
【技術分野】
この発明は、一般に、半導体製造技術に関し、さらに特定的には、コンタクト
の開口およびビアを銅で充填し、銅の相互接続および線を形成するための技術に
関する。
【０００２】
【背景技術】
半導体産業には、マイクロプロセッサ、メモリ素子等の集積回路素子の動作速
度を上げる要求が常にある。ますます高速で動作するコンピュータおよび電子装
置に対する消費者の需要が、この要求をかきたてている。より高速を求めるこの
需要により、トランジスタ等の半導体素子のサイズは絶えず縮小されてきた。す
なわち、典型的な電界効果トランジスタ（ＦＥＴ）の多くの構成要素、たとえば
、チャネル長、接合深さ、ゲート誘電体厚等が縮小される。たとえば、すべて他
の条件が等しければ、ＦＥＴのチャネル長が小さくなるほど、トランジスタの動
作は速くなる。したがって、典型的なトランジスタの構成要素のサイズまたはス
ケールを縮小して、トランジスタだけでなく、このようなトランジスタを組込ん
だ集積回路素子の全体速度を常に上げようとしている。さらに、典型的なトラン
ジスタの構成要素のサイズまたはスケールを縮小することにより、所与の広さの
ウェハ実面積上に製造することのできるトランジスタの密度および数も上昇し、
トランジスタ１つ当りの総コストだけでなく、このようなトランジスタを組込ん
だ集積回路素子のコストも下げる。
【０００３】 しかしながら、典型的なトランジスタの構成要素のサイズまたはスケールを縮
小するには、Ｎ+（Ｐ+）ソース／ドレイン領域、ドープされた多結晶シリコン（
ドープされたポリシリコンまたはドープされたポリ）ゲートコンダクタ等の活性
領域へのコンタクトへの電気的相互接続のサイズおよび断面寸法を縮小すること
も必要になる。電気的相互接続のサイズおよび断面寸法が小さくなるにつれ、抵
抗が増大して、エレクトロマイグレーションが増大する。増大した抵抗およびエ
レクトロマイグレーションは多くの理由により望ましいものではない。たとえば
、増大した抵抗は、素子駆動電流、および素子を介したソース／ドレイン電流を
減少させるおそれがあり、トランジスタ全体の速度および動作に悪影響を及ぼす
おそれもある。さらに、アルミニウム（Ａｌ）相互接続内でのエレクトロマイグ
レーションの影響により、電流が、電流とともにＡｌ原子を実際に運び、原子の
エレクトロマイグレーションを引き起こし、Ａｌ相互接続の機能低下、さらには
抵抗の増大、ならびにＡｌ相互接続の断線および／またはデラミネーションさえ
招くおそれがある。
【０００４】 半導体回路のための理想的な相互接続導体とは、安価であり、パターニングが
容易であり、低い抵抗率を有し、腐食と、エレクトロマイグレーションと、スト
レスマイグレーションとに対し、高い耐性を有するものである。現代の半導体製
造プロセスにおいて、アルミニウム（Ａｌ）は、相互接続用に最も頻繁に用いら
れているが、その主な理由は、Ａｌが安価であり、たとえば、銅（Ｃｕ）に比べ
てエッチングしやすいからである。しかしながら、Ａｌが劣悪なエレクトロマイ
グレーション特性を有し、ストレスマイグレーションを極めて受けやすいために
、典型的には、Ａｌと他の金属とで合金を作らなければならない。
【０００５】 上で論じたように、半導体素子の形態が縮小し、クロック速度が上がるにつれ
、回路金属被覆の抵抗を減らすことが一段と望ましくなった。Ａｌを相互接続に
用いることにより、大きく譲歩された基準の１つは、伝導率の基準である。なぜ
なら、より低い抵抗率（Ａｌは２０℃で２．８２４×１０-6ｏｈｍｓ−ｃｍの抵
抗率を有する）を有する３つの金属、すなわち、１．５９×１０-6ｏｈｍｓ−ｃ
ｍ（２０℃）の抵抗率を有する銀（Ａｇ）、１．７３×１０-6ｏｈｍｓ−ｃｍ（
２０℃）の抵抗率を有する銅（Ｃｕ）、および２．４４×１０-6ｏｈｍｓ−ｃｍ
（２０℃）の抵抗率を有する金（Ａｕ）は、他の重要な基準を満たさないからで
ある。たとえば、銀は比較的高価であり、腐食しやすく、金は非常に高価であり
、エッチングが難しい。銅は、銀とほぼ同じ抵抗率を有し、エレクトロマイグレ
ーションを免れ、高い延性（半導体チップにおいて、異なる材料の異なる膨張率
によって生じる機械的応力から大きく免れさせる）を与え、高融点（Ａｌの６５
９℃に対し、Ｃｕは１０８３℃）を有し、驚くべきことにほとんどの基準を満た
す。しかしながら、Ｃｕは半導体環境下でのエッチングが非常に難しい。Ｃｕの
エッチングが難しいため、結果として、ビアおよび金属線を形成する代替的アプ
ローチを用いる必要がある。ダマシンのアプローチは、線およびビア用に、誘電
体内にトレンチ等の開口をエッチングし、埋込金属パターンを作ることから成っ
ており、サブ−０．２５ミクロン（サブ−０．２５μｍ）デザインルールのＣｕ
金属被覆回路の製造に対する主流である。
【０００６】 しかしながら、Ｃｕ相互接続のより低い抵抗とより高い伝導率とが、より高い
素子密度、すなわち、Ｃｕ相互接続間の距離の縮小と組合さると、Ｃｕ相互接続
間のキャパシタンスの増大を招くおそれがある。Ｃｕ相互接続間のキャパシタン
スの増大は、次いで、半導体素子回路でのＲＣ時間遅延の増大とより長い過渡減
衰時間とを生じる結果となり、半導体素子の全体動作速度を下げてしまう。
【０００７】 Ｃｕ相互接続間でキャパシタンスが増大する問題に対する従来の解決法の１つ
は、ダマシン技術を用いて、中にＣｕ相互接続が形成される層間誘電体層（ＩＬ
Ｄ）に、「低誘電率」または「低Ｋ」の、Ｋが約４以下である誘電体材料を用い
ることである。しかしながら、低Ｋ誘電体材料は、ダマシン技術とともに用いる
のが難しい材料である。たとえば、低Ｋ誘電体材料は、ダマシン技術で用いられ
るエッチングおよび後の処理工程の間に損傷を受けて弱化しやすい。特に、低Ｋ
誘電体材料内に形成されたトレンチおよび／またはビア等の開口の側壁は、とり
わけ傷付きやすい。さらに、低Ｋ誘電体材料は多孔性であり、バリア金属層を堆
積するには、弱く、均一でない基板である。特に、エッチングおよびアッシング
（パターニングのために用いられたフォトレジストマスクを除去するため）の後
、多孔性の低Ｋ誘電体材料は、（多孔性の低Ｋ誘電体材料内にあった空気が一因
である）開孔を有することになり、脱ガスおよび表面粗さのために、バリア金属
層を上に堆積するべき基板には望ましくないものになる。
【０００８】 この発明は、上述の問題の１つ以上を克服するか、少なくともその影響を減ず
ることに向けられる。
【０００９】
【発明の開示】
この発明の一局面において、方法を提供する。この方法は、第１の構造層上に
第１の誘電体層を形成するステップと、第１の誘電体層内に第１の開口を形成す
るステップとを含み、第１の開口は側壁を有する。この方法は、第１の開口の側
壁上に第２の誘電体層を形成するステップを更に含む。
【００１０】 添付の図面とともに以下の説明を参照することにより、この発明を理解するこ
とができる。図面において、参照番号の最も左の有効数字は、それぞれの参照番
号が現れる最初の図面を示す。
【００１１】 この発明は、さまざまな変形および代替的形態が可能であるが、その特定の実
施例を図面で例として示し、ここに詳細を説明する。しかしながら、特定の実施
例の以下の説明は、開示された特定の形態にこの発明を限定するよう意図されず
、反対に、その意図は、前掲の請求項によって規定されるように、この発明の精
神および範囲内にあるすべての変形、等価物、および代替物を包含すべきである
と理解されるべきである。
【００１２】
【この発明を実施するための態様】
この発明の実施例を以下に説明する。不明瞭にならないよう、この明細書中で
は実際の実現化例の特徴すべてを説明しない。どの実施例を開発する際にも、開
発者の特定の目標を達成するために、実現例に特有の判断を多数行なわなければ
ならないことは、当然ながら理解されるであろう。たとえば、実現例毎に異なる
、システム関連およびビジネス関連の制約と整合させる必要がある。さらに、こ
のような開発努力は複雑で時間を消費するものであるが、この開示の恩恵を受け
る当業者にとっては、所定の業務であることが理解されるであろう。
【００１３】 この発明に従った、半導体素子を製造するための方法の実施例を図１−図２０
に示す。半導体素子のさまざまな領域および構造は、極めて精密で鮮明な構成と
輪郭とを有するよう図面に示されているが、当業者は、実際には、これらの領域
および構造が図面で示されるほど精密ではないことを認める。しかしながら、添
付の図面はこの発明の実施例を提供するよう含まれている。
【００１４】 一般に、この発明は半導体素子の製造に向けられる。この明細書を完全に読む
と、当業者にとっては容易に明らかであるように、この発明はさまざまな技術、
たとえば、ＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳ等に適用することができ、論理素子、
メモリ素子等を含むさまざまな素子に対して容易に適用できるが、それに限定さ
れない。
【００１５】 図１が示すように、半導体基板等の構造１００上に、第１の誘電体層１２０と
第１の導体構造１４０（銅金属間ビア接続等）とを形成することができる。しか
しながら、この発明は、シリコンウェハ等の半導体基板の表面上に、Ｃｕベース
の相互接続を形成することに限定されない。むしろ、この開示を完全に読むと、
当業者にとっては明らかであるように、この発明に従って形成されたＣｕベース
の相互接続は、前に形成された半導体素子および／またはプロセス層、たとえば
、トランジスタ、または他の同様の構造上に形成されてよい。実際に、この発明
を用いて、前に形成したプロセス層の上にプロセス層を形成することができる。
構造１００は、シリコン基板またはウェハ等の半導体材料の下層であってよく、
または、代替的に、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等
の層などの、半導体素子の下層（図１０等を参照）であってよく、および／また
は１つもしくは複数の金属相互接続層（図９等を参照）および／または１つもし
くは複数の層間誘電体（ＩＬＤ）層等であってよい。
【００１６】 図１−図８が示すように、この発明のさまざまな実施例に従った、１回のダマ
シンによる銅プロセスフローでは、構造１００上にかつ第１の導体構造１４０に
隣接して、第１の誘電体層１２０を形成する。第１の誘電体層１２０上と第１の
導体構造１４０上とに第２の誘電体層１３０を形成する。パターニングしたフォ
トマスク１５０を第２の誘電体層１３０上に形成する。第１の誘電体層１２０の
中に第１の導体構造１４０を配置する。第１の誘電体層１２０上に、第１の誘電
体層１２０と第２の誘電体層１３０との間にかつ第１の導体構造１４０に隣接し
て、エッチングストップ層（ＥＳＬ）１１０（典型的には窒化シリコン、Ｓｉ3
Ｎ4、または短縮してＳｉＮ）を形成し、パターニングする。必要であれば、化
学的機械的平坦化（ＣＭＰ）を行なって第２の誘電体層１３０を平坦化してもよ
い。第２の誘電体層１３０とパターニングされたフォトマスク１５０との間の、
第２の誘電体層１３０上に、エッチングストップ層１６０（これも典型的にはＳ
ｉＮ）を形成し、パターニングする。
【００１７】 さまざまな「低誘電率」または「低Ｋ」（Ｋは約４以下である）誘電体材料か
ら、第１の誘電体層１２０および第２の誘電体層１３０を形成することができる
。低Ｋである、第１の誘電体層１２０および第２の誘電体層１３０は、このよう
な層を形成するためのさまざまな公知の技術、たとえば、化学気相成長成長（Ｃ
ＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパ
ッタリング、物理気相成長（ＰＶＤ）、スピンオングラス等によって形成されて
よく、各々は、たとえば、約３０００Å−８０００Åの範囲の厚さであってよい
。
【００１８】 Ｋが約４以下である、さまざまな低Ｋ誘電体材料から、低Ｋである、第１の誘
電体層１２０および第２の誘電体層１３０を形成することができる。例には、ア
プライドマテリアル（Applied Material）社のブラックダイヤモンド（Ｒ）（Bl
ack Diamond）、ノベラス（Novellus）社のコーラル（Ｒ）（Coral）、アライド
シグナル（Allied Signal）社のナノグラス（Ｒ）（Nanoglass）、ＪＳＲ社のＬ
ＫＤ５１０４等が含まれる。一実施例では、低Ｋである、第１の誘電体層１２０
および第２の誘電体層１３０の各々は、各々が約５０００Åの厚さである、アプ
ライドマテリアル社のブラックダイヤモンド（Ｒ）からなり、より高いスループ
ットを目指し、ＬＰＣＶＤプロセスによるブランケット堆積によって各々が形成
される。
【００１９】 次に、図２が示すように、パターニングしたフォトマスク１５０、エッチン
グストップ層１６０および１１０（図１−図２）、ならびにフォトリソグラフィ
を用いることにより、金属被覆パターンを形成する。たとえば、導体金属線、コ
ンタクトホール、ビアホール等のための開口（第１の導体構造１４０の少なくと
も一部上に形成された開口またはトレンチ２２０等）を、第２の誘電体層１３０
内までエッチングする（図２）。開口２２０は側壁２３０を有する。開口２２０
は、さまざまな公知の異方性エッチング技術、たとえば、臭化水素（ＨＢｒ）と
アルゴン（Ａｒ）とをエッチャントガスとして用いる、反応性イオンエッチング
（ＲＩＥ）プロセス等を用いることにより、形成され得る。代わりに、たとえば
、ＣＨＦ3とＡｒとをエッチャントガスとするＲＩＥプロセスを用いてよい。ド
ライエッチングをさまざまな実施例で用いることもできる。エッチングは、エッ
チングストップ層１１０と第１の導体構造１４０とで止めることができる。
【００２０】 図３が示すように、たとえば、アッシングによって、パターニングしたフォト
マスク１５０（図１−図２）を剥がす。代わりに、たとえば、硫酸（Ｈ2ＳＯ4）
と過酸化水素（Ｈ2Ｏ2）の１：１溶液を用い、パターニングしたフォトマスク１
５０を剥がしてよい。アッシングまたはその他の態様による、開口２２０のエッ
チングおよびパターニングしたフォトマスク１５０（図１−図２）の除去により
、第２の誘電体層１３０の多孔性低Ｋ誘電体材料が、開口２２０の側壁２３０内
に開孔３００を有するおそれがある。開口２２０の側壁２３０内の開孔３００は
、第２の誘電体層１３０の多孔性低Ｋ誘電体材料内にあった空気が一因であるお
それがある。開口２２０の側壁２３０内の開孔３００を被覆せずに置くと、脱ガ
スおよび表面粗さのために、バリア金属層を堆積するには望ましくない基板にな
るであろう。
【００２１】 図４が示すように、開口２２０に隣接する誘電体層４３０により、開口２２０
の側壁２３０内の開孔３００を被覆することができる。誘電体層４３０は、開口
２２０の側壁２３０内の開孔３００を被覆し、および／または封じ、開口２２０
に隣接する誘電体層４３０の、より滑らかで、より安定した表面４４０を形成す
る。開口２２０に隣接する誘電体層４３０の、より滑らかで、より安定した表面
４４０は、後に形成した１つ以上のバリア金属層（図５を参照して、以下により
詳細を説明する、バリア金属層５２５Ａ等）に対し、よりよい密着力をもたらす
。
【００２２】 さまざまな実施例において、誘電体層４３０は、このような層を形成するため
のさまざまな公知の技術、たとえば、化学気相成長（ＣＶＤ）、低圧ＣＶＤ（Ｌ
ＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気相成
長（ＰＶＤ）、熱成長、スピンオングラス等によって形成され得る。誘電体層４
３０は、約５０−５００Åの範囲の厚さであってよい。一実施例において、誘電
体層４３０は、約１００Åの厚さの二酸化シリコン（ＳｉＯ2）からなり、より
高いスループットを目指し、ＬＰＣＶＤプロセスによるブランケット堆積によっ
て形成される。
【００２３】 誘電体層４３０をさまざまな誘電体材料から形成することができ、たとえば、
酸化物（Ｇｅ酸化物等）、オキシナイトライド（ＧａＰオキシナイトライド等）
、二酸化シリコン（ＳｉＯ2）、窒素含有酸化物（窒素含有ＳｉＯ2等）、窒素で
ドープされた酸化物（Ｎ2が注入されたＳｉＯ2等）、シリコンオシキナイトライ
ド（ＳｉxＯyＮz）等であってよい。誘電体層４３０は、Ｋが約８以上である「
高誘電率」または「高Ｋ」の、任意の適切な材料、たとえば、酸化チタン（Ｔｉ
Ｏ2等のＴｉxＯy）、酸化タンタル（Ｔａ2Ｏ5等のＴａxＯy）、バリウムストロ
ンチウムチタン酸塩（ＢＳＴ，ＢａＴｉＯ3／ＳｒＴｉＯ3）等から形成すること
もできる。
【００２４】 さまざまな代替的実施例では、Ｋが約４以下である、さまざまな低Ｋ誘電体材
料から、誘電体層４３０を形成することができる。例には、アプライドマテリア
ル社のブラックダイヤモンド（Ｒ）、ノベラス社のコーラル（Ｒ）、アライドシ
グナル社のナノグラス（Ｒ）、ＪＳＲ社のＬＫＤ５１０４等が含まれる。一実施
例では、誘電体層４３０は、約３００Åの範囲の厚さである、アプライドマテリ
アル社のブラックダイヤモンド（Ｒ）からなり、より高いスループットを目指し
、ＬＰＣＶＤプロセスによるブランケット堆積によって形成される。代わりに、
アッシングまたはその他の態様による、開口２２０のエッチングおよびパターニ
ングしたフォトマスク１５０（図１−図２）の除去の後、構造１００を誘電体堆
積チャンバ（図示せず）内に入れてもよく、低Ｋ誘電体材料をＬＰＣＶＤプロセ
スによってブランケット堆積し、異方性エッチングしてもよく、図４が示すよう
に、開口２２０の側壁２３０上にスペーサを形成し、開口２２０の側壁２３０を
滑らかにし、後に形成した１つ以上のバリア金属層（図５を参照して、以下によ
り詳細を説明する、バリア金属層５２５Ａ等）のステップカバレージを改善する
。さまざまな他の代替的実施例では、アプライドマテリアル社のプロデューサ（
Ｒ）（Producer）装置等の高密度プラズマ（ＨＤＰ）装置を用い、約２０−３０
の層に対して層毎に堆積とエッチングとを繰り返し行なうことにより、さまざま
な低Ｋ誘電体材料から、誘電体層４３０を形成することができる。
【００２５】 図５が示すように、次に、エッチングストップ層１６０を剥がし、気相成長を
行ない、薄いバリア金属層５２５Ａと銅シード層５２５Ｂ（または他の導体材料
からなるシード層）とを表面全体に適用する。バリア金属層５２５Ａと銅シード
層５２５Ｂとは、第２の誘電体層１３０の上表面５３０の全体に加え、より滑ら
かでより安定した表面４４０と開口２２０の底表面５５０とにブランケット堆積
し、図５が示すように、導体表面５３５を形成する。
【００２６】 タンタルまたは窒化タンタル等のバリア金属材料からなる少なくとも１つの層
から、バリア金属層５２５Ａを形成してよい。たとえば、窒化チタン、チタン−
タングステン、窒化チタン−タングステン、マグネシウム、または他の適切なバ
リア金属から、バリア金属層５２５Ａを形成してもよい。銅シード層５２５Ｂは
、たとえば、物理気相成長（ＰＶＤ）または化学気相成長（ＣＶＤ）によって、
１つ以上のバリア金属層５２５Ａの上に形成されてよい。
【００２７】 銅バルクのトレンチ充填（または、他の導体材料のトレンチ充填）は、電気め
っき技術を用いて行なわれることが多く、導体表面５３５を電極（図示せず）に
機械的にクランプして電気的接触を確立し、次に、Ｃｕイオン（または、他の導
体材料のイオン）を含む電解液に構造１００を浸す。次に、ウェハ電解システム
を介して電流を通し、導体表面５３５上にＣｕ（または、他の導体材料のイオン
）の還元と堆積とを生じさせる。さらに、ウェハ電解システムの交流バイアスは
、高密度プラズマ（ＨＤＰ）テトラエチルオルトシリケート（ＴＥＯＳ）誘電体
堆積において用いられる、堆積−エッチングの循環と同様に、堆積されたＣｕ膜
（または、他の導体材料からなる膜）を自己平坦化する方法と考えられてきた。
【００２８】 図６が示すように、このプロセスは典型的に、導体表面５３５の全体にわたっ
て実質的に一定の厚さである、Ｃｕ６４０（または、他の導体材料）のコンフォ
ーマルコーティングを形成する。図７が示すように、Ｃｕ６４０の十分に厚い層
が堆積されると、Ｃｕ６４０の層は化学的機械的研磨（ＣＭＰ）技術を用いて平
坦化される。ＣＭＰを用いた平坦化により、第２の誘電体層１３０の上表面５３
０の全体から、ＣｕとＴａバリア金属とのすべてが取り除かれ、図７が示すよう
に、Ｃｕ６４０は、Ｃｕ充填トレンチ等の金属構造内にのみ残り、１つ以上のバ
リア金属層５２５Ａと銅シード層５２５Ｂ（図５および図６）とのそれぞれ残存
する部分７２５Ａと７２５Ｂとに隣接して、銅相互接続７４５を形成する。
【００２９】 図７が示すように、Ｃｕ相互接続７４５は、１つ以上のバリア金属層５２５Ａ
と銅シード層５２５Ｂ（図５および図６）との残存する部分７２５Ａと７２５Ｂ
とに隣接するＣｕ６４０を、第１の導体構造１４０までアニールすることによっ
て形成され得る。アニールプロセスは、約１００−５００℃の範囲の温度で、約
１−１８０分の範囲の時間、アンモニア（ＮＨ3）、分子窒素（Ｎ2）、分子水素
（Ｈ2）、アルゴン（Ａｒ）等のうちの少なくとも１つを含んでもよい窒素含有
環境下で、従来の管の炉において行なうことができる。代わりに、アニールプロ
セスは、約１００−５００℃の範囲の温度で、約１０−１８０秒の範囲の時間、
分子窒素（Ｎ2）、分子水素（Ｈ2）、アルゴン（Ａｒ）等のうちの少なくとも１
つを含んでもよい窒素含有環境下で行なわれる、高速熱アニール（ＲＴＡ）プロ
セスであってよい。
【００３０】 図８が示すように、第２の低Ｋ誘電体層１３０は、化学的機械的研磨（ＣＭＰ
）技術を用い、必要に応じて平坦化され得る。平坦化により、平坦化された第２
の低Ｋ誘電体層１３０は、Ｃｕ相互接続７４５に隣接してかつエッチングストッ
プ層１１０上に残り、Ｃｕ相互接続層８００を形成する。Ｃｕ相互接続層８００
は、第２の誘電体層１３０の処理された領域４３０に隣接する、Ｃｕ相互接続７
４５を含んでよい。Ｃｕ相互接続層８００は、さらに、エッチングストップ層１
１０を含んでよい。図８が示すように、Ｃｕ相互接続層８００は、さらに、第２
の低Ｋ誘電体層１３０上とＣｕ相互接続７４５の少なくとも一部上とに形成され
パターニングされた、エッチングストップ層８２０（「ハードマスク」としても
公知であり、典型的には、窒化シリコン、Ｓｉ3Ｎ4、または短縮してＳｉＮから
形成される）を含んでよい。
【００３１】 図９が示すように、Ｃｕ相互接続層８００は、Ｃｕ相互接続層９００の下にあ
る構造層（構造１００と同様）であってよい。Ｃｕ相互接続層９００は、平坦化
された低Ｋ誘電体層９３５の処理された領域９４５に近接する、Ｃｕ充填トレン
チ９４０および金属間ビア接続９１０を含んでよい。金属間ビア接続９１０は、
第１のＣｕ構造１４０と同様のＣｕ構造であってよく、金属間ビア接続９１０は
、Ｃｕ相互接続７４５（図７）の形成に関連した、上述のアニールと同様の方法
で、Ｃｕ充填トレンチ９４０までアニールされ得る。Ｃｕ相互接続層９００は、
さらに、平坦化された低Ｋ誘電体層９２５および／または９３５上にそれぞれ形
成されパターニングされた、エッチングストップ層８２０および／またはエッチ
ングストップ層９１５および／またはエッチングストップ層９２０（「ハードマ
スク」としても公知であり、典型的に、窒化シリコン、Ｓｉ3Ｎ4、または短縮し
てＳｉＮから形成される）を含んでよい。エッチングストップ層９２０は、さら
に、Ｃｕ充填トレンチ９４０の少なくとも一部上に形成されてよい。
【００３２】 図１０が示すように、ＭＯＳトランジスタ１０１０は、Ｃｕ相互接続層１００
０の下にある構造層（構造１００と同様）であってよい。Ｃｕ相互接続層１００
０は、平坦化された低Ｋ誘電体層１０４０の処理された領域１０５０に近接する
、Ｃｕ充填トレンチ１０２０および銅の金属間ビア接続１０３０を含んでよい。
銅の金属間ビア接続１０３０は、第１のＣｕ構造１４０と同様のＣｕ構造であっ
てよく、銅の金属間ビア接続１０３０は、Ｃｕ相互接続７４５（図７）の形成に
関連する、上述のアニールと同様の方法で、第２のＣｕ構造１０２０までアニー
ルされ得る。
【００３３】 図１１が示すように、半導体基板等の構造１１００上に、第１の誘電体層１１
０５と第１の導体構造１１２５（銅の金属間ビア接続等）とを形成することがで
きる。しかしながら、この発明は、たとえば、シリコンウェハ等の半導体基板の
表面上に、Ｃｕベースの相互接続を形成することに限定されない。むしろ、この
開示を完全に読むと、当業者にとっては明らかであるように、この発明に従って
形成されたＣｕベースの相互接続は、前に形成された半導体素子および／または
プロセス層、たとえば、トランジスタ、または他の同様の構造上に形成されてよ
い。実際に、この発明を用いて、前に形成したプロセス層の上にプロセス層を形
成することができる。構造１１００は、シリコン基板またはウェハ等の半導体材
料の下層であってよく、または、代替的に、金属酸化物半導体電界効果トランジ
スタ（ＭＯＳＦＥＴ）等の層などの、半導体素子の下層（図２０等を参照）であ
ってよく、および／または１つもしくは複数の金属相互接続層（図１９等を参照
）および／または１つもしくは複数の層間誘電体（ＩＬＤ）層等であってよい。
【００３４】 図１１−図１８が示すように、この発明のさまざまな実施例に従った、デュア
ルダマシン銅プロセスフローでは、第１の誘電体層１１０５上と第１の導体構造
１１２５上とに、第２の誘電体層１１２０を形成する。第２の誘電体層１１２０
上に、第３の誘電体層１１３０を形成する。パターニングしたフォトマスク１１
５０を第３の誘電体層１１３０上に形成する。第１の誘電体層１１０５上におい
て、第１の誘電体層１１０５と第２の誘電体層１１２０との間に、エッチングス
トップ層（ＥＳＬ）１１１０（「ハードマスク」としても公知であり、典型的に
は、窒化シリコン、Ｓｉ3Ｎ4、または短縮してＳｉＮから形成される）を形成し
、パターニングする。同様に、第２の誘電体層１１２０上において、第２の誘電
体層１１２０とパターニングしたフォトマスク１１５０との間に、エッチングス
トップ層１１６０（これも、典型的にはＳｉＮ）を形成し、パターニングする。
【００３５】 図１２に関連して、以下により詳細に説明するように、第１のエッチングスト
ップ層１１１０と第２のエッチングストップ層１１１５とは、デュアルダマシン
銅プロセスフローにおいて形成される、銅相互接続の下の（ビア）部分を規定す
る。必要であれば、化学的機械的平坦化（ＣＭＰ）を行なって第３の誘電体層１
１３０を平坦化することができる。第３の誘電体層１１３０上の、第３の誘電体
層１１３０とパターニングしたフォトマスク１１５０との間に、エッチングスト
ップ層１１６０（これも典型的にはＳｉＮ）を形成し、パターニングする。
【００３６】 さまざまな「低誘電率」または「低Ｋ」（Ｋは約４以下である）誘電体材料か
ら、第１の誘電体層１１０５、第２の誘電体層１１２０、および第３の誘電体層
１１３０を形成することができる。低Ｋである、第１の誘電体層１１０５、第２
の誘電体層１１２０、および第３の誘電体層１１３０は、このような層を形成す
るためのさまざまな公知の技術、たとえば、化学気相成長成長（ＣＶＤ）、低圧
ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、
物理気相成長（ＰＶＤ）、スピンオングラス等によって形成されてよく、各々は
、たとえば、約３０００Å−８０００Åの範囲の厚さであってよい。
【００３７】 Ｋが約４以下である、さまざまな低Ｋ誘電体材料から、低Ｋである、第１の誘
電体層１１０５、第２の誘電体層１１２０、および第３の誘電体層１１３０を形
成することができる。例には、アプライドマテリアル社のブラックダイヤモンド
（Ｒ）、ノベラス社のコーラル（Ｒ）、アライドシグナル社のナノグラス（Ｒ）
、ＪＳＲ社のＬＫＤ５１０４等が含まれる。一実施例では、低Ｋである、第１の
誘電体層１１０５、第２の誘電体層１１２０、および第３の誘電体層１１３０の
各々は、各々が約５０００Åの厚さである、アプライドマテリアル社のブラック
ダイヤモンド（Ｒ）からなり、より高いスループットを目指し、プラズマ増速Ｃ
ＶＤ（ＰＥＣＶＤ）によるブランケット堆積によって各々が形成される。
【００３８】 次に、図１２が示すように、パターニングしたフォトマスク１１５０、エッ
チングストップ層１１６０、１１１５、および１１１０（図１１−図１２）、な
らびにフォトリソグラフィを用いることにより、金属被覆パターンを形成する。
たとえば、導体金属線、コンタクトホール、ビアホール等のための、ビア１２２
０およびトレンチ１２３０等の第１および第２の開口を、それぞれ第２の誘電体
層１１２０と第３の誘電体層１１３０との内までエッチングする（図１２）。第
１の開口１２２０および第２の開口１２３０は、それぞれ側壁１２２５および１
２３５を有する。第１の開口１２２０および第２の開口１２３０は、さまざまな
公知の異方性エッチング技術、たとえば、臭化水素（ＨＢｒ）とアルゴン（Ａｒ
）とをエッチャントガスとして用いる、反応性イオンエッチング（ＲＩＥ）プロ
セス等を用いることにより、形成され得る。代わりに、たとえば、ＣＨＦ3とＡ
ｒとをエッチャントガスとするＲＩＥプロセスを用いてよい。ドライエッチング
をさまざまな実施例で用いることもできる。エッチングは、エッチングストップ
層１１１０と第１の導体構造１１２５とで止めることができる。
【００３９】 図１３が示すように、たとえば、アッシングによって、パターニングしたフォ
トマスク１１５０を剥がす。代わりに、たとえば、硫酸（Ｈ2ＳＯ4）と過酸化水
素（Ｈ2Ｏ2）の１：１溶液を用い、パターニングしたフォトマスク１１５０を剥
がしてよい。アッシングまたはその他の態様による、開口１２２０および１２３
０のエッチング、ならびにパターニングしたフォトマスク１１５０（図１１−図
１２）の除去により、第１の誘電体層１１２０および第２の誘電体層１１３０の
多孔性低Ｋ誘電体材料が、開口１２２０および１２３０のそれぞれの側壁１２２
５および１２３５内に、それぞれ開孔１３００を有するおそれがある。開孔１３
００は、第１の誘電体層１１２０および第２の誘電体層１１３０の多孔性低Ｋ誘
電体材料内にあった空気が一因である可能性がある。開孔１３００を被覆せずに
置くと、脱ガスおよび表面粗さのために、バリア金属層を堆積するには望ましく
ない基板になるであろう。
【００４０】 図１４が示すように、開口１２２０と１２３０とにそれぞれ隣接する誘電体層
１４２０と１４３０とにより、開孔１３００を被覆することができる。誘電体層
１４２０と１４３０とは、開孔１３００を被覆し、および／または封じ、開口１
２２０と１２３０とにそれぞれ隣接する誘電体層１４２０と１４３０との、より
滑らかで、より安定したそれぞれの表面１４２５と１４３５とを形成する。開口
１２２０と１２３０とにそれぞれ隣接する誘電体層１４２０と１４３０との、よ
り滑らかで、より安定したそれぞれの表面１４２５と１４３５とは、後に形成し
た１つ以上のバリア金属層（図１５を参照して、以下により詳細を説明する、バ
リア金属層１５２５Ａ等）に対し、よりよい密着力をもたらす。
【００４１】 さまざまな実施例において、誘電体層１４２０と１４３０とは、このような層
を形成するためのさまざまな公知の技術、たとえば、化学気相成長（ＣＶＤ）、
低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリン
グ、物理気相成長（ＰＶＤ）、熱成長、スピンオングラス等によって形成され得
る。誘電体層１４２０と誘電体層１４３０との各々は、約５０−５００Åの範囲
の厚さであってよい。一実施例において、誘電体層１４２０と１４３０との各々
は、各々が約１００Åの厚さの二酸化シリコン（ＳｉＯ2）からなり、より高い
スループットを目指し、ＬＰＣＶＤプロセスによるブランケット堆積によって形
成される。
【００４２】 犠牲誘電体層１４２０と１４３０とをさまざまな誘電体材料から形成すること
ができ、たとえば、酸化物（Ｇｅ酸化物等）、オキシナイトライド（ＧａＰオキ
シナイトライド等）、二酸化シリコン（ＳｉＯ2）、窒素含有酸化物（窒素含有
ＳｉＯ2等）、窒素でドープされた酸化物（Ｎ2が注入されたＳｉＯ2等）、シリ
コンオシキナイトライド（ＳｉxＯyＮz）等であってよい。誘電体層１４２０と
１４３０とは、Ｋが約８以上である「高誘電率」または「高Ｋ」の、任意の適切
な材料、たとえば、酸化チタン（ＴｉＯ2等のＴｉxＯy）、酸化タンタル（Ｔａ2 Ｏ5等のＴａxＯy）、バリウムストロンチウムチタン酸塩（ＢＳＴ，ＢａＴｉＯ3 ／ＳｒＴｉＯ3）等から形成することもできる。
【００４３】 さまざまな実施例において、Ｋが約４以下である、さまざまな低Ｋ誘電体材料
から、誘電体層１４２０と１４３０とを形成することができる。例には、アプラ
イドマテリアル社のブラックダイヤモンド（Ｒ）、ノベラス社のコーラル（Ｒ）
、アライドシグナル社のナノグラス（Ｒ）、ＪＳＲ社のＬＫＤ５１０４等が含ま
れる。一実施例では、誘電体層１４２０と１４３０との各々は、各々が約３００
Åの範囲の厚さである、アプライドマテリアル社のブラックダイヤモンド（Ｒ）
からなり、より高いスループットを目指し、ＬＰＣＶＤプロセスによるブランケ
ット堆積によって各々が形成される。たとえば、アッシングまたはその他の態様
による、開口１２２０と１２３０とのエッチング、およびパターニングしたフォ
トマスク１１５０（図１１−図１２）の除去の後、構造１１００を誘電体堆積チ
ャンバ（図示せず）内に入れてもよく、低Ｋ誘電体材料をＬＰＣＶＤプロセスに
より、それぞれ開口１２２０と１２３０との側壁１２２５と１２３５との上にブ
ランケット堆積してもよい。次に、低Ｋ誘電体材料を、例えばＲＩＥを用いて異
方的にエッチングし、図１４が示すように、スペーサ様の誘電体層１４２０と１
４３０とを形成し、開口２２０の側壁２３０を滑らかにし、後に形成された１つ
以上のバリア金属層（図１５を参照して、以下により詳細を説明する、バリア金
属層１５２５Ａ等）のステップカバレージを改善することができる。さまざまな
他の代替的実施例では、アプライドマテリアル社のプロデューサ（Ｒ）装置等の
高密度プラズマ（ＨＤＰ）装置を用い、約２０−３０の層に対して層毎に堆積と
エッチングとを繰り返し行なうことにより、さまざまな低Ｋ誘電体材料から、誘
電体層１４２０と１４３０とを形成することができる。
【００４４】 図１５が示すように、次に、エッチングストップ層１１６０を剥がし、薄いバ
リア金属層１５２５Ａと銅シード層１５２５Ｂ（または他の導体材料からなるシ
ード層）とを、気相成長を行なうことにより、表面全体に適用する。バリア金属
層１５２５Ａと銅シード層１５２５Ｂとは、第３の誘電体層１１３０の上表面１
５３０の全体に加え、それぞれ第１の開口１２２０と第２の開口１２３０との、
より滑らかでより安定したそれぞれの表面１４２５と１４３５、およびそれぞれ
の底領域１５４０と１５５０とにブランケット堆積し、図１５が示すように、導
体表面１５３５を形成する。
【００４５】 タンタルまたは窒化タンタル等のバリア金属材料からなる少なくとも１つの層
から、バリア金属層１５２５Ａを形成してよい。たとえば、窒化チタン、チタン
−タングステン、窒化チタン−タングステン、マグネシウム、または他の適切な
バリア金属から、バリア金属層１５２５Ａを形成してもよい。銅シード層１５２
５Ｂは、たとえば、物理気相成長（ＰＶＤ）または化学気相成長（ＣＶＤ）によ
って、１つ以上のバリア金属層１５２５Ａ上に形成されてよい。
【００４６】 銅バルクのトレンチ充填（または、他の導体材料のトレンチ充填）は、電気め
っき技術を用いて行なわれることが多く、導体表面１５３５を電極（図示せず）
に機械的にクランプして電気的接触を確立し、次に、Ｃｕイオン（または、他の
導体材料のイオン）を含む電解液に構造１１００を浸す。次に、ウェハ電解シス
テムを介して電流を流し、導体表面１５３５上にＣｕ（または、他の導体材料の
イオン）の還元と堆積とを生じさせる。さらに、ウェハ電解システムの交流バイ
アスは、高密度プラズマ（ＨＤＰ）テトラエチルオルトシリケート（ＴＥＯＳ）
誘電体堆積において用いられる、堆積−エッチングの循環と同様に、堆積された
Ｃｕ膜（または、他の導体材料からなる膜）を自己平坦化する方法と考えられて
きた。
【００４７】 図１６が示すように、このプロセスは典型的に、導体表面１５３５の全体にわ
たって実質的に一定の厚さである、Ｃｕ１６４０（または、他の導体材料）のコ
ンフォーマルコーティングを形成する。図１７が示すように、Ｃｕ１６４０の十
分に厚い層が堆積されると、Ｃｕ１６４０の層は化学的機械的平坦化（ＣＭＰ）
技術を用いて平坦化される。ＣＭＰを用いた平坦化により、第３の誘電体層１１
３０の上表面１５３０の全体から、ＣｕとＴａバリア金属とのすべてが取り除か
れ、Ｃｕ１６４０は、Ｃｕ充填トレンチおよびビア等の金属構造内にのみ残り、
図１７が示すように、１つ以上のバリア金属層１５２５Ａと銅シード層１５２５
Ｂ（図１５および図１６）とのそれぞれ残存する部分１７２５Ａと１７２５Ｂと
に隣接する、Ｃｕ相互接続１７４５を形成する。
【００４８】 図１７が示すように、Ｃｕ相互接続１７４５は、１つ以上のバリア金属層１５
２５Ａと銅シード層１５２５Ｂ（図１５および図１６）との残存する部分１７２
５Ａと１７２５Ｂとに隣接するＣｕ１６４０を、第１の導体構造１１２５までア
ニールすることによって形成され得る。アニールプロセスは、約１００−５００
℃の範囲の温度で、約１−１８０分の範囲の時間、アンモニア（ＮＨ3）、分子
窒素（Ｎ2）、分子水素（Ｈ2）、アルゴン（Ａｒ）等のうちの少なくとも１つを
含んでもよい窒素含有環境下で、従来の管の炉において行なうことができる。代
わりに、アニールプロセスは、約１００−５００℃の範囲の温度で、約１０−１
８０秒の範囲の時間、分子窒素（Ｎ2）、分子水素（Ｈ2）、アルゴン（Ａｒ）等
のうちの少なくとも１つを含んでもよい窒素含有環境下で行なわれる、高速熱ア
ニール（ＲＴＡ）プロセスであってよい。
【００４９】 図１８が示すように、第３の低Ｋ誘電体層１１３０は、化学的機械的平坦化（
ＣＭＰ）技術を用い、必要に応じて平坦化され得る。平坦化により、平坦化され
た第３の低Ｋ誘電体層１１３０は、Ｃｕ相互接続１７４５に隣接してかつエッチ
ングストップ層１１１５上に残り、Ｃｕ相互接続層１８００の一部を形成する。
Ｃｕ相互接続層１８００は、第２の誘電体層１１２０と第３の誘電体層１１３０
との、それぞれ処理された領域１４２０と１４３０とにそれぞれ隣接する、Ｃｕ
相互接続１７４５を含んでよい。Ｃｕ相互接続層１８００は、さらに、第１のエ
ッチングストップ層１１１０を含んでよい。図１８が示すように、Ｃｕ相互接続
層１８００は、さらに、第３の誘電体層１１３０上とＣｕ相互接続１７４５の少
なくとも一部上とに形成されパターニングされた、エッチングストップ層１８２
０（「ハードマスク」としても公知であり、典型的には、窒化シリコン、Ｓｉ3
Ｎ4、または省略してＳｉＮから形成される）を含んでよい。
【００５０】 図１９が示すように、Ｃｕ相互接続層１８００は、Ｃｕ相互接続層１９００の
下にある構造層（構造１１００と同様）であってよい。さまざまな実施例におい
て、Ｃｕ相互接続層１９００は、平坦化された低Ｋ誘電体層１９３５の処理され
た領域１９４５に隣接するＣｕ充填トレンチ１９４０と、平坦化された低Ｋ誘電
体層１９２５に隣接する金属間ビア接続１９１０と、低Ｋ誘電体層１９３５と１
９２５との間のエッチングストップ層１９１５とを含むことができる。金属間ビ
ア接続１９１０は、第１のＣｕ構造１１２５と同様のＣｕ構造であってよく、金
属間ビア接続１９１０は、Ｃｕ相互接続７４５（図７）の形成に関連した、上述
のアニールと同様の方法で、Ｃｕ充填トレンチ１９４０までアニールされ得る。
Ｃｕ相互接続層１９００は、さらに、平坦化された低Ｋ誘電体層１９３５上とＣ
ｕ充填トレンチ１９４０の少なくとも一部上とに形成されパターニングされた、
エッチングストップ層１８２０および／またはエッチングストップ層１９２０を
含むことができる。
【００５１】 さまざまな代替的実施例において、Ｃｕ相互接続層１９００はＣｕ相互接続層
１８００と同様であってよく、Ｃｕ相互接続層１９００は、たとえば、Ｃｕ相互
接続１７４５（図１７−図１８）と同様のＣｕ相互接続（図示せず）が中に配置
される。Ｃｕ相互接続層１９００内に配置されたＣｕ相互接続は、Ｃｕ相互接続
１７４５（図１７）の形成に関する、上述のアニールと同様の方法で、Ｃｕ相互
接続層１８００内に配置されたＣｕ相互接続１７４５までアニールされ得る。
【００５２】 図２０が示すように、ＭＯＳトランジスタ２０１０は、Ｃｕ相互接続層２００
０の下にある構造層（構造１１００と同様）であってよい。Ｃｕ相互接続層２０
００は、平坦化された低Ｋ誘電体層２０４０の処理された領域２０５０に隣接す
る、Ｃｕ充填トレンチおよびビア２０２０を含んでよい。Ｃｕ充填トレンチおよ
びビア２０２０は、Ｃｕ相互接続１７４５（図１７）の形成に関する、上述のア
ニールと同様の方法で、ＭＯＳトランジスタ２０１０のソース／ドレイン領域２
０１５等の、下にある導体構造までアニールされ得る。
【００５３】 図１１−図１８が示すような、この発明のさまざまな実施例に従ったデュアル
ダマシン銅プロセスフローは、バリア金属層およびＣｕシード層の形成前、なら
びにＣｕによるトレンチ充填の前に、より複雑なパターンをエッチングすること
により、金属間ビア接続の形成と、Ｃｕによるトレンチ充填とを組合せる。トレ
ンチのエッチングは、ビアホール（図１２の第１の開口１２２０等）が完全にエ
ッチングされるまで続く。図１３−図１８が示すような、この発明のさまざまな
実施例に従った、デュアルダマシン銅プロセスフローのその他の部分は、図３−
図８が示すような、この発明のさまざまな実施例に従った、対応する１回のダマ
シン銅プロセスフローと本質的に同じである。しかしながら、全体的に、この発
明のさまざまな実施例に従った、デュアルダマシン銅プロセスフローは、処理工
程の数を著しく減らし、Ｃｕ金属被覆を達成する好ましい方法である。
【００５４】 銅相互接続を形成する方法の、上に開示されたどの実施例も、従来のダマシン
技術で典型的に用いられる従来の低Ｋ材料に比べてはるかに丈夫である、孔の被
覆された誘電体材料と共に、従来のダマシン技術を用い、銅相互接続を形成する
ことができる。従来のダマシン技術におけるエッチングおよび後の処理工程の間
、孔の被覆された誘電体材料は、従来の低Ｋ材料に比べてはるかに損傷を受けに
くい。銅相互接続に隣接する、孔の被覆された低Ｋ誘電体層を形成することによ
り、低Ｋ誘電体層を用い、隣接する銅相互接続間のキャパシタンスとＲＣ遅延と
を減少させるという利点のすべてを保持し、しかも、従来のダマシン処理の間に
、従来の開孔低Ｋ誘電体を用いて何の困難もなく、銅相互接続を形成することが
できる。
【００５５】 上に開示された特定の実施例は例示のみであり、この教示の恩恵を受ける当業
者にとっては明らかである、異なるが等価の方法によって、この発明を変更し、
実施することができる。さらに、前掲の請求項で説明される以外は、ここに示さ
れる構成または設計の詳細にいかなる限定も意図されない。したがって、上に開
示された特定の実施例を変形または変更することができ、すべてこのような変形
は、この発明の範囲および精神の中にあると考えられることは明らかである。し
たがって、ここで求められる保護は、前掲の請求項に示されるものによる。
【図面の簡単な説明】
【図１】 この発明のさまざまな実施例に従った、１回のダマシンによる銅
相互接続のプロセスフローを概略的に示す図である。
【図２】 この発明のさまざまな実施例に従った、１回のダマシンによる銅
相互接続のプロセスフローを概略的に示す図である。
【図３】 この発明のさまざまな実施例に従った、１回のダマシンによる銅
相互接続のプロセスフローを概略的に示す図である。
【図４】 この発明のさまざまな実施例に従った、１回のダマシンによる銅
相互接続のプロセスフローを概略的に示す図である。
【図５】 この発明のさまざまな実施例に従った、１回のダマシンによる銅
相互接続のプロセスフローを概略的に示す図である。
【図６】 この発明のさまざまな実施例に従った、１回のダマシンによる銅
相互接続のプロセスフローを概略的に示す図である。
【図７】 この発明のさまざまな実施例に従った、１回のダマシンによる銅
相互接続のプロセスフローを概略的に示す図である。
【図８】 この発明のさまざまな実施例に従った、１回のダマシンによる銅
相互接続のプロセスフローを概略的に示す図である。
【図９】 この発明のさまざまな実施例に従った、多重層の銅相互接続を概
略的に示す図である。
【図１０】 この発明のさまざまな実施例に従った銅相互接続が、ＭＯＳト
ランジスタのソース／ドレイン領域と接続するのを概略的に示す図である。
【図１１】 この発明のさまざまな実施例に従った、デュアルダマシンによ
る銅相互接続を概略的に示す図である。
【図１２】 この発明のさまざまな実施例に従った、デュアルダマシンによ
る銅相互接続のプロセスフローを概略的に示す図である。
【図１３】 この発明のさまざまな実施例に従った、デュアルダマシンによ
る銅相互接続のプロセスフローを概略的に示す図である。
【図１４】 この発明のさまざまな実施例に従った、デュアルダマシンによ
る銅相互接続のプロセスフローを概略的に示す図である。
【図１５】 この発明のさまざまな実施例に従った、デュアルダマシンによ
る銅相互接続のプロセスフローを概略的に示す図である。
【図１６】 この発明のさまざまな実施例に従った、デュアルダマシンによ
る銅相互接続のプロセスフローを概略的に示す図である。
【図１７】 この発明のさまざまな実施例に従った、デュアルダマシンによ
る銅相互接続のプロセスフローを概略的に示す図である。
【図１８】 この発明のさまざまな実施例に従った、デュアルダマシンによ
る銅相互接続のプロセスフローを概略的に示す図である。
【図１９】 この発明のさまざまな実施例に従った、多重層の銅相互接続を
概略的に示す図である。
【図２０】 この発明のさまざまな実施例に従った銅相互接続が、ＭＯＳト
ランジスタのソース／ドレイン領域と接続するのを概略的に示す図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１４年３月２０日（２００２．３．２０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】 Ｃｕ相互接続間でキャパシタンスが増大する問題に対する従来の解決法の１つ
は、ダマシン技術を用いて、中にＣｕ相互接続が形成される層間誘電体層（ＩＬ
Ｄ）に、「低誘電率」または「低Ｋ」の、Ｋが約４以下である誘電体材料を用い
ることである。しかしながら、低Ｋ誘電体材料は、ダマシン技術とともに用いる
のが難しい材料である。たとえば、低Ｋ誘電体材料は、ダマシン技術で用いられ
るエッチングおよび後の処理工程の間に損傷を受けて弱化しやすい。特に、低Ｋ
誘電体材料内に形成されたトレンチおよび／またはビア等の開口の側壁は、とり
わけ傷付きやすい。さらに、低Ｋ誘電体材料は多孔性であり、バリア金属層を堆
積するには、弱く、均一でない基板である。特に、エッチングおよびアッシング
（パターニングのために用いられたフォトレジストマスクを除去するため）の後
、多孔性の低Ｋ誘電体材料は、（多孔性の低Ｋ誘電体材料内にあった空気が一因
である）開孔を有することになり、脱ガスおよび表面粗さのために、バリア金属
層を上に堆積するべき基板には望ましくないものになる。 ＵＳ−Ａ−５７５３９６７は、側壁を設けることにより、当初の寸法を縮小す
ることのできる開口を備えた低Ｋ誘電体層を含む、半導体素子を開示する。側壁
は、第２の誘電体材料から成ってよく、その材料は、低Ｋ誘電体層の材料とは異
なっていてよく、開口内に形成されたビア内の金属が低Ｋ誘電体層の影響から保
護され得るという利点を有する。 ＵＳ−Ａ−５２８４８０１は、ポリイミドによって互いに絶縁された金属被覆
線を含む集積回路を開示し、それは、下にある構造物におけるいかなる凸凹をも
ならすという利点と、水分を放出して金属被覆線を腐食するおそれがあるという
不利益とを有する。金属被覆線は耐湿性層によって保護されるが、その層によっ
て、さらに、ポリイミド内に形成された任意の開口が保護される。耐湿性材料を
ポリイミドの開口および表面に充填し、ビアをエッチングによって保護層内に形
成する。 ＵＳ−Ａ−５６６１３４４は、コンダクタ間のキャパシタンスを減少させる多
孔性誘電体材料を含む、半導体素子を開示する。コンフォーマル堆積と、後の異
方性エッチングとによって、誘電体内に形成される開口をもたらし、開口は側壁
を備え、開口内に置かれた任意の金属が多孔性誘電体と直接接触することを防ぐ
。 ＷＯ−Ａ−９７ ４１５９２は、半導体基板の導体構造物上に形成された、低
誘電率レベル間構造を開示する。それは３つの誘電体層からなり、そのうちの１
つは或る割合のフッ素を含む。レベル間構造内に形成された開口は、パシベーシ
ョン層によって保護される側壁を有する。 ＵＳ−Ａ−５ ６４３ ４０７は、集積回路の金属間誘電体層を形成する方法
を開示する。金属間誘電体層は、第１の酸化シリコン層と、硬化させたスピンオ
ングラス材料と、第２の酸化シリコン層とを含む。金属間誘電体層を通って開口
を形成し、スピンオングラスと開口との間にバリアを設け、開口内に置いた任意
の金属をスピンオングラスの影響から保護する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
【発明の開示】 この発明の一局面において提供される方法は、第１の構造層上に第１の誘電体
層を形成するステップを含み、第１の誘電体層は、低誘電率（低Ｋ）誘電体材料
を用いて形成され、さらに、第１の誘電体層内に第１の開口を形成するステップ
を含み、第１の開口は側壁を有する。この方法は、第１の誘電体層上と第１の開
口の側壁上とに第２の誘電体層を堆積するステップと、第２の誘電体層上で異方
性エッチングプロセスを行ない、上述の第１の開口の側壁に隣接する、第２の誘
電体層からなる側壁スペーサを規定するステップとをさらに含む。この方法は、
多くて４の誘電率を有する第１の誘電体層の材料と、５０−５００Åの範囲の厚
さである第２の誘電体層とによって特徴付けられる。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベッサー，ポール・アール アメリカ合衆国、78749 テキサス州、オ ースティン、リチャード・キング・トレイ ル、8103 (72)発明者 スリカンテワラ，ダクシナ−マーシー アメリカ合衆国、78759 テキサス州、オ ースティン、ジョリービル・ロード、 10926、ナンバー・1423 (72)発明者 マーティン，ジェレミー・アイ アメリカ合衆国、78704 テキサス州、オ ースティン、バートン・ヒルズ・トライ ブ、1200、ナンバー・180 (72)発明者 スミス，ジョナサン・ビィ アメリカ合衆国、94555 カリフォルニア 州、フレモント、ジョンソン・コート、 3591 (72)発明者 アペルグレン，エリック・エム アメリカ合衆国、78749 テキサス州、オ ースティン、クラフティ・コーブ、4807 Ｆターム(参考） 5F033 HH07 HH11 HH21 HH23 HH32 HH33 JJ07 JJ11 JJ21 JJ23 JJ32 JJ33 KK01 KK07 KK11 KK21 KK23 KK32 KK33 MM01 MM02 MM12 MM13 NN05 NN06 PP06 PP14 PP27 QQ09 QQ16 QQ25 QQ28 QQ48 QQ73 QQ82 RR03 RR04 RR06 RR07 RR08 RR09 RR29 SS07 SS08 SS11 SS13 SS15 SS22 TT07 TT08 XX01 XX02 XX24

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 構造層（１００）上に第１の誘電体層（１３０）を形成する
    ステップと、 前記第１の誘電体層（１３０）内に第１の開口（２２０）を形成するステップ
    とを含み、前記第１の開口（２２０）は側壁（２３０）を有し、さらに、 前記第１の開口（２２０）の前記側壁（２３０）上に第２の誘電体層（４３０
    ）を形成するステップを含む、方法。
  2. 【請求項２】 前記第１の誘電体層（１３０）を平坦化するステップをさら
    に含み、前記第１の誘電体層（１３０）を形成するステップは、多くて約４の誘
    電率Ｋを有する低誘電率（低Ｋ）誘電体材料を用いて、前記第１の誘電体層（１
    ３０）を形成するステップを含む、請求項１に記載の方法。
  3. 【請求項３】 前記第２の誘電体層（４３０）を形成するステップは、多く
    て約４の誘電率Ｋを有する低誘電率（低Ｋ）誘電体材料を用いて、前記第２の誘
    電体層（４３０）を形成するステップと、化学気相成長（ＣＶＤ）、低圧ＣＶＤ
    （ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気
    相成長（ＰＶＤ）、およびスピンオングラスのうちの１つを用いて、前記第２の
    誘電体層（４３０）を形成するステップとを含む、請求項１に記載の方法。
  4. 【請求項４】 構造層（１００）上に第１の誘電体層（１２０）を形成する
    ステップと、 前記第１の誘電体層（１２０）内に導体構造（１４０）を形成するステップと
    、 前記第１の誘電体層（１２０）上と前記導体構造（１４０）上とに第２の誘電
    体層（１３０）を形成するステップと、 前記第２の誘電体層（１３０）内の、前記導体構造（１４０）の少なくとも一
    部上に開口（２２０）を形成するステップとを含み、前記開口（２２０）は側壁
    （２３０）を有し、さらに、 前記開口（２２０）の前記側壁（２３０）上に第３の誘電体層（４３０）を形
    成するステップを含む、方法。
  5. 【請求項５】 前記第２の誘電体層（１３０）上および前記開口（２２０）
    内に第２の導体層を形成するステップをさらに含み、前記第２の導体層は、前記
    導体構造（１４０）の前記少なくとも一部と接触し、さらに、 前記第２の誘電体層（１３０）上の、前記第２の導体層の一部を除去すること
    によって導体相互接続を形成するステップを含み、前記導体相互接続は前記開口
    （２２０）内に残り、さらに、 前記導体相互接続を前記導体構造（１４０）までアニールするステップを含む
    、請求項４に記載の方法。
  6. 【請求項６】 前記第２の誘電体層（１３０）を平坦化するステップをさら
    に含み、前記第２の誘電体層（１３０）を形成するステップは、多くて約４の誘
    電率Ｋを有する低誘電率（低Ｋ）誘電体材料を用いて、前記第２の誘電体層（１
    ３０）を形成するステップを含む、請求項５に記載の方法。
  7. 【請求項７】 前記第１の誘電体層（１２０）を形成するステップは、多く
    て約４の誘電率Ｋを有する低誘電率（低Ｋ）誘電体材料を用いて、前記第１の誘
    電体層（１２０）を形成するステップと、化学気相成長（ＣＶＤ）、低圧ＣＶＤ
    （ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気
    相成長（ＰＶＤ）、およびスピンオングラスのうちの１つを用いて前記第１の誘
    電体層（１２０）を形成するステップとを含む、請求項４に記載の方法。
  8. 【請求項８】 前記第３の誘電体層（４３０）を形成するステップは、多く
    て約４の誘電率Ｋを有する低誘電率（低Ｋ）誘電体材料を用いて、前記第３の誘
    電体層（４３０）を形成するステップと、化学気相成長（ＣＶＤ）、低圧ＣＶＤ
    （ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気
    相成長（ＰＶＤ）、およびスピンオングラスのうちの１つを用いて、前記第３の
    誘電体層（４３０）を形成するステップとを含む、請求項４に記載の方法。
  9. 【請求項９】 前記第２の導体層（６４０）を形成するステップは、導体材
    料の電気化学的堆積を行なって前記第２の導体層（６４０）を形成するステップ
    と、前記導体材料の前記電気化学的堆積の前に、前記第２の開口（２２０）内に
    少なくとも１つのバリア層（５２５Ａ）と導体材料シード層（５２５Ｂ）とを形
    成するステップとを含み、前記第２の導体層（６４０）の一部を除去するステッ
    プは、前記導体材料の前記電気化学的堆積の後で、化学的機械的研磨を行って前
    記導体材料を平坦化するステップを含む、請求項５に記載の方法。
  10. 【請求項１０】 銅相互接続（１７４５）を形成する方法であって、 構造層（１１００）上に第１の誘電体層（１１２０）を形成するステップと、 前記第１の誘電体層（１１２０）内に銅のビア（１１２５）を形成するステッ
    プと、 前記第１の誘電体層（１１２０）上と前記銅のビア（１１２５）上とに第２の
    誘電体層（１１３０）を形成するステップと、 前記第２の誘電体層（１１３０）内の、前記銅のビア（１１２５）の少なくと
    も一部上に、開口（１２３０）を形成するステップとを含み、前記開口（１２３
    ０）は開孔（１３００）を有する側壁（１２３５）を有し、前記方法はさらに、 前記開口（１２３０）の前記側壁（１２３５）上に第３の誘電体層（１４３０
    ）を形成し、開孔（１３００）を被覆するステップを含む、方法。
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