JP2002009078A - 交互層蒸着前の保護層 - Google Patents

交互層蒸着前の保護層

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Abstract

(57)【要約】 【課題】集積回路において、多孔層上の高いコンホーマ
リティALD層前にシーリング層を形成する。 【解決手段】半導体基板上の多孔性絶縁層中の所望の配
線パターンにトレンチを形成する工程等を含むダマシン
金属化方法。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、一般に、交互層蒸
着(alternating layer deposition; ALD)前に保護層を
形成することに関する。より詳細には、本発明は、集積
回路において、多孔層上の高コンホーマリティ(conform
ality)ALD層の前にシーリング層を形成することに関す
る。
【0002】
【従来の技術及びその課題】集積回路を製造するとき、
絶縁性、導電性および半導体性の(semiconducting)材料
の層が蒸着され、所望の構造を作製するためにパターン
化される。「バックエンド(back end)」または金属化プ
ロセスは、コンタクト形成および金属配線またはワイヤ
形成を含む。コンタクト形成は、絶縁層を通して、導電
層を垂直に接続する。従来、コンタクトバイアスまたは
開口部は、絶縁層中に形成され、それは代表的には、、
リンホウ素シリケートガラス(BPSG)のような酸化物また
はテトラエチルオルトシリケート(TEOS)前駆体から形成
された酸化物の形態を含む。バイアスは、続いて、導電
材料で満たされ、それにより、絶縁層の上および下で電
気的デバイスおよび配線を相互に接続する。垂直コンタ
クトにより相互接続される層は、代表的には、集積回路
を貫通する水平金属配線を含む。そのような配線は、慣
用的には、絶縁層上に金属層を蒸着すること、所望の配
線パターン中の金属層をマスクすること、および所望の
ワイヤまたは導電性ライン間の金属をエッチングするこ
とによって形成される。
【0003】ダマシン加工は、所望の配線パターン中に
トレンチを形成すること、トレンチを金属または他の導
電材料で充足するまたは過剰充足すること、続いて、過
剰の金属を絶縁層までエッチングすることを包含する。
ワイヤは、このようにしてトレンチ内で放置され、所望
のパターン中で互いから分離される。エッチバックプロ
セスは、より困難なフォトリソグラフ的マスクおよび慣
用の金属線を明確化するエッチングプロセスを回避す
る。
【0004】ダマシン加工の範囲では、デュアルダマシ
ンとして公知のプロセスは、代表的にはエッチストップ
材料により分離されている2つの絶縁層の形成、および
ダマシン加工に関して上記のような上部絶縁層中にトレ
ンチを形成することを包含する。トレンチがエッチング
された後、更なるマスクが、トレンチのフロアおよび下
部絶縁層を通って下方にコンタクトビアをエッチング
し、コンタクトが望まれる下部導電性素子を露出するよ
うに、使用される。
【0005】ゲート電極、キャパシタ、コンタクト、ラ
ンナーおよびワイアリング層のような導電性素子は、そ
れぞれ、互いに、適切な集積回路作動のために電気的に
絶縁されていなければならない。そのような導電性素子
周囲に絶縁層を提供することに加えて、絶縁層を介して
導電材料の拡散およびスパイキングを防ぐよう注意が為
されなければならず、それらは、デバイスおよび配線中
の望ましくない短絡を生じ得る。保護バリアは、しばし
ば、ビアまたはトレンチ壁内に蒸着材料を限定するのに
助するように、ビアまたはトレンチ壁と基板アセンブリ
ー中の金属との間に形成される。バリアは、このように
して、ダマシンおよびデュアルダマシン相互接続アプリ
ケーション、特に、銅のような小さい急速拡散素子に有
用である。
【0006】保護バリアのための候補材料は、有効な拡
散バリア特性を第1に発揮すべきである。さらに、材料
は、隣接材料(例えば、ビアおよびトレンチを満たす、
酸化物ビア壁、接着層、エッチストップ層および/また
は金属材料)との優れた接着を示すべきである。多くの
用途のために、バリア層は、電流経路中に位置し、その
ため、導電性でなければならない。代表的には、バリア
は、金属窒化物(MNx)、例えば窒化チタン(TiN)、窒化タ
ンタル(TaN)および窒化タングステン(WN)で形成され、
それらは、コンタクトビア、ワイアリングトレンチ、お
よび他の導電性バリア用途をライニングするための密で
適切に導電性である。
【0007】これらのライニングされたビアまたはトレ
ンチは、続いて、化学的気相成長法(CVD)、物理的気相
成長法(PVD)、電気メッキ法を含む任意の様々なプロセ
スによって金属で満たされる。効果的な導電性のため
に、および作動中のエレクトロマイグレーション(elect
romigration)を回避するために、コンタクトまたはワイ
アリング層の金属は、ボイドまたはキーホールを残すこ
となく、ビアまたはトレンチを満たすべきである。深く
狭い開口部を導電材料で完全に満たすことは、集積回路
寸法が、より速い作動プロセッシング速度およびより低
い電力消費を追求して、継続的にスケールダウンされて
いるので、より挑戦的になっている。
【0008】図1および2に示されるように、導電性バ
リア層および/または他のライナーを利用することは、
デュアルダマシン加工のトレンチおよびピアの充填を更
により困難にさせる。図1は、デュアルダマシンプロセ
スを示しており、そこでは、上部絶縁層10が下部絶縁
層12上に形成され、それは続いて、導電性配線層14
上に、好ましくは介在性の誘電拡散バリア15と共に形
成される。この誘電バリア15は、下層ランナー14の
銅または他の導電性材料を、上層誘電層12に拡散する
のを妨げるよう機能する。
【0009】マスクは、トレンチ16を、所望の配線パ
ターンにパターン化及びエッチングするのに使用され
る。例示される実施態様において、トレンチ16は、エ
ッチストップ層19のレベルにエッチング下降され、そ
れは、2つの絶縁層10、12間に形成される。エッチ
ストップ層19は、代表的には、上部絶縁層10の蒸着
前にパターン化及びエッチングされて、トレンチ16の
底部から伸びる所望のコンタクトビアの水平寸法を明確
にするハードマスクを形成する。ハードマスク19を通
った連続したエッチングは、トレンチ16の底部から、
下部導電性配線層14へと、コンタクトビア20を開
く。図1は、当業者に認識されるように、後の平坦化段
階を停止するための、上部絶縁層10上の上部エッチス
トップまたは化学的機械的研磨(CMP)停止層21を示
す。
【0010】好ましくは導電材料で構成される保護ライ
ナー22は、次に、露出された水平および側壁表面上で
形成される。代表的には、ライナー22は、少なくとも
金属窒化物を含み、更に、接着増強およびシード層を含
み得る。例えば、ライナー22は、Ti/TiN/Cuの3層を
含み得る。そのような構造では、チタン層は、露出され
た酸化物側壁との接着を改善するように機能し得る;窒
化チタンは、拡散バリアとして機能する;および銅薄層
は、後の銅の電気メッキのためのシードとして機能す
る。他の実施態様では、ライナー22は、窒化タンタル
または窒化タングステンのバリアを含み得る。当業者
は、他のバリア材料が使用され得ることを認識するであ
ろう。
【0011】しかしながら、ライナー22のコンホーマ
ルな蒸着は、慣用されている加工では非常に困難であ
る。例えば、(付着、バリアおよび/またはシード層の
ための)金属層のスパッタリングのような、物理的気相
成長(PVD)は、トレンチ16およびコンタクトビア20
の全表面上に、少なくとも約50Åを要求する。残念なが
ら、高アスペクト比ボイドへの金属のPVDは、ワークピ
ースの先端表面上で、かなりより大きい蒸着を必要と
し、ビア底部の十分なカバレージを生成する。例えば、
デュアルダマシンスキームにための代表的な技術水準の
トレンチおよびコンタクト構造は、金属の50Åが、コン
タクトビア20の底部および側壁に達するために、約50
0Å PVD金属を要求する。
【0012】この不良なステップカバレージは、今日の
集積回路デザインにおけるデュアルダマシン加工のため
に形成されたボイドの高いアスペクト比の結果である。
コンタクトビアのアスペクト比は、幅に対する深さ又は
高さの比として定義される。デュアルダマシンコンタク
トの場合、トレンチ16およびコンタクトビア20は、
共に、絶縁層10、12の2つのレベルを通って到達
し、その結果、ビア20の有効なアスペクト比は非常に
高い。
【0013】慣用されている蒸着プロセスは、様々な理
由から、そのような高いアスペクト比のビアの非常に不
十分なステップカバレージ(即ち、フィールドまたは水
平表面カバレージに対する側壁被覆の比)を生じる。PVD
技術の方向性により、例えば、蒸着は、ビア底部30と
比較して、トレンチ16の上部コーナー26およびビア
20の上部コーナー28でより迅速に蓄積する傾向があ
る。構造の上部表面上の蒸着された材料の迅速な構築の
結果として、ライナーは、トレンチ16中の導電性線幅
の多く、さらに割合的にはコンタクトビア20のさらに
多くを占めている。次に、これらの構築されたコーナー
26、28は、構造の下部リーチにシャドーをキャスト
し、その結果、下部表面、および特に下部コーナーは、
更なる蒸着から庇護される。PVD蒸着は、より詳細に
は、ビア底部に、例えば、コリメーションにより又は蒸
着蒸気のイオン化により、方向付けされ得るけれども、
そのような更なる方向性は、側壁カバレージを犠牲にす
る傾向がある。
【0014】化学気相成長(CVD)プロセスは、特定の金
属および金属窒化物のために開発されてきた。CVDは、P
VDプロセスよりも、より優れたステップカバレージを示
す傾向がある。CVDプロセスが優れたステップカバレー
ジを示すために、反応は、いわゆる「表面コントロール
された」レジュメ中で操作されなければならない。この
レジュメでは、反応物種は、最初の衝突により、トレン
チまたはビア壁に接着しない。むしろ、それらの種は、
反応前は、トレンチ/ビア表面を何回か(例えば、10-50
0回)はね返る。
【0015】周囲材料と適合性であるように十分に低い
温度でバリア層を蒸着するための技術水準のCVDプロセ
スは、表面コントロールされたレジュメ内では、完全に
は作動しない。従って、CVDプロセスでさえ、デュアル
ダマシンコンタクトビア20の底部、次に、構造の上部表
面および側壁上で、かなりより少ない材料を蒸着する傾
向がある。トレンチ16およびコンタクトビア20の上
部コーナーは、表面積の体積に対する高い集中(concent
ration)を示す。水平上部表面および隣接垂直側壁表面
上の蒸着は、互いに融合してコーナー26、28近くで
増大した蒸着速度を生じる。さらに、流動反応物は、ト
レンチ16およびコンタクトビア20の限定された空間
中に、ゆっくりと拡散する。従って、ビア底部30に達
する反応物の濃度は、構造物の上部表面に達する反応物
の濃度に対して、かなり低くなる。従って、PVDに対し
て幾分改善されたとしても、デュアルダマシン構造のCV
Dステップカバレージは、最も現在公知の低温CVD技術に
より、不均一のまま残されている。
【0016】より速い作動速度およびより低い電力消費
を追求して、集積回路内の寸法は、常にスケールダウン
されている。連続的したスケーリングにより、コンタク
トおよびトレンチのアスペクト比は、増加し続けてい
る。これは、集積回路中の構造の幅または水平的寸法が
縮小するが、金属層を分離する絶縁層の厚さは、一般に
低下することができない。絶縁層中の厚さの減少は、寄
生キャパシタンスの現象によって制限され、それによ
り、荷電したキャリヤは、導電ワイヤにサンドイッチさ
れた誘電層を通るキャパシタンスにより、減速されタイ
アップされる。公知のように、そのような寄生キャパシ
タンスは、水平寸法がスケールダウンされるにつれて絶
縁層が割合的により薄くされるならば、無力になってい
くであろう。
【0017】図2を参照すると、図1のスケールダウン
されたバージョンが示され、そこでは、同じ部分は、添
付“a”の添加された同じ番号で参照される。示される
ように、連続的スケーリングは、デュアルダマシン構造
をライニングしながら、不均一なステップカバレージの
より強力な効果をもたらす。コンタクトビア20aのコ
ーナー28aでの材料の構築は、開口部のサイズを急速
に減少させ、コンタクトビア20a中に達する反応物の
濃度を更に減少させさえする。従って、ビア底部表面3
0aのカバレージは、さらに速く低下する。更に、ライ
ナー材料で占められたトレンチ16aのパーセンテージ
は、図2のスケールダウン構造に関しては、かなりより
大きい。ライニング材料は代表的には、後の充填材料
(例えば、銅)よりも導電性が低いので、全体的な導電性
は減少する。より悪いことに、コンタクトビアのコーナ
ー28aでのカスプ(cusps)は、底部30aが十分に被
覆される前、または充填材料の蒸着の間に、ピンチオフ
し得る。
【0018】バリアフィルムの均一性を改善する努力と
は独立して、層間絶縁膜(ILD)材料の誘電性または誘電
率(k)値を減少させる努力がある。減少した誘電率値
は、ILDの単位厚さ当り、より小さい寄生キャパシタン
ス(parasitic capacitance)をもたらし、その結果、寄
生キャパシタンスについての所与の回路デザイン許容度
のために、いわゆる“低k(low k)”材料は、より薄いIL
Dを提供し得る。"低k"は、酸化珪素(k 4)以下のk値を
有する材料、集積回路製造において現在支配的なILDを
意味する。従って、充填されるべきコンタクトおよびト
レンチのアスペクト比は、減少され得、これらの開口部
のライニングはより容易になる。
【0019】様々な材料および技術は、集積回路中で低
kフィルムを作製するために、開発されている。蒸着方
法は、現在、所望の特性に応じて、スピンオン蒸着、CV
D、プラズマ増強CVD(plasma enhanced CVD; PECVD)およ
び高密度プラズマ(HDP)CVDを含む。幾つかの方法および
フィルムは、Laura Peters, “Pursuing the Perfect L
ow-k Dielectric” Semiconductor International, Vo
l.21, No.10(1998年、9月)、およびその中の参照文献に
記載されている。幾つかのフィルムは、水素シルセスキ
オキサン(hydrogen silsesquioxane; HSQ)およびフッ素
化酸化物(fluorinated oxide)のような、3〜3.5のk値を
有する。有機ポリマー、例えば、ベンゾンシクロブテン
(BCB)およびポリアリーレンエーテル(PAE)は、2.5〜3範
囲の更により低いk値を示す。スピンオン技術を使用
し、ポリテトラフルオロエチレン(PTEF)を用いた他の作
業は、約1.9の固有のk値を達成した。他の企業は、ナノ
多孔性の無機-有機ハイブリッドを作製した。
【0020】集積回路における、ILDのような低k材料の
使用は、ILDにおける開口部のアスペクト比を、かなり
減少させる。従って、適切なコンホーマリティを有する
そのような開口部のライニングは、より高いアスペクト
比を有する開口部のライニングと比較して、より単純で
あることが実証されるはずである。
【0021】これらの新しい材料に、既存の技術を統合
することは、しかしながら、それ自身の挑戦を導入す
る。他の要件の中でも、本質的に異なる隣接材料の表面
および様々な加工環境に暴露されたとき、低kフィルム
は、高い化学的、熱的および機械的安定性を示さなけれ
ばならない。ILD材料は、製造プロセスによる信頼性を
統合するために、エッチング、蒸着、洗浄および研磨プ
ロセスと適合性でなければならない。当業者に認識され
るように、新しい材料及びプロセスの確立されたプロセ
スフローへの統合は、技術水準の集積回路デザインへの
銅線の導入から生じる複雑性により実証されるように、
簡単なことではない。
【0022】従って、IDLの材料特性をそれぞれの後続
世代を用いて変化させることなく、低k材料を提供する
ことは、有利であるだろう。材料のk値が、IDLの材料特
性を変化させることなく低下され得る1つの様式は、材
料を多孔性にすることである。実際には、多孔性誘電体
は、空気の誘電率(k 1.0)を、ポアが形成される誘電材
料のそれと結合する。有利には、多孔性材料のk値は、
既に統合されていた材料の多孔性を変化させることによ
って、新しい材料を導入することなくk値が変更され得
るという意味で、「同調可能(tunable)」である。
【0023】現在、酸化珪素(k 4)は、プロセスフロ
ーにおいて、広く使用される。酸化珪素または「シリ
カ」の多孔性バージョンは、低k値および現在のプロセ
スフローとの適合性の両方を有し得る。これは、ナノゲ
ル、エアロゲル、キセロゲルおよびメソゲルとして公知
の多孔性シリカのクラスの開発をもたらした。同様に、
より新しい低k材料は、一旦プロセスフローに統合され
ると、低k材料の多孔性を調節することによって同調さ
れた、それらのk値を有し得る。現在開発中の低k材料に
より、2.5以下のk値は、多孔性絶縁材料を提供すること
を同様に包含する。
【0024】低kフィルム、特に多孔性低kフィルムは、
ILD中の開口部のアスペクト比を有効に低下させ得る
が、技術を整列させるのに改善の余地もある。CVDおよ
びPVDは、低いアスペクト比の開口部を適切に整列し得
るが、慣用されている蒸着技術の非コンホーマリティ
は、なお問題であり得る。
【0025】従って、集積回路中で開口部をライニング
するより有効な方法に対する必要は、特にデュアルダマ
シン金属化に関連して、存在する。
【0026】
【課題を解決するための手段】この必要を満たすため
に、ライニング材料を、デュアルダマシンの金属化スキ
ームの高アスペクト比のトレンチおよびコンタクトビア
に蒸着する方法が、本明細書において提供される。有利
には、その方法は、高いステップカバレージを達成し、
その結果、ライニング層の最小要求厚さのみが、全ての
表面上で形成されることが必要とされる。1種以上の接
着、バリアおよび電気メッキシード層の形成のために該
方法を適用する実施態様が、提供される。
【0027】一般に、該方法は、交互の反応物相のサイ
クルを含み、そこでは、各相は、自己制御式効果を有す
る。「純粋な」金属層は、例えば、自己飽和ハロゲン化
物または有機末端化金属単層を交互に吸着し、金属含有
単層を還元することによって、形成され得る。導電性拡
散バリアに好適な金属窒化物は、反応終結式金属含有単
層を交互に吸着し、リガンド交換反応を行ない、金属含
有単層上でハロゲンまたは有機テールを窒素含有種で置
換することによって、形成され得る。或いは、反応終結
式金属含有単層のテールは還元されるか、または、窒素
相の前に中間スカベンジャーまたはゲッター相中で除去
され得る。
【0028】より詳細には、該方法は、多孔性「低k」
材料中で形成される金属化構造に適用される。上述の高
いコンホーマルな自己飽和プロセスの前に、シーリング
層は、先ず、露出された多孔性表面上に形成され、ポア
をブロックする。コンホーマルな自己飽和プロセスは、
ポアに浸透できず、低kの誘電材料は、その所望の特性
を維持する。有利には、シーリング層は金属であり得、
後続の均一厚さの導電層は、高アスペクト比の開口部内
で(例えば、トレンチおよびビア)、望ましくは、それら
のそれぞれの機能とできるだけ一致する程度に薄く、多
孔性絶縁層を通して短絡回路のリスクなしに、形成され
得る。そのような開口部内の残りの体積は、このように
して最大にされ、金属ランナーおよび統合コンタクトの
ための銅のような、より高い導電性の充填材料のより大
きい割合を促進する。
【0029】本発明のこれら及び他のアスペクトは、下
記の説明、添付の請求項、及び本発明を図示するもので
あり制限するものではない図面から見て、当業者にすぐ
に明らかである。
【0030】好ましい実施態様の詳細な説明 ある好ましい材料に関連して説明されているが、本明細
書での開示を考慮して、記載された方法および構造は、
ダマシン構造をライニングするための様々な他の材料に
応用されることが理解されるだろう。
【0031】上記、従来技術の欄で議論されたように、
ダマシン構造、及び特にデュアルダマシン構造を、物理
的気相成長法(PVD)及び従来の化学的気相成長法(CV
D)によりライニングすることは、不利なことに、トレ
ンチ及びコンタクトビアの大きな体積を充填する。従っ
て、後に続く高導電性の充填材料には、ほとんど空間が
残らない。より薄いライナー材料を使用すると、今度
は、集積回路に対する導電性及びオペレーショナルシグ
ナル伝達スピードを増加させるであろう、銅のような高
導電性の充填金属のためにより大きい空間が残されるだ
ろう。PVDやCVDのような従来の方法は、それらの本質的
な性質により、ダマシン構造の底に対するよりも、上部
の端に、より厚い層を形成する。デュアルダマシントレ
ンチ及びコンタクトビアのよりコンフォーマルなステッ
プカバレージを得るために多くの研究がなされてきた
が、そのような構造のすべての面に対して、同じ濃度の
反応物種(又はPVDスパッタされる材料)を供給するこ
とは非常に困難である。特に、そのような構造の上面
に、底深く、つまり、すでに深いトレンチの底から伸び
ている狭いコンタクトビアに供給されるのと同じ濃度の
蒸着種を供給することは困難である。
【0032】ほぼ完全なステップカバレージを提供する
ことにより、好ましい実施態様は、デュアルダマシン構
造におけるトレンチ及びコンタクトビアのすべての表面
上に、所望のライナー層に対して最小限必要な厚さを有
利に得る。望ましくは、好ましい実施態様の方法は、ト
レンチ及びコンタクトビアの下部領域に比較した、上部
領域の反応物種の相対濃度に、より依存しない。
【0033】図5〜8を参照し、好ましい実施態様に従
って、絶縁層は半導体基板上に形成される。最初に図5
を参照し、第1又は下部絶縁層50が、バリア層51及び導
電素子52上に形成され、これは図示された実施態様中、
下部配線層の部分を形成している。当業者により理解さ
れるように、メタライゼーションスキームは典型的に、
様々なワイヤリング層を通してひとつの金属組成物(例
えば、銅配線又はアルミニウム配線)を使用する。好ま
しい実施態様は多くの異なる材料に応用されるが、ある
実施態様は、ビアフロア又は下部導電素子52が高い導電
性銅線を含むダマシン構造をライニングするのに特に適
用される。第一の絶縁層50は好ましくは、形成されるべ
き上部配線構造から、下部導電素子52を隔離するのに十
分厚く形成される。エッチストップ層又はハードマスク
54(図6−7)は、下部絶縁層50上に形成され、第2又は
上部絶縁層56(図8)はエッチストップ層54上に形成さ
れる。第2エッチ又はCMPストップ層58(シールド層とし
ても知られている)は、好ましくは上部絶縁層56上にも
形成される。
【0034】図示された実施態様において、下部及び上
部絶縁層50、56はそれぞれ、厚さ約1.0μm未満、より好
ましくは約0.8μm未満、及び最も好ましくは約0.6μm未
満である誘電体を含む。当業者はすぐに、絶縁層は多く
の適した誘電体のいずれも含むことができることを理解
するだろう。例えば、従来の酸化物に比較すると、低い
誘電率(低k)を示す誘電体が、最近開発されている。
これらの低k誘電体は高分子材料、多孔性材料、及びフ
ッ素ドープされた酸化物を含む。トレンチ及びコンタク
トビアをライニングする本方法は、そのような低k材料
と共に、特に有用性がある。
【0035】図示された絶縁層50、56はこの様に、低k
材料及び、約3.5未満の誘電率(k)を示す、より詳細
には、多孔性の低k材料を含む。好ましくは、絶縁層の
k値は約3.0未満であり、より好ましくは約2.5未満、及
び最も好ましくは約2.0未満である。
【0036】上記の従来技術の欄で述べたように、多孔
度の増加は、効果的に誘電率を下げる。従って、寄生キ
ャパシタンスの低k材料の減少の最大の利点は、最大の
多孔度で起こる。この利点は、更なる加工の間の機械
的、化学的、及び熱的安定性の問題とバランスがとら
れ、それらの問題のいくつかは、多孔度を調整するのと
は無関係な技術により解決されることができる。ここで
開示されている方法は、あらゆるレベルの多孔度を有す
る絶縁層に応用することができるが、低kフィルム50、5
6の多孔度は、好ましくは約50%より大きく、より好ま
しくは約70%より大きく、及び最も好ましくは約75%よ
り大きい。
【0037】模範的な多孔性低k材料は、商標名Nanogl
ass(登録商標)のもとに、カリフォルニア州Sunnyvale
のHoneywell Advanced Microelectronic Materials (AM
M)(以前のAllied Signal)から商業的に入手可能なス
ピンオン材料である。Nanoglass(登録商標)は多孔度
レベル50%〜90%に対し、k値2.5〜1.3を有するナノ多
孔性シリカである。Nanoglass(登録商標)の現在入手
可能な商業用バージョンは、約70%の多孔度で、約2.0
の誘電率値を有する。Nanoglass(登録商標)の以前の
バージョン(Nanoglass K2.2-A10B)に関する研究によ
り、キセロゲルの、より多孔性でないバージョンが、約
4 nm(40Å)の平均ポアサイズを有し、完全に接続された
ポアを有することを見出した。Ryanら、“メソ多孔性(m
esoporous)シリカに対する材料特性の特徴付け及び統合
問題(Material property characterization and integ
ration issues for mesoporous silica)”IEEE 1999 I
nternational Interconnect Technology Conferenceの
予稿集(1999)、pp. 187-189"を参照。しかしながら、
本明細書で開示される方法は、異なるレベルの多孔度を
有する様々な他の材料に応用できることを、当業者はす
ぐに理解するだろう。
【0038】図示された実施態様のエッチストップ層5
4、58はそれぞれ、絶縁層50、56に比較して異なるエッ
チング速度を示す材料を含み、エッチングプロセスをよ
りよくコントロールすることができる。図示された実施
態様において、エッチストップ層54、58は、好ましくは
厚さ約100Å〜700Å、より好ましくは約200Å〜500Åに
提供される、窒化ケイ素(Si3N4)を含む。下部バリア
層51も、好ましくはSi3N4を含む。エッチストップ層5
4、58も、下にある多孔性絶縁層50、56を強化するよう
に働くことができることが理解されるだろう。前のパラ
グラフで引用された、Ryanらの文献において開示された
ように、1000ÅCVD酸化物キャップ(oxide cap)は、次
のCMP処理の間、弾力を改善するために使用されること
ができ、また、上にある金属を研磨する時、エンドポイ
ントとして働くこともできる。
【0039】上記の従来技術の欄で議論されたように、
下部絶縁層50及びエッチストップ54が形成された後(図
5及び6)、マスク及びエッチングプロセスは、開口部(o
pening)55(図7に1つ示されている)のパターンをエ
ッチストップ54に転写する。それから、第2又は上部絶
縁層56及び、必要に応じてCMPストップ58は、ハードマ
スク54上に形成される。
【0040】今度は図9aを参照して、基板はマスクさ
れ、トレンチ60(1つ示されている)は上部絶縁層56を
通してエッチングされ、好ましくは第1エッチストップ
層54の露出した部分上で止まる。当業者に理解されるよ
うに、トレンチ60は、集積回路設計に従い、金属ライン
に対して所望のパターンで絶縁層56にわたってエッチン
グされる。図示された実施態様において、トレンチ幅は
約0.35μm未満、及びより好ましくは約0.25μm未満であ
る。
【0041】ハードマスク54を通した連続したエッチン
グは、トレンチの底から下部絶縁層50を通して下に伸び
る、コンタクトビア62(1つ示されている)の境界を定
め、下にある導電素子(例えば、金属ライン52)を露出
させる。コンタクトビア62は、トレンチ60に沿った別々
の場所にある、ハードマスク54における開口部55により
境界を定められる。望ましくは、コンタクトビア62は約
0.35μm未満、及びより好ましくは0.05μm〜0.25μmの
幅を有する。コンタクトビア62の幅又は直径は、上にあ
るトレンチ60により明確にされる線幅に等しいか、又は
少しより小さいかである。
【0042】それゆえ、コンタクトビア62の効果的なア
スペクト比(深さ:幅)は、好ましくは約1:1より大き
い。コンタクトビア62の効果的な深さは、絶縁層50、56
の両方を通して定められるので、効果的なアスペクト比
は、より好ましくは約2:1より大きく、最も好ましくは
約2:1〜4:1である。好ましい実施態様は、将来の世代
のデバイスとの関連で特に有用であり、それによりライ
ン幅及びコンタクト幅はさらにずっと小さくなるであろ
う、有利なことに、絶縁層50、56に対して、比較的薄い
低k誘電体を使用すると、従来の酸化ケイ素(k 4)を
使用した同等の設計に関して、アスペクト比が減る。
【0043】図9b〜9eを参照して、好ましい実施態様は
また、図9aのデュアルダマシン構造上のバリエーション
と共に、特に有用性がある。図9aの部分に似た部分は、
同様の参照数字で呼ばれる。
【0044】図9bを参照して、ノンキャップト(non-ca
pped)デュアルダマシン構造が示されている。ノンキャ
ップトビア62がデザインルール(及びそれらはより高い
回路密度を得るために望ましい)により許容されると
き、マスクのミスアラインメント(misalignment)はさら
に大きいアスペクト比に導くことができる。ひとつのビ
ア側壁は、ハードマスク54により境界を定められた開口
部55の対応する端から下にさがる(withdrawn)につ
れ、効果的なコンタクトサイズは減り、その結果、アス
ペクト比は容易に、図9aに図示された実施態様に対し
て、上記でリストにされたものの2倍になることができ
る。
【0045】今度は図9cを参照して、十分に降ろされ
(landed)ていないビアは、同様により高い効果的なア
スペクト比を示す。そのような状況下、ハードマスク54
の開口部55は、導電回路素子52の端(edge)70と重なる。
小さいが非常に高いアスペクト比オーバーエッチホール
72は、回路素子52を囲む絶縁層又は誘電体層74中に形成
される。オーバーエッチホール72の深さはもちろん、バ
リア層51及び周囲の誘電体74間のエッチ選択性に依存す
る。
【0046】図9dはビアエッチの間、バリア層51の下を
切り取る効果を図示している。バリア51がビアボトムか
ら選択的エッチによりエッチングされ、下にある回路素
子52を露出する時、バリア51は側面に後退する傾向があ
る。結果としてできる窪み80を、従来のプロセスによっ
てライニングすることは非常に難しい。
【0047】図9eはさらにもうひとつの非理想的ダマシ
ン構造を図示している。構造をパターン化するために使
用されたフォトレジストを除去する時、低k誘電体で形
成された絶縁層50、56は攻撃を受け易く、トレンチ60及
びビア61に、たる型側面を残す。この構造もまた、従来
の処理によって、効果的にライニング及び充填すること
は困難である。
【0048】同様に、多くの他の非理想的状況は、他の
再入可能な側面、窪み、及び/又はデュアルダマシント
レンチ及びビアに対して非常に高いアスペクト比という
結果になり得る。そのような状況下、従来の処理は空隙
を形成することなしに、これらの構造をライニングした
り充填するには不適切である。対照的に、好ましい実施
態様の方法は、図9b〜9eの普通でない、又は異常な構造
でさえ、効果的にライニングすることができる。さら
に、当業者はすぐに、デュアルダマシンのコンテクスト
を越えて、本明細書で開示された方法及びフィルムに対
する応用を見出すだろう。例えば、本明細書で開示され
た方法は効果的にシングルダマシン配線スキームにおけ
るトレンチのライニングに対して、又は従来のコンタク
トビア及び開口部のライニングに対して効果的に使用さ
れ得る。ライニングの方法は、多孔性低k材料を使用す
る、デュアルダマシンプロセスフローと共に、特に有用
性がある。
【0049】コンフォーマルライナーの形成方法 そのように形成された該ダマシン構造は、その後、高い
ステップカバレージでライニングされる。好ましい実施
態様に従って、それぞれのサイクルは自己制御様式で加
工品上に層を蒸着し、反応し、又は吸着する、周期的な
プロセスによりライニング層が形成される。好ましく
は、それぞれのサイクルは少なくとも二つの別個のフェ
ーズを含み、ここで、それぞれのフェーズは自己制御的
効果を有する飽和反応であり、所望のライナー材料の約
1原子単層以上は残さない。
【0050】図3は、高いステップカバレージを有する
ダマシンライニング層を形成する方法を一般に図示して
いる。好ましい方法は、原子層吸着(ALD)の形であ
る、少なくともひとつのプロセスステップを含み、それ
により反応物はサイクル中製品に、交互のパルスで供給
される。好ましくは、それぞれのサイクルは、吸着及び
好ましくは化学吸着によって、ライニング材料の約1単
層以上を形成する。基板温度は、ウィンドウ容易化(wi
ndow facilitating)化学吸着内で保持される。特に、
基板温度は、吸着種及び下にある表面の間の完全な結合
を維持し、及び反応物種の分解を防ぐ程度、十分低い温
度で保たれる。一方、基板温度は、反応物の縮合を避
け、及びそれぞれのフェーズにおいて所望の表面反応の
ための活性化エネルギーを提供するのに十分に高く維持
される。もちろん、あらゆる所定のALD反応に対する、
適当な温度ウィンドウは、表面末端(termination)及
び関係する反応物種に依存するだろう。
【0051】それぞれのサイクルのそれぞれのパルス又
はフェーズは、好ましくは実質的に自己制御式である。
下記に述べられる例において、それぞれのフェーズは自
己終結式である(すなわち、吸着された、及び好ましく
は化学吸着された単層は、フェーズの成分と反応しない
表面を残される)。過剰の反応前駆体が、それぞれのフ
ェーズにおいて供給され、構造物表面を飽和する。表面
飽和は、すべての利用できる反応性部位(下記でより詳
細に述べるように、物理的サイズ制限を受ける)を反応
物が占めることを確実にする一方で、自己終結は、反応
物に対してより長い露出を受ける部分で、過剰のフィル
ム成長を防ぐ。同時に、飽和及び自己終結式成分は、優
れたステップカバレージを確実にする。
【0052】ステップカバレージがとても高い結果、用
心しないで、該プロセスは導電性反応物で、好ましい低
k絶縁層50、56(図10a)のポアをコートすることがで
きるかもしれない。そのような結果は、絶縁層50、56を
通して、導電パス又は短絡回路のリスクがある。本発明
者らは、このリスクは特に下記の表で述べられた好まし
い反応物、特に金属ハライドに対して高いことを理解し
ている。従って、好ましい実施態様のプロセスは、デュ
アルダマシン構造を導電性材料でライニングする、非常
にコンフォーマルなALDプロセスの前に、ビア及びトレ
ンチ側壁上のポアをブロッキングすることを含む。
【0053】図示されたように、好ましい実施態様に従
ったプロセスは、図9a〜9eで図示され、上記で議論され
たもののような、デュアルダマシン構造の形成100で始
まる。言及されたように、該構造は多孔性低k材料を含
む。
【0054】形成100の後、少なくともビア及びトレン
チの側壁は、低k絶縁層のポアをシール又はブロック1
01するプロセスを受ける。好ましくは、ブロッキング
101は、より高いコンフォーマルALD蒸着前に、ポアをピ
ンチオフする、比較的低いコンフォマリティー蒸着を含
む。下記でより詳細に述べるように、シーリング又はブ
ロッキングプロセス101は、CVD又はPVDのような従来の
蒸着を含むこともでき、または、それ自身、多孔性低k
材料を通した反応物の有意な拡散前に、ポアをブロック
するように最適化された交互の蒸着プロセスを含むこと
ができる。
【0055】ブロッキングプロセス101は、ポアをシー
ル又はブロックするために絶縁層を形成することができ
るが、より好ましくは導電材料を蒸着させる。有利に、
導電体でシールしたとき、導電材料が過剰に多孔性材料
に浸透したかどうか測定するためのクウォリティーコン
トロールは、同時に、絶縁層が回路設計に従って絶縁体
のk値を下げるために十分多孔性のままであるかどうか
を測定する。さらに、導電性シーラントで、開口部(ビ
ア及びトレンチ)内で制限された体積は、絶縁材料より
むしろ導電体により占められ、非常にコンフォーマルな
ALDプロセスの前に、ビアフロアへの電気コンタクトを
オープンするための更なるプロセスは必要でない。
【0056】もし必要であれば、デュアルダマシン構造
(例えば、多孔性トレンチ及びビア側壁表面上のブロッ
キング層、スペーサーエッチに続く絶縁性ブロッキング
層の場合図9aに示されている金属フロア、又は、前もっ
て蒸着した付着層(adhesionlayer)の表面)の露出し
た表面は、ALDプロセスの第一フェーズと反応するため
終結される102。好ましい実施態様の第1フェーズ(表1
〜4参照)は、例えば、ヒドロキシル(OH)又はアンモ
ニア(NH3)末端と反応性がある。酸化ケイ素及び窒化
ケイ素表面は別々の末端を必要としない。ビア61(図9
a)のボトムにある金属ブロッキング層又は回路素子の
ような、ある金属表面は、もし露出していれば、例えば
アンモニア処理で終結されることができる。蒸着される
ライニング材料が金属窒化物である場合、表面終結は、
おそらくブロッキング層又は更なる付着層の追加の表面
終結処理で、(ALDにもよる)ブロッキング層及びあら
ゆる更なる付着層の形成を含むように考慮されることが
できる。
【0057】最初の表面終結102の後、必要なら、それ
から第一成分が加工品に供給される104。図4に関して
下記でより詳細に議論されている、好ましい実施態様に
従って、第一成分(first chemistry)は前のステップ102
により残された終結した表面と反応性のある、金属含有
化合物を含む。従って、金属含有種は表面終結の際、置
き換わる、又は吸着する。この金属含有種の層は、望ま
しくは、第一成分のあらゆる過剰の構成物質はさらにこ
のプロセスによって生成した単層と反応しないように、
自己終結式である。好ましくはハライド又は有機リガン
ドが金属含有単層を終結する。
【0058】金属含有反応物種は、好ましくは気体の形
態で供給され、従って、以下、金属源ガスと呼ぶ。いく
つかの例において、反応物種は実際に、プロセス温度よ
り高い融点を持つ(例えば、下記の表5において、プロ
セスは約350℃で行なわれるのに対し、CuClは430℃で溶
ける)。それにも関わらず、本明細書の目的のため、も
し金属源ガスが、露出した表面を飽和するのに十分な濃
度で該種を加工品に輸送するためのプロセス条件下で、
十分な蒸気圧を示すならば、該種は“揮発性”であると
みなされる。
【0059】それから第一成分は反応チャンバーから取
り除かれる106。図示された実施態様において、過剰な
反応物及び反応副生物をビア、トレンチ、及び反応チャ
ンバーから拡散又はパージするために十分な時間、、好
ましくは約2反応チャンバーより大きい体積のパージガ
スで、より好ましくは約3チャンバーより大きい体積
で、キャリアガスを流しつづける間、ステップ106は単
に第一成分のフローを止めることを必要とする。図示さ
れた実施態様において、除去106は第一成分のフローを
止めた後、約0.1秒〜20秒間、パージガスをフローし続
けることを含む。インターパルス・パージングは、1999
年9月8日に出願の、「薄膜成長のための改善された装置
及び方法(Improved Apparatus and Method for Growth
of a ThinFilm)」という名称の、同時係属米国特許出
願シリアル番号09/392,371、に記載されており、その開
示はここでは参考として援用されている。他のアレンジ
メントにおいて、交互成分間で、チャンバーは完全に排
気され得る。例えば、「薄膜成長のための方法及び装置
(Method and Apparatus for Growing Thin Films)」
という名称の、1996年6月6日に発行されたPCT国際公開
番号WO 96/17107を参照。その開示は、ここで参考とし
て援用される。同時に、吸着104及び反応物除去106は、
ALDサイクルの第一フェーズを表す。
【0060】第一成分の反応物がチャンバーから除去さ
れたとき106、第2成分が加工品に供給される108。第2成
分は望ましくは、ステップ104で形成された自己終結式
単層と反応する。図4に関して下記でより詳細に述べら
れる、図示された実施態様において、この反応は窒素源
ガスを加工品に供給することを含む。窒素源ガスからの
窒素又は窒素含有種は、好ましくは、前に吸着した金属
含有種と反応し、金属含有単層に代えて金属窒化物を残
す。
【0061】他のアレンジメントでは、第2成分は単
に、ステップ104で形成された吸着した金属複合体単層
のリガンド末端を(例えば、リガンド交換、昇華、又は
還元により)除去する又は取り除き得、又は、そうでな
ければ、更なる単層の蒸着/吸着、及び/又は更なる成
分との反応のための単層を調製し得る(例えば、下記の
表1、4及び5参照)。望ましくは、反応108もまた自
己制御式である。反応物は、限られた数の、ステップ10
4により残された反応部位を飽和する。温度及び圧力の
条件は好ましくは、反応物が第2成分から単相を通して
下にある材料に拡散することを避けるようにアレンジさ
れる。第2成分もまた、飽和的反応フェーズにおける蒸
着を制限するように働く、表面末端を残す。下記の表2
及び3の図示された実施態様において、金属窒化物単層
を終結する窒素及びNHXテイルは、第2成分のNH3と反応
しない。
【0062】金属含有単層を第2成分で完全に飽和さ
せ、反応させるのに十分な時間が経過した後、第2成分
は加工品から取り除かれる110。第一成分の除去106と同
様に、このステップ110は好ましくは第2成分のフローを
止め、第2成分からの過剰な反応物及び反応副生物が、
ダマシン構造のビア及びトレンチから拡散し、反応チャ
ンバーからパージされるのに十分な時間、キャリアガス
をフローし続けることを含む。例えば、反応物及び反応
副生物は、第一成分のフローを止めた後に、好ましくは
少なくとも約2チャンバー体積のパージガスで、より好
ましくは少なくとも3チャンバー体積で、パージガスを
フローすることにより取り除かれることができる。図示
された実施態様において、除去110は、第一成分のフロ
ーを止めた後、約0.1秒〜20秒間、パージガスをフロー
し続けることを含む。同時に、反応108及び除去110は、
ALDサイクルにおいて、第2フェーズ111を表している。
【0063】いったん過剰な反応物及び第2成分の副生
物がビア及びトレンチから、好ましくは反応チャンバー
から拡散し、二つのフェーズが交互に行なわれる、図示
された実施態様において、ALDプロセスの第一フェーズ
が繰り返される。従って、再び第一成分を加工品に供給
すること104は、もうひとつの自己終結式単層を形成す
る。
【0064】このように、二つのフェーズ107、111は、
ALDプロセスにおいて単層を形成することを繰り返され
るサイクル115を表している。第一成分は一般に、前の
サイクルにおいて第2成分によって残された末端と反応
する。もし必要であれば、サイクル115は図3の点線で
示されたように、ステップ102に似た、別個の表面調製
を含むように拡大され得る。それから、サイクル115は
ステップ104〜110を通して続ける。このサイクル115
は、所望の機能を果たすのに十分な厚さのデュアルダマ
シン構造内に、ライニング層を作るのに十分な回数繰り
返される。
【0065】図3に第一及び第2成分のみで図示されて
いるが、他のアレンジメントでは、追加の成分もまたそ
れぞれのサイクルに含まれることができることは、理解
されるだろう(例えば、下記の表4参照)。さらに、下
記の例において、最初の金属フェーズ及び続く窒素フェ
ーズで図示されているが、表面及びフェーズ成分によっ
ては、サイクルは窒素フェーズで始め得ることは理解さ
れるだろう。
【0066】ALDプロセス前のポアのブロッキング 図3に関して言及されたように、多孔性低k層50、56に
おける開口部(つまり、ビア62及びトレンチ60)は、低
k材料の露出した表面でブロックまたはシールされる。
該方法は低k材料の中、あらゆる有意な深さにポアを充
填することなしに、露出した表面で多孔性低k材料のポ
アをブロック、プラグ、又はシールするために選択され
る。絶縁材料でさえ、低k材料のポアを完全に充填する
ことは、材料の誘電率を上げることにより、多孔性低k
材料の利点を打ち消すだろう。導電体でブロッキングす
る場合、低k材料への有意な浸透は、層50、56を通した
短絡回路を形成するリスクがある。
【0067】図示された実施態様において、ブロッキン
グは、図10aに示されているように、シーリング層148
で、多孔性低k層50、56における開口部をライニングす
ることにより完成される。より詳細には、シーリング層
148は、低k絶縁体50、56の厚さを通してポアを広範囲に
充填するために十分に高いコンフォマリティーを有しな
い方法により、蒸着される。好ましくは、蒸着は、低k
絶縁体中への3ポア以下の深さのポアを充填し又はプラ
グする。ここでポア深さは、平均ポアサイズにより定義
される。より好ましくは、蒸着は、低k絶縁体中への3ポ
ア深さを超えるポアを、連続してライニングしない。最
も好ましくは、蒸着は低k材料中の1ポア深さ以下のポア
を充填し、低k材料中への2ポア深さ以下のポアを連続し
てライニングし、もし蒸着した材料が導電性なら、電気
を通すために層中へ3ポア深さのポアを不十分にライニ
ングする。
【0068】図10bを参照すると、ビア側壁の拡大図
が、断面図で示されている。図示された実施態様に従う
と、低k材料50は絶縁材料のマトリックス122内に、多数
のポア120を含む。カリフォルニア州SunnyvaleのHoneyw
ell Advanced MicroelectronicMaterials (AMM)(以前
のAllied Signal)から商業用に入手可能なNanoglass
(登録商標)を含む、図示された低k材料50は、平均ポ
アサイズ約4 nmで、約70%の多孔度を有し、約2.0のk
値を達成する。従って、ポア120は示されているように
相互接続している。
【0069】ポアサイズは平均ポアサイズからランダム
に偏差し、お互いに比較したポア配向もランダムであろ
うことを当業者はすぐに理解するだろうが、説明の目的
のため、三つの連続ポアが約平均サイズで示されてい
る。ここで定義されているような1つのポア深さは、平
均ポアサイズの距離のことを言っている。図示された人
工的な例において、ビア表面から広がっている第一ポア
124は、第一ポア深さを表し、第2ポア126は第2ポア深さ
を表し、第3ポア128は第3ポア深さを表す。
【0070】図10bに示されるように、ポアはどれも完
全には充填されていない。ビア62に開いている第1ポア1
24(図10a)は、シーリング層148の材料で大部分充填さ
れている。しかしながら、不完全なコンフォマリティー
のため、シーリング層148は完全な充填の前に第一ポア1
24に対する開口部をピンチオフしており、第1ポア124
内に空隙130を残す。第2ポア126は、ある場合に連続で
あることができる、ポア壁の非常に薄いコーティング13
2で示されている。第3ポア128は、もしあれば、非連続
蒸着物134のみ有する。同様に、低k材料の外側(ビア)
表面からポアを通した距離では第3ポア深さを表しても
いる第4ポア136は、もしあれば非連続蒸着のみ有す
る。図示された実施態様において、両方とも(異なるパ
スに沿って)表面から第4ポア深さを表している、第4
ポア140及び第5ポア142は、感知されるほどの蒸着はみ
られない。
【0071】もし、好ましいように、シーリング層148
が導電材料を含むなら、電流は、図示された実施態様に
おいて、第2ポア深さまで流れることができる。非連続
的なコーティング138、134は、いくらかアークのリスク
を生じる一方で、そのリスクはほとんどの回路設計に対
して最小であり、重要ではない。いくつかのプロセスフ
ロー及び回路設計は、許容されるポアを通した拡散の量
に対し、非常に異なる許容度を有する(図示されたもの
より広い、又はより狭い)であろうことを当業者は理解
するだろう。さらに、シーリング層148の形成の間の許
容される拡散量に関わらず、ポアをブロッキングするこ
とは、連続コンフォーマルALDプロセスの間、はるかに
より広範囲にわたる拡散を避けることにおいて有利であ
る。
【0072】1つの実施態様に従って、シーリング層14
8は、従来のCVDプロセスにより形成される二酸化ケイ素
のような絶縁材料を含むことができる。この場合、シー
リング層の蒸着に続いて、ビア62のフロアから絶縁材料
を取り除くための選択的エッチングを行ない、それによ
って、下にある導体素子を露出させる。模範的な選択的
エッチングは反応性イオンエッチングであり、それは、
選択的に加工品から水平な表面を取り除き、CVDプロセ
スにより残された内側に斜めになった側壁をまっすぐに
する傾向がある。
【0073】しかしながら、図示された実施態様に従う
と、シーリング層148はコンタクトプラグでビア62を充
填する前に除去される必要のない導電材料を含む。タン
グステン、チタンなどのような、従来の金属のCVDは、
有利に、導電性付着層及びシーリング層148の両方とし
て働くことができる。それから、もし十分導電性であれ
ば、シーリング層148は、最終構造の一部として、開口
部の内部表面中に残ることができる(図13参照)。
【0074】導電性、又は絶縁性のどちらかのシーリン
グ層はまた、PVD(例えば、スパッタリング又はエバポ
レーション)によって蒸着されることもできる。有利に
は、PVDは典型的にCVDより低いコンフォマリティーを示
し、そのためCVDより速くポアをピンチオフするだろ
う。この利点は、PVDにより与えられるデュアルダマシ
ン構造のより乏しいステップカバレージとバランスを取
る必要がある。
【0075】CVDであろうとPVDであろうと、蒸着の条件
は、ビア62の底に達するように(図10a)、比較的高い
コンフォーマリティーに対する必要性と、多孔性低k材
料を通したシーリング層材料の有意な浸透前にポアをピ
ンチオフするために、比較的低いコンフォマリティーへ
の必要性とがバランスをとるように、用心深くアレンジ
されるべきである。当業者は、ルーティン実験として、
本開示から考えて、すぐに蒸着条件を最適化することが
できる。
【0076】もう1つの実施態様において、シーリング
又はブロッキング層148は、層の中への有意な浸透の前
に、低k層50、56のポアをブロックするために最適化さ
れた交互プロセス(ALDに似たパルスを用いる)により
形成されることができる。以前の研究は、多孔性材料が
ALDによりコートされることのできる条件を決定するた
めに行なわれている。A. W. Ott., J. W. Klaus, J. M.
Johnson, S. M. George, K. C. McCarley, J. D. Way,
“蒸着によりコントロールされた、Al2O3原子層を用い
た多孔性アルミナ薄膜のモディフィケーション(Modific
ation of Porous Alumina Membranes Using Al2O3 Atom
ic Layer Controlled Deposition),” Chem. Mater. Vo
l. 9, No. 3 (1997), pp. 707-714; 及びSuvi Haukka,
Eeva-Liisa Lakomaa, Tuomo Suntola, “多孔性高表面
積シリカ上へのクロムアセチルアセトネートの化学吸着
(Chemisorption of chromium acetylacetonate on por
ous high surface area silica),” Appl. Surf. Sci.
Vol. 75, No. 1-4 (1994), pp. 220-227参照。上記で
言及された論文はこれにより、ここで、参考として明白
に援用されている。当業者は本開示を考慮し、逆に、多
孔性材料のコンフォーマルコーティングを避けるための
条件は、同様の技術を用いて決められることができると
理解するだろう。有利には、低k材料のポアをブロッキ
ングするための“低コンフォマリティー(low conformal
ity)”交互性プロセスの次は、in situで、層の目的
(例えば、接着、バリア、電気メッキシード層)を果た
すための最小で、均一な厚さを有する、高いコンフォマ
リティーALD層であることができ、このようにして開口
部を充填するためのより導電性の材料のための空間を保
存する。
【0077】1つの実施態様において、上記、ALDに対
し述べたプロセスに順に似ている、不活性キャリアガス
中、反応物は反応チャンバーの中にパルスされる。金属
源ガスの第1パルスにおいて、基板の表面は金属含有種
でライニングされる。さらに、金属源ガスは拡散により
多孔性絶縁層に浸透することができる。もし必要なら、
第1パルスは、後に続くALDプロセスに比べて長くし、
金属源ガスの多孔性絶縁層への浸透を確実にすることが
できる。
【0078】第1パルスに続いて、金属源ガスは、不活
性ガスのパルスで反応チャンバーからパージされる。本
発明のこの実施態様において、パージはすべての金属源
ガスをポアから取り除くのに不十分であり、絶縁材料の
ポアに閉じ込められたままのものがいくらかある。パー
ジパルスの所要時間は、トレンチ及びビアから反応物を
パージするのに最適化されるが、ポアをパージするのた
めには最適化されていない、ALDプロセスの時間に等し
くあり得る。或いは、パージパルスは、絶縁材料のポア
の中に金属源ガスが残ることを確実にするために短くさ
れ得る。
【0079】第2成分はパージに続いて、チャンバー中
にパルスされる。好ましくは、第2成分は窒素源ガスで
ある。第2成分は、ビアの表面上に吸着した金属含有種
の単層と反応する。従って、第2成分は絶縁材料の中に
拡散し、そこではポアの中に残っている金属源ガスと反
応する。これはCVDタイプ反応であり、ポア内に1より
ずっと多い金属の単層の蒸着へと導く。第2成分は、遭
遇する第1金属源ガスと反応するだろう。このようにし
て、ポア中への拡散は制限され、絶縁層への逓減効果
(depletion effect)に導くだろう。逓減効果の結果、
第1ポアのネックの部分でほとんどの金属が蒸着し、絶
縁材料への距離と共に、金属蒸着は減る。これは第1ポ
アのネックを狭くし、さらに、後に続くALDサイクルの
間、多孔性絶縁材料への拡散を制限する。
【0080】ALDサイクルを繰り返すと、蒸着層の厚さ
を増すことによりさらに第1ポアのネックを狭くし、結
果的にポアを遮断する連続的シーリング層に導くだろ
う。CVD逓減効果及び結果としてのポアへの拡散におけ
る減少の組合せにより、このプロセスでは、材料の絶縁
特性を減じることなく、多孔性絶縁材料をシールするこ
とができる。ポアを封鎖するために必要な繰り返しの回
数は、ポアサイズに依存し、ルーティン実験を通して当
業者により決定することができるだろう。この方法は、
トレンチ及びビア表面上に提供される乏しいコンフォマ
リティーCVD又はPVDを避けるが、それにも関わらず、ま
だ、上に金属付着層又はバリア拡散層を形成する導電性
シーリング層を提供する。
【0081】下記で議論する、好ましい実施態様のさら
なるライニングプロセスにおいて、ALDの非常に高いコ
ンフォマリティーは、導電材料で低k誘電体のポアを完
全にコーティングするリスクがある。このコーティング
は、絶縁体、短絡回路ランナー及び/又はデバイスを通
して電流を流すことができるだろう。しかしながら、シ
ーリング層148(図10a)はポアをブロックし、ポアがブ
ロックされてしまった後、特に、あらゆる高コンフォマ
リティーALDプロセスが始まる前、反応物が入ってくる
のを防ぐ。これは特に、下記の表で述べられる金属及び
金属窒化物蒸着成分に対して重要である。金属接着性ライナーの形成 露出した材料及び所望のALD成分に依存して、バリア拡
散層の形成に先立つ接着性層が要望され得る又は要望さ
れない。TEOS酸化物については、本発明者は接着性層の
使用の必要性を認めなかった。一方、好ましいスピン−
オン及び他の低k絶縁材料において生じるビア及びトレ
ンチには、接着性層が要望され得る。導電接着性層はま
た、金属ランナ又はビア61(図9a)の底面に露出した
ランディングパッド52に関する第一フェーズ反応を促進
するために要望され得る。
【0082】最も好ましくは、シーリング層148(図1
0b)は金属層を含み、接着性層としてもまた役立つ。
従って、好ましい実施形態においては、更なる接着性層
は必要でない。
【0083】接着性層を所望する場合、好ましくは、該
接着性層は酸化物、金属及びデュアルダマシン構造のエ
ッチストップ層上の、“純”金属ライニング層を含む。
従って、好ましいバリア層を形成するに先立ち、図9a
から9eのものと同様のデュアルダマシン構造を、シー
リング層148(図10a)の形成後又は同時に、好まし
くは金属接着性層でライニングする。当該分野で知られ
る通り、そのような接着性層はPVD又はCVDにて形成し得
る。例えば、PVDチタン及びCVDタングステンプロセスは
当該分野においてよく知られている。有利には、従来プ
ロセスにて蒸着されたそのような接着性層はまた、上述
した通り初期保護性又はブロッキング層としても役立
つ。
【0084】別のアレンジメントでは、低k誘電体のポ
アを、ビア及びトレンチ表面を全て覆うことなく効果的
にブロック又はふさがれ(plugged)得ると考えられる。
この場合、以下表1のプロセスレシピにより例証される
ように、更なる接着性層を好ましくはALDにより形成
し、最小限の厚みと最大限のコンフォーマリティとを提
供する。図3に関して、また以下に記載する金属窒化物
の詳細な実施態様に関してここに開示する基本方針は、
種々のライナー材料の形成に適用し得ることが理解され
よう。例えば、純金属層は、交互に、ハロゲン−又は有
機−終結の金属単層を蒸着し還元剤(例;Hラジカル、
トリエチルボロン又は他の強い還元剤)を流してハロゲ
ン終結を除去することにより、蒸着され得る。リガンド
に結合し運び去ることによる金属単層終結の除去は、よ
り一般的にはリガンドの“ゲッタリング”或いは“スカ
ベンジング”と呼ばれる。従って、次のサイクルにおい
て、金属源ガスは、その下の金属単層上に別の自己終結
フェーズで吸着し得る。結果として生じるALD金属は、
バリア層蒸着に先立つ接着性層として、またバリア蒸着
に続き電気めっきに先立つシード層として特に有効であ
る。
【0085】従って、反応物種のうち一つは、好ましく
は有機又はハライドリガンドと共に金属含有種を含む。
典型的な金属前駆物質は、タンタルペンタエトキシド、
テトラキス(ジメチルアミノ)チタン、ペンタキス(ジ
メチルアミノ)タンタル、TaCl5及びTiCl4を含む。例示
の実施態様では、パージ工程で分離した金属・還元交互
フェーズ中で、ALDによりタングステン(W)シード層を
形成する。下記表1のプロセスレシピにおいて、タング
ステンヘキサフルオライド(WF6)は還元剤トリエチル
ボロン((CH3CH2)3B)又はTEBの形のスカベンジャーと
交替する。
【0086】
【表1】
【0087】プラズマジェネレータにより供給されるラ
ジカルは、ALDプロセシングの低温において金属含有層
の蒸着を促進し得る。構造及びラジカルエンハンスメン
トを伴う金属及び金属含有層の蒸着方法は、1999年9月8
日に出願されIMPROVED APPARATUS AND METHOD FOR GROW
TH OF A THIN FILMと題された、シリアルNo. 09/392,37
1を有する特許出願にて提供され、その開示はここで参
考として援用される。別の典型的ALD金属プロセスフロ
ーは、1999年6月29日に発行されたShermanの米国特許N
o.5,916,365において提供され、その開示はここで参考
として援用される。金属窒化物バリアライナーの形成方法 以下の図4及び表2から4は、図9Aから9Eの構造を
ライニングする金属窒化物バリア層を形成するための典
型的プロセスを示す。簡潔のため、同様のリファレンス
番号を用いて、図3の概略的説明に対応した金属窒化物
例のフェーズ及び工程(図4)を指す。
【0088】次に、図4に関して、詳細な実施態様に従
ってガスフローシーケンスを示す。例示の実施態様にお
いて、導電性窒化物、より詳しくはまた金属窒化物は、
加工品に金属源ガスと窒素源ガスを交互に供給すること
により形成される。各サイクルの第一すなわち金属フェ
ーズ107は、好ましくは窒素源ガスの不在下で、金属含
有材料の層を化学吸着する。各サイクルの第二すなわち
窒素フェーズ111は、好ましくは金属源ガスの不在下
で、蒸着した金属含有層上の窒素含有材料と反応或いは
吸着する。別のアレンジメントでは、フェーズの順序を
逆にし得ること、また、反応物の除去又はパージ工程
が、先立つ或いは次の反応物パルスの一部と考え得るこ
とが理解されよう。
【0089】ダマシン構造の表面はその上でライニング
材料が形成されるが、金属源ガスと反応性のある表面を
提供するため、初めのうちこれを終結する。図10aの
実施態様においては、その上で蒸着が所望される露出表
面は、シーリング層148により供給される。好ましい金
属層を例えばNH3にて終結し、以下で議論する反応物パ
ルスの化学吸着を促進することができる。
【0090】最も好ましくは、金属フェーズ107は自己
制御式であり、そのため、約1以下の原子単層が第一フ
ェーズの間に蒸着される。望ましくは、揮発性金属源ガ
スはパルス104にて供給される。典型的金属源ガスに
は、四塩化チタン(TiCl4)、六フッ化タングステン(W
F6)、五塩化タンタル(TaCl5)、タンタルペンタエト
キシド、テトラキス(ジメチルアミノ)チタン、ペンタ
キス(ジメチルアミノ)タンタル、塩化銅(CuCl)及び
ヘキサフルオロアセチルアセトネートビニルトリメチル
シラン銅(Cu(HFAC)VTMS)が含まれる。
【0091】金属源ガスがデュアルダマシンコンタクト
ビアの底面へと拡散するのに十分な時間の後、金属源ガ
スの供給を停止することにより金属パルス104が終了す
る。好ましくは、パージ工程106において、キャリアガ
スは、金属源ガスがチャンバからパージされるまで流れ
続ける。
【0092】パルス104の間、金属源ガスは、加工品の
露出され終結された表面と反応し、金属含有種の“単
層”に蒸着又は化学吸着する。理論上では、反応物は、
加工品の露出された層上の各有効部位で化学吸着するも
のの、(特に終結リガンドとの)吸着された種の物理的
サイズは、一般に、単層フラクションへの各サイクルの
カバレージを限定する。表2の実施例では、ALDプロセ
スにより、大体0.35Å/サイクルで金属窒化物層が成長
し、その結果、全単層は、約4.2Åのバルク格子定数を
有するTiNにつきおよそ15サイクルごとに蒸着した材料
から、効果的に形成される。115、115aの各サイクルは
金属源ガスと窒素源ガスパルスの一対を表わす。本明細
書で用いられる“単層”とは、従って、蒸着の間の単層
フラクションに関連し、主にパルス104の自己制御効果
(self-limiting effect)に関連する。
【0093】詳しくは、加工品上に蒸着/吸着した金属
含有種は自己終結的であり、そのため該表面は、それ以
上は金属源ガスと反応しない。以下に記載の実施例にお
いて、TiCl4(表2)はクロライド終結チタンの単層を
残す。WF6(表3および4)はフッ素終結タングステン
の単層を残す。同様に、別の揮発性金属ハライドは、ハ
ライド−終結した表面を残し、また、例えばタンタルペ
ンタエトキシド、テトラキス(ジメチルアミノ)チタ
ン、及びペンタキス(ジメチルアミノ)タンタル等の金
属有機物は、有機リガンドで終結された表面を残す。そ
のような表面は、金属源ガスパルス104の間、金属源ま
たは反応物フローの他の構成要素とそれ以上は反応しな
い。反応物への過剰露出は過剰蒸着につながらないた
め、該プロセスの金属フェーズ107の間での成分は、自
己制御式または自己飽和的であると言われる。より高濃
度の反応物へのより長い露出にもかかわらず、加工品上
部表面への蒸着は、ビアフロアへの蒸着を越えない。
【0094】サイクル115の第二フェーズ111において
は、次に窒素源ガスのパルス108が加工品に供給され
る。例示の実施例では、窒素源ガスはアンモニアを含
む。好ましくは、第一フェーズ107で残されたた金属含
有種単層を窒素源ガスに完全に露出するに十分な時間、
該第二フェーズ111を維持する。窒素源ガスがデュアル
ダマシンコンタクトビアの底面に拡散するのに十分な時
間の後、窒素源ガスのフローを停止することにより窒素
パルス108が終了する。好ましくは、パージ工程110にお
いて、キャリアガスは、金属源ガスがチャンバからパー
ジされるまで流れ続ける。
【0095】窒素パルス108の間、窒素源ガスは、第一
フェーズ107で残された自己終結金属単層上で反応また
は化学吸着する。表2及び3の実施態様において、この
化学吸着は、金属単層のハロゲン終結を窒素含有種で置
換する、飽和リガンド交換反応を含む。対照的に、表4
の実施態様では、中間ゲッタ或いはスカベンジングフェ
ーズが、窒素パルスより前に、初めに金属単層のハロゲ
ン終結を除去する。この場合、第三フェーズにおいて、
ゲッタフェーズで露出された金属上で窒素含有種が反応
又は吸着する。いずれの場合も、金属窒化物がこれによ
り形成され、好ましくは単一単層の形をとる。好ましく
は、該プロセスは化学量論的金属窒化物を残す。金属フ
ェーズ107に関して論じたように、該単層は、吸着され
た種の物理的サイズに相当する有効部位を全て占める必
要はない。しかしながら、第二フェーズ111もまた自己
制御効果を有する。
【0096】詳しくは、金属源ガスの前パルスの間、該
窒素源ガスは加工品表面上に化学吸着した金属含有種と
反応する。該反応もまた表面終結されており、これはパ
ルス108の間のアンモニアが、金属窒化物単層を終結し
ている窒素及びNHX尾部と反応しないためである。さら
に、金属単層を通した下部材料へのアンモニアの拡散を
避けるため、温度及び圧力条件を整える。この飽和かつ
自己制御式な反応フェーズ111における、より高濃度の
反応物へのより長い露出にもかかわらず、加工品上部表
面に形成される金属窒化物の厚みは、ビアフロアに形成
される金属窒化物の厚みを超えない。
【0097】金属フェーズ107(金属源パルス104及びパ
ージ106を含む)及び窒素フェーズ108(窒素源パルス10
8及びパージ110を含む)は共に、ALDプロセスにおいて
繰り返されるサイクル115を定義する。初期サイクル115
の後、第二サイクル115aを行い、ここで金属源ガスパ
ルス104aが再び供給される。金属源ガスは前サイクル1
15にて形成された金属窒化物表面上で金属含有種を化学
吸着する。該金属含有種は、露出された表面と容易に反
応し、金属含有種の別の単層又は単層のフラクションを
蒸着し、金属源ガスとそれ以上は反応しない自己終結表
面を再び残す。金属源ガスフロー104aを停止し106aを
チャンバからパージし、かつ(表2及び3に従い)第二
サイクル115aの第二フェーズ111aが窒素源ガスを供給
して第二金属単層を窒化する。表4の実施例に従い、窒
素フェーズの前に中間ゲッタ又はスカベンジングフェー
ズが先立つ。
【0098】サイクル115aを少なくとも約10回、よ
り好ましくは少なくとも約20回、デュアルダマシン構
造においてバリア機能を提供するのに十分に厚い金属窒
化物が形成されるまで繰り返す。有利には、約200Åよ
り小さな、より好ましくは約100Åより小さな薄さを有
する層が、好適実施態様の方法によりほぼ完全なステッ
プカバレージをもって形成され得る。
【0099】
【実施例】以下の表は、超大規模集積プロセシングのた
めのデュアルダマシン金属処理スキームにおけるバリア
適用に適した金属窒化物層を形成するための、典型的プ
ロセスレシピを提供する。各プロセスレシピはシングル
ウェハプロセスモジュールにおける一つのサイクルを表
わす。特に、表示のパラメータは、フィンランド、エス
ポーのASMマイクロケミストリー・リミテッドからの商
品名Pulsar 2000(登録商標)の下に商業的に入手し得
る、シングルウェハALDモジュールにおける使用のため
に開発された。
【0100】以下の表における(また上記表1におけ
る)パラメータは単なる例示であることに注意された
い。各プロセスフェーズを、望ましくはビア及びトレン
チ表面を飽和するよう、より詳しくはビア及びトレンチ
表面に最小厚で形成されたシーリング層148(図10
a)を飽和するよう調整する。反応性フェーズ間の反応
物をビアから除去するようパージ工程を調整する。本明
細書での実施態様は、フィンランドのASMマイクロケミ
ストリー・リミテッドからのPulsar 2000(登録商標)
反応チャンバ内の平坦なパターンされていないウェハ表
面上で行われた。同様のALDプロセスが、約20より大
きなアスペクト比を有し、90%より優れたボイドへの
ステップカバレージを達成するために決定された。本明
細書での開示を考慮して、当業者は、異なる反応チャン
バのための、また異なる選択条件のための蒸着条件を容
易に調節、置換又はさもなければ変更して、許容し得る
蒸着速度での飽和した自己終結フェーズを達成すること
ができる。しかしながら、前記シーリング層148の結
果、この高コンフォーマリティALDプロセスは、主とし
てボイドかつ導電性コーティングがないままであるポア
に達しない。
【0101】有利には、本明細書に示すALDプロセス
は、反応物供給がトレンチ及びビア表面を飽和するに十
分である限り、圧力及び反応物濃度に対して比較的無感
応である。更に、該プロセスは低温で働き得る。好まし
くは、プロセスの間じゅう加工品温度は約300℃から500
℃の間に維持され、バック−エンドプロセスの間にサー
マルバジェットを保存しながら、比較的速い蒸着速度が
達成される。より好ましくは、該温度は350℃から400℃
の間に、最も好ましくは380℃から400℃の間に維持され
る。チャンバ内圧は、ミリトル範囲から超雰囲気(super
-atomospheric)の間で変動するが、好ましくはおよそ1
Torrから500 Torrの間に、より好ましくはおよそ10 Tor
rから100 Torrの間に維持される。
【0102】
【表2】
【0103】上記表2は、デュアルダマシン構造のトレ
ンチ及びコンタクトビアへの窒化チタン(TiN)バリア
のALDのためのパラメータを表わす。言及したように、
金属源ガスは四塩化チタン(TiCl4)を含み、キャリア
ガスは窒素(N2)を含み、窒素源ガスは好ましくはアン
モニア(NH3)を含む。
【0104】第一サイクルの第一フェーズにおいて、Ti
Cl4は、デュアルダマシントレンチ及びコンタクトビア
の露出表面上に、特には低k材料中のポアをブロックす
るよう形成されたシーリング層148上に化学吸着する。
金属源ガスは、好ましくは、別のプロセスパラメータが
あるとすれば、ダマシン表面を飽和するに十分な率のキ
ャリアフローを含む。チタン複合体の単層がトレンチ及
びビア表面上に残され、この単層はクロライドにより自
己終結される。
【0105】望ましくは、リアクタは金属源ガスをより
小さく及び/又は反応性のある種へと変換するための触
媒を含む。例示の実施態様において、好ましい反応チャ
ンバはチタン壁を含み、これはTiCl4をTiCl3へと有利に
変換する。より小さな種は、ビアへと容易に拡散し、サ
イクルごとにより多くの反応性部位を占め、更に容易に
活性部位上に化学吸着する。従って、該触媒はより速い
蒸着速度を可能にする。当業者であれば他の触媒が他の
成分のために用いられ得ることを容易に認識できるであ
ろう。
【0106】TiCl4フローを停止し、キャリアガスの継
続フローによってパージした後、NH3のパルスが加工品
へと供給される。アンモニアは、好ましくは、別のプロ
セスパラメータがあるとすれば、金属含有単層表面を飽
和するに十分な率のキャリアフローを含む。該NH3は、
金属単層のクロライド−終結表面とリガンド交換反応に
て容易に反応し、窒化チタン(TiN)の単層を形成す
る。該反応は、先に化学吸着した利用可能な金属クロラ
イド複合体の数により制限される。アンモニアもキャリ
アガスのいずれも、結果として生じる窒化チタン単層と
更には反応せず、該単層は窒素及びNHXブリッジ終結と
共に残される。さらに、好ましい温度及び圧力パラメー
タは、金属単層を通したアンモニアの拡散を阻害する。
【0107】次のサイクルでは、第一フェーズがTiCl4
を導入し、これは窒化チタン単層の表面と容易に反応
し、再びクロライド−終結チタン層を残す。次に第二サ
イクルの第二フェーズは第一サイクルについて説明した
通りである。これらのサイクルを、窒化チタンの所望の
厚みが形成されるまで繰り返す。
【0108】例示の実施態様において、キャリアガス
は、各サイクルの両フェーズの間一定速度で流れ続け
る。しかしながら、反応物を交互ガスパルス間のチャン
バの排気により除去し得ることが理解されよう。一つの
アレンジメントでは、好ましいリアクタはハードウェア
及びソフトウェアを組み込み、パルス蒸着の間一定圧を
維持する。1988年5月31日に発行されたPosaの米国特許
第4,747,367号及び1988年8月2日に発行されたCongerら
の米国特許第4,761,269号の開示は、本明細書に参考と
して援用される。
【0109】
【表3】
【0110】上記表3は窒化タングステン(WN)のALD
のためのパラメータを表わす。言及したように、金属源
は六フッ化タングステン(WF6)を含み、キャリアガス
は窒素(N2)を含み、窒素源ガスは好ましくはアンモニ
ア(NH3)を含む。各反応フェーズの間、与えられた他
パラメータのための十分量の反応物を供給して表面を飽
和する。
【0111】この場合、金属フェーズで形成された金属
単層はフッ素で自己終結しており、好ましい条件下で容
易にはWF6と反応しない。しかしながら、好ましい窒素
源ガスは、先に吸着したタングステンフルオライド複合
体の制限供給により制限された反応において、窒素フェ
ーズの間、フッ素終結表面と反応又はその上に吸着す
る。さらに、窒化により窒素及びNHX終結が残るが、こ
れは飽和的フェーズにおいて過剰のアンモニアとそれ以
上反応しない。
【0112】
【表4】
【0113】上記表4は窒化タングステン(WN)を形成
するための別のALDプロセスのためのパラメータを表わ
す。例示の実施態様は、バリア層を金属上に直接蒸着す
るのに特に有利である。例示された実施態様において、
好ましいシーリング層148(図10a)の金属は露出さ
れている。別のアレンジメントでは、金属は中間接着性
層なしでビアフロア並びにトレンチ及びビアの絶縁表面
で露出され得る。言及したように、金属源は六フッ化タ
ングステン(WF6)を含み、キャリアガスは窒素(N2
を含み、窒素源ガスは好ましくはアンモニア(NH3)を
含む。この場合、ゲッタ又はスカベンジャーが金属フェ
ーズに残ったリガンドを除去する。とりわけ、実施態様
でTEB(トリエチルボロン)を含む強い還元剤は、ハロ
ゲン終結金属複合体単層を還元又はさもなければ除去す
る。次に窒素源ガスは還元金属表面と容易に反応する。
別のアレンジメントでは、該ゲッタはリガンド交換反応
においてハロゲン終結を置換することができ、望ましく
は、続く窒素含有種と反応性のある表面を残す。窒素フ
ェーズはゲッタフェーズにより残された反応部位(即
ち、実施態様での露出したタングステン表面)を飽和
し、窒素及びNHX終結を残すが、これは飽和的フェーズ
において過剰のアンモニアとそれ以上反応しない。
【0114】中間還元フェーズは、結果として、表3の
リガンド交換反応で形成されるフィルムより低い抵抗性
を呈する金属窒化物結晶度をもたらす。そのような低下
した抵抗性は、好ましいデュアルダマシンバリア環境に
とって有利であり、ここで該バリアは集積回路ワイヤの
導電経路に配される。
【0115】さらに、表4のTEBパルスにより表わされ
る中間スカベンジャーが、アンモニアフェーズの導入に
先立つ前金属フェーズで残されたハライド尾部に結合し
てこれを運び去る。有利には、アンモニアフェーズは、
リガンド交換反応において水素ハライド(例;HF)を遊
離するよりむしろ、第一フェーズで形成した金属と直接
反応する。HFと対比して、ゲッタ又はスキャベンジャー
への結合ハライドにより生じる複合体は、ダマシン構造
底部の金属のような感受性表面を腐食しない。従って、
デュアルダマシン構造の金属ライン52又は好ましい金属
シーリング層148(図10a)は、HF或いは別のハライ
ド種の腐食効果から保護される。表4のプロセスが特に
有利であることが見出されたが、好適実施態様における
ように、ここで下部金属は銅を含む。銅のエッチングは
最小限にし、ブランケット金属窒化物蒸着の均一性はこ
のため改善される。しかしながら該プロセスは、それら
水素ハライドの一般的腐食効果のために、またとりわ
け、完全な均一性というALDの優位性に対抗するそれら
の傾向のために、水素ハライドのビルドアップを避ける
ため、種々の状況において有利であり得る。
【0116】金属窒化物(例;WN)の初めの薄い層
(例;約3−10nm)が表4の方法によりいったん形成さ
れると、バリア及び/又は接着材料の更なる蒸着が中間
スカベンジャーフェーズなしで続行し得る。リガンド交
換反応を用いた2フェーズサイクルは、より厚いバリア
層を、初期層上により効果的に生成し得る。例えば、表
4の方法によるWNに、表2の方法によるような更なるTi
Nの蒸着が続き得る。WN/TiNバリアの上部TiN表面は、い
くつかのプロセスフローとのよりよい両立性を証明す
る。金属シード層の形成方法 金属窒化物バリア層の形成の後、デュアルダマシン構造
及び蒸着したバリア層の電気伝導度を満たすために用い
られる方法によっては、シード層が望ましい。例示の実
施態様では、好ましくは例示の金属窒化物バリア上に銅
フィラーを電気めっきする。従って、高度に導電性のあ
るシード層が、好ましくは初めにバリア層上に形成され
る。
【0117】当該技術分野で公知のように、シード層は
好ましくは金属層を、より好ましくは銅を含み、多数プ
ロセスのうちのいずれによっても蒸着され得る。例え
ば、最先端プロセシングはPVD或いはスパッタリングを
用いて銅シード層を形成する。ALDにより先の金属窒化
物バリア層を形成する際に得られる高いステップカバレ
ージと関連して、そのような方法は多くのデュアルダマ
シンスキームについて適当であり得る。
【0118】より好ましくは、より高いステップカバレ
ージをもつシード層を蒸着するためにCVDプロセスを用
いる。例えば、Wolfらの“Process and equipment simu
lation of copper chemical vapor deposition using C
u(HFAC)VTMS”、Microelectronic Engineering, Vol.4
5, No.1, pp.15-27 (1999年2月)により金属有機CVD(MO
CVD)技術が開示されるが、この開示は本明細書で参考
として援用される。
【0119】最も好ましくは、シード層もまたALDによ
り形成される。接着、バリア及びシード層のうち1又は
それ以上の高ステップカバレージ形成により省かれた容
量は、従って、より高導電性の充填金属について更なる
大容量が利用できること、またコンタクトビア及びトレ
ンチを完全に充填する機会が増えることのために、より
高い導電性ラインに寄与する。さらに、交互プロセスに
よるシーリング層の形成は、CVD反応でポアをブロック
する一方、ALDによりビア及びトレンチ表面を効果的に
ライニングする。
【0120】
【表5】
【0121】上記表5は、上記表1に類似のALD純金属
プロセスを表わす。交互フェーズにおいて、塩化銅が最
初に吸着され、次にTEBにより還元される。有利には、
塩化銅は、有機銅種と比較してより小さい反応性の種で
あり、加工品上の反応性部位のすばやいより完全な飽和
を容易にする。得られたトレンチ及びビアライナー さて図10aに注目すると、少なくともビア62及びトレ
ンチ60の側壁上のブロッキング又はシーリング層148と
共に、図9aのデュアルダマシン構造が示される。シー
リング層148は従って、多孔性低k第一絶縁層50及び第
二絶縁層56のポアをブロックする。前述したように、好
ましくは、ALDにより更なるライニング層を形成するに
先立ち側壁のポアをブロックするために必要な最小限の
厚みで、シーリング層148が形成される。前述したよう
に、CVD、PVD、又はポア内部においてCVDモードで働く
交互プロセスにより、該シーリング層が形成され得る。
【0122】例示の実施態様において、ここでシーリン
グ層148はCVD及びPVDのような従来的蒸着プロセスによ
り形成されるが、最小厚はビア62の底端において形成さ
れる。ビア62及びトレンチ60部位におけるシーリング層
148は、上記従来技術の欄で言及したシャドウ、拡散及
び空乏効果により、ポアをブロックするための必要最小
限厚を必然的に越えるであろう。過剰な厚みは、シーリ
ング層148の張り出し部分を優先的に除去する方向性エ
ッチ(例;反応性イオンエッチ)にて任意に削減し得
る。絶縁性シーリング層の場合(図示せず)、絶縁性材
料をビア底部から除去して下のワイヤを露出するため
に、この方向性エッチが少なくとも用いられる。当業者
であれば、場合次第で、層の特徴プロフィールにより、
また特にこのプロフィールの非均一性により、CVD又はP
VDプロセスの結果としてのシーリング層148を認識する
であろう。
【0123】CVDまたはPVD層のための最小厚み
は、代表的には平均ポアサイズの約50%〜150%、
より好ましくは平均ポアサイズの約60%〜75%を占
める。(絶縁体上の)フィールド領域(field area)の要
求される厚みは、一般にビア62の底における所与の最
小厚みに関してPVDについてより大きいが、PVDは
一般にCVDよりも小さい最小厚みを要求する。しかし
ながら、ポアのブロッキングのための実際の最小厚み
は、多孔質の低k材料の構造(ポアの連結度、ポアの密
度、平均ポアサイズからの偏差の範囲など)並びに蒸着
物の性質に依存するであろう。本発明の開示を考慮する
と、当業者はルーチンの実験により所与のプロセスフロ
ーのためにシーリング層148の蒸着を容易に最適化で
きる。
【0124】例示された実施態様において、約4nmの
平均ポアサイズと関係して、シーリング層148はビア
62の底端約2nm〜6nm、より好ましくは2.4n
m〜3nmの厚みである。当業者は、フィールド領域で
測定したように、ビア62の底における所望の最小厚み
を達成するために要求される蒸着量を容易に決定するこ
とができる。代表的なデュアルダマシン構造及び慣用の
(CVD、PVD)蒸着はフィールド:最小底部厚み比
が約10:1であることを命じる(dictate)。アスペク
ト比がより厳しくない場合(例えばシングルダマシンま
たはシンプルコンタクト構造)、厚み比は非常に減少す
るであろう。
【0125】例示された実施態様に加えて、シーリング
層も交互のプロセスを用いて形成されてもよい。本発明
のこの面において、反応物のパルスは上記のALDプロ
セスと比較して修飾され得る。例えば、金属源ガスのパ
ルスは、慣用のALDにおけるより長くてもよい。さら
に、パージ時間は短縮し得る。両方の変化は、第1パー
ジ段階の後で絶縁材料のポア内に残存する金属源ガスの
量を最大にするように計画される。この蒸着方法のため
の好ましい反応条件の例は、以下の表6に提供され、そ
れによりポア中の残与の金属源ガスはCVDモードの反
応において次のフェーズからの還元剤と反応する。しか
しながら、当業者に認識されるように、金属窒化物また
は金属層を形成するための任意のALD法が、多孔質の
低k材料をシールする導電層の蒸着を供給するためにサ
イクル中の各段階の持続時間を修飾することにより使用
され得る。
【0126】
【表6】
【0127】交互に蒸着するシーリング層のための最小
厚みは、代表的には平均ポアサイズの約50〜150
%、より好ましくは平均ポアサイズの60〜75%を占
める。PVD及び慣用のCVDに関して、実際の最小厚
みは多孔質低k材料の構造に依存するであろう。しかし
ながら、この実施態様は導電性材料のより高いコンフォ
ーミティ蒸着を供給するものであり、従って方向性エッ
チの必要性を排除し、より高いアスペクト構造をシール
する能力を提供するものである。
【0128】図11を参照すると、シーリング層148
が慣用のCVDまたはPVDにより製造されるならば、
それは上記に開示されたプロセスに従い構築されるハイ
ステップカバレージライニング層150を伴う。既に指
摘したように、ビア及びトレンチ構造の材料並びに様々
な蒸着工程の成分に依存して、ライナー150は金属窒
化物バリア層に加えて初期金属接着層を含み得る。ライ
ニング層150は、例えばW/TiN、W/WN,Ti
/TiN,Ti/WN及び接着フィルム及びバリアフィ
ルムの多数の他の組み合わせの全てを含み得る。
【0129】表4の例では、バリア層は金属上に直接蒸
着され、デュアルダマシン構造の表面を絶縁し、必要に
応じてWN/TiNバイレイヤー(bilayer)を含み得
る。好ましくは、上記の方法に従い、サブレイヤー(sub
layer)の少なくとも1つは高度にコンフォーマルなAL
Dプロセスにより形成される。当業者は、層の特徴的プ
ロフィール、特にこのプロフィールの均一性による高度
にコンフォーマルなALDプロセスの結果として、ライ
ナー150(またはその中の少なくとも1つのサブレイ
ヤー)を認識するであろう。
【0130】しかしながら、シーリング層148はこの
高度にコンフォーマルなプロセスが多孔性低k材料に浸
透するのを妨げる。最も好ましくは、下にあるシーリン
グ層148は、ポアブロッキングまたはプラギング機能
並びに接着機能に役立つ。これは、交互のパルス法がシ
ーリング層148を製造するために使用される場合であ
る。この方法は、金属または金属窒化物の高いコンフォ
ーマリティの導電層を生成する。さらに、これらの方法
のいずれかを使用して、多孔性低k材料をシールするよ
うに働く金属/金属窒化物バイレイヤーを生成するため
にこれらの方法のいずれかを使用することができる。従
って、ALDライニング層150は好ましくはバリア層
のみからなる。
【0131】デュアルダマシン処理のバリアニーズに従
い、特に速やかに拡散する銅金属フィラーとともに、ラ
イニング層150の金属窒化物バリア層がそのバリア機
能の十分な性能に必要なほぼ最小厚さに形成される。従
って、深いトレンチ及びビア構造をライニングする金属
窒化物層は、好ましくは約20Åより大きい厚みを有す
る。同時に、本明細書で開示された方法により提供され
る高いステップカバレージは、絶縁性側壁及び導電性ビ
アフロアを含むコンタクトビア62及びトレンチ60の
全ての表面上に均一に所望の厚さの形成を可能にする。
従って、ビア62中の金属窒化物ライナーは、好ましく
は構造の任意の点及びプロセス中の任意の点において約
200Å以下である。より好ましくは、好ましい実施態
様の金属窒化物は約20Å〜100Å、及び最も好まし
くは約40Å〜80Åの最大厚さで蒸着される。
【0132】好ましい条件下で、特に吸着種が有機リガ
ンドを含む場合、全ての利用可能な部位の占有を妨げる
化学吸着種の物理的大きさのために、単層のフラクショ
ンに十分な材料がサイクル当たり吸着される。表2の例
において、TiNは約0.35Å/サイクルで成長し、
その結果、銅拡散を阻止する目的で十分なTiNバリア
層を生成するために好ましくは約50サイクル以上、よ
り好ましくは約60〜300サイクル、最も好ましくは
約60〜200サイクルが行われる。
【0133】既述のように、本明細書に記載の方法は、
好ましい実施態様の高アスペクト比のトレンチ及びビア
構造でさえ、極度に高いステップカバレージ(ビアの底
のライナーの厚みとしてビアの側壁のライナーの厚みの
比として定義される)を可能にする。ライニング層15
0,特にライナー150中のALD形成されたフィルム
は、好ましくは約90%より大きく、より好ましくは約
93%より大きく、特に好ましくは約97%より大きい
ステップカバレージを示す。
【0134】次に図11を参照すると、シード層155
は必要に応じてライニング層150上に形成される。既
述のように、そのようなシード層155は、充填金属が
電気メッキにより蒸着され、ライニング層150が有効
な電気メッキのための不十分な導電性を示す場合に望ま
しい。そのような条件下、シード層155はPVDによ
り、より好ましくはCVDにより、最も好ましくはAL
Dにより蒸着され得る。例示された実施態様において、
「純粋な」銅がシード層に使用される。他のアレンジメ
ントでは、タングステンは電気メッキのシード層として
使用され得る。さらに他のアレンジメントでは、電気メ
ッキでない充填方法に先行するプロセスフローの場合、
またはバリア層が十分に導電性(例えば、窒化タングス
テン)で、電気メッキされた銅の直接の核形成が可能で
ある場合、シード層はライニング層150上に使用され
ない。
【0135】次に図12を参照すると、ライニングされ
たダマシン構造は次に高度に導電性の金属160で満た
される。例示された実施態様によると、シードフィルム
がライニング層150上に形成され、フィラー金属16
0は好ましくは電気メッキされた銅を含む。他のアレン
ジメントでは、アルミニウムのような金属は高圧及び/
又は高温下に蒸着され得、当業者に認識されるように深
いトレンチ及びビア構造に還流(reflow)するのを助け
る。
【0136】次に図13を参照すると、該構造は次に化
学的機械研磨(CMP)または他のエッチバックプロセ
スにより平坦化され、そこから下方に拡がる統合コンタ
クト(integral contact)180を有するトレンチ60内
に分離されたライン170を残す。フィラー金属160
の拡散は、充填プロセス中及び引き続くあらゆる高温処
理の間の両方において阻止される。
【0137】上記の本発明は特定の好ましい実施態様に
関して記載されたけれども、他の実施態様は当業者には
明らかであろう。例えば、プロセスが具体的に特別なラ
イニング材料を提供するとき、当業者はALD法が他の
材料と共にダマシン構造をライニングするのに適用でき
ることを容易に認識するであろう。さらに、デュアルダ
マシン金属化のための特別なプロセスフロー及び構造に
関連して例示されているけれども、当業者は本明細書に
開示された方法が単一性を有する複数のスキームのよう
なバリエーションを認識するであろう。さらに、他の組
み合わせ、省略、置換及び修飾が本明細書の開示を考慮
して当業者には明らかであろう。従って、本発明は、好
ましい実施態様の説明により制限する意図はなく、代わ
りに添付の特許請求の範囲を参照して明確になる。
【図面の簡単な説明】
【図1】 トレンチ及びコンタクトビアをライニングす
る、従来のバリア層を有するデュアルダマシン構造の断
面図である。
【図2】 図1に似た、スケールダウンした集積回路の
ための、ライニングされたデュアルダマシン構造を一般
的に図示したもの。
【図3】 より高導電性材料で充填する前に、高アスペ
クト比、デュアルダマシン構造をライニングする方法を
一般的に説明したフローチャート。
【図4】 本発明の好ましい実施態様に従ってバリア層
を蒸着するための模範的なガスフロー図。図5〜13は、
部分的に組み立てられた集積回路の断面図であり、一般
に、好ましいデュアルダマシンプロセスフローに従っ
た、半導体基板上の絶縁層の中に形成されるトレンチ及
びビアの構築、ライニング、及び充填を説明している。
【図5】 バリア層51、及び下部相互接続層の一部を形
成する導体素子52の上にある、第1又は下部絶縁層50を
示している。
【図6】 エッチストップ層又はハードマスク54が絶縁
層50の上に形成された後の図5の構造を示す。
【図7】 マスク及びエッチングプロセスが、開口部55
のパターンをエッチストップ54に変換した後の図6の構
造を示す。
【図8】 第2又は上部絶縁層56がエッチストップ層54
上に形成され、第2エッチ又はCMPストップ層58が上部
絶縁層56上に形成された後の図7の構造を示す。
【図9a】 トレンチ60(1つ示されている)及びコン
タクトビア62(1つ示されている)がエッチングされ、
デュアルダマシン構造を形成した後の図8の構造を示
す。図9b〜9eは非理想的ダマシン構造を示す。
【図9b】 マスクのミスアラインメントの結果、より
高い効果的アスペクト比を有するノンキャップトデュア
ルダマシン構造を示している。
【図9c】 完全にランドされて(landed)いない、小
さいが非常に高いアスペクト比のオーバーエッチホール
72を有するコンタクトビア62を示している。
【図9d】 ビアボトムからの選択的エッチングの結果
生じる窪み80を示す。
【図9e】 フォトレジストを除去する間、絶縁層50、5
6上への攻撃の結果、トレンチ60及びビア61において、
たる型側面を有するダマシン構造を描いている。
【図10a】 トレンチ60及びビア62がシーリング層14
8でライニングされた後の図9aのデュアルダマシン構造
を示している。
【図10b】 低k材料50が、絶縁材料のマトリックス
122の中に多数のポア120を含むことを説明している、断
面図で示されているビア側壁の拡大図である。
【図11】 ライニング層150及びシード層155でさらに
ライニングした後の図10aのデュアルダマシン構造を示
している。
【図12】 高導電性金属160で充填された図11のデュ
アルダマシン構造を示す。
【図13】 化学的機械平坦化(CMP)又は他のエッチ
バックプロセスによる平坦化により形成された、孤立ラ
イン170を有する図12の充填ダマシン構造を示してい
る。
【符号の説明】
10, 10a 上部絶縁層 12, 12a 下部絶縁層 14, 14a 導電性配線層 15, 15a 誘電拡散バリア 16, 16a トレンチ 19, 19a エッチストップ層 20, 20a コンタクトビア 21, 21a CMP停止層 22, 22a 保護ライナー 26, 26a 上部コーナー 28, 28a 上部コーナー 30, 30a ビア底部 50 第1又は下部絶縁層 51 バリア層 52 導電素子、金属ライン、回路素子 54 エッチストップ層又はハードマスク 55 開口部 56 第2又は上部絶縁層 58 第2エッチング又はCMPストップ層 60 トレンチ 62 コンタクトビア 70 端 72 オーバーエッチホール 74 絶縁又は誘電体層、誘電体 80 窪み 120 ポア 122 マトリックス 124 第1ポア 126 第2ポア 128 第3ポア 130 空隙 132 非常に薄いコーティング 134 非連続蒸着物 136 第4ポア 138 非連続蒸着物 140 第4ポア 142 第5ポア 148 シーリング層 150 ライニング層 155 シード層 160 金属 170 ライン 180 統合コンタクト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エルンスト ハー.アー. グランネマン オランダ国 1217アーデー ヒルフェルス ム ホーガ ナーデルベック 71アー (72)発明者 スビ ピー. ハウッカ フィンランド国 エフアイエヌ−00560 ヘルシンキ キミンティ 42エー Fターム(参考) 4M104 BB14 BB18 BB30 BB33 DD04 DD07 DD16 DD17 DD33 DD43 DD45 DD52 DD75 FF16 FF22 5F033 HH08 HH11 HH18 HH19 HH33 HH34 JJ08 JJ11 JJ18 JJ19 JJ33 JJ34 KK08 KK11 MM02 MM12 MM13 NN06 NN07 PP01 PP02 PP04 PP06 PP14 PP15 PP18 PP27 QQ25 QQ28 QQ48 RR06 RR09 RR11 RR21 RR29 TT01 WW02 WW04 WW09 XX02 XX24 XX28

Claims (45)

    【特許請求の範囲】
  1. 【請求項1】半導体基板上の多孔性絶縁層中の所望の配
    線パターンにトレンチを形成すること;下部導電素子の
    少なくとも一部を露出するためにトレンチのフロアから
    下方へ拡がるコンタクトビアを形成すること;トレンチ
    を部分的に定義する(defining)絶縁層側壁のポアをブロ
    ッキングすること;ポアのブロッキング後、第1反応物
    種に露出することにより約1以下の単層でトレンチ及び
    コンタクトビアの表面をライニングすること;及びライ
    ニング単層を第2反応物種と反応させることを包含する
    ダマシン金属化方法。
  2. 【請求項2】ライニングすることが、第2反応物種を除
    く第1成分(first chemistry)を供給することを包含
    し、反応させることが第1反応物種を除く第2成分(sec
    ond chemistry)を供給することを包含する請求項1に記
    載の方法。
  3. 【請求項3】さらに、第1成分を供給すること及び第2
    成分を供給することを、約20Å〜200Åの厚さを有
    する層が形成されるまで交互に繰り返すことを包含する
    請求項2に記載の方法。
  4. 【請求項4】第1成分を供給すること及び第2成分を供
    給することを交互に繰り返す間にキャリアガスを供給す
    ることをさらに包含する請求項2に記載の方法。
  5. 【請求項5】キャリアガスが、第1成分を供給すること
    と第2成分を供給することの間に、反応物をパージする
    請求項4に記載の方法。
  6. 【請求項6】第1成分の供給を停止し、第2成分を供給
    する前に反応チャンバをチャンバ容積の約2倍超のパー
    ジガスでパージする、請求項5に記載の方法。
  7. 【請求項7】ライニングすることが自己制御式反応でフ
    ィルムを形成することを包含する請求項1に記載の方
    法。
  8. 【請求項8】自己制御式反応で形成されたフィルムは、
    ハロゲン終結されている請求項7に記載の方法。
  9. 【請求項9】ライニングの後及び第2反応物種を反応さ
    せる前にハロゲン終結を除去することをさらに包含する
    請求項8に記載の方法。
  10. 【請求項10】除去することが、ハロゲン終結を還元種
    に露出することを包含する請求項9に記載の方法。
  11. 【請求項11】還元種がトリエチルホウ素(triethyl bo
    ron)である請求項10に記載の方法。
  12. 【請求項12】第1反応物種が金属アルキルアミンを含
    む請求項1に記載の方法。
  13. 【請求項13】第1反応物種が揮発性金属有機化合物で
    あり、ライニングが有機表面終結を含む金属含有フィル
    ムを形成することを包含する請求項1に記載の方法。
  14. 【請求項14】第1反応物種が揮発性金属ハライドを含
    む請求項1に記載の方法。
  15. 【請求項15】ブロッキングが非−ALD蒸着プロセス
    を含む請求項1に記載の方法。
  16. 【請求項16】ブロッキングがCVDプロセスを含む請
    求項15に記載の方法。
  17. 【請求項17】ブロッキングがPVDプロセスを含む請
    求項15に記載の方法。
  18. 【請求項18】ブロッキングが導電性シーリング層を形
    成することを含む請求項15に記載の方法。
  19. 【請求項19】ブロッキングが連続的ブロッキング材料
    を多孔性絶縁層に約3ポア深さ以下で浸透させることを
    含む請求項18に記載の方法。
  20. 【請求項20】多孔性絶縁層がスピン−オン(spin-on)
    キセロゲルを含む請求項1に記載の方法。
  21. 【請求項21】絶縁層の多孔度が50%より大きい請求
    項1に記載の方法。
  22. 【請求項22】ブロッキングが、非−ALDプロセスに
    より絶縁層の平均ポアサイズの約50%〜150%の厚
    さでビア底に材料を蒸着させることを包含する請求項1
    に記載の方法。
  23. 【請求項23】絶縁層が、約2.5未満の誘電率を有す
    る請求項1に記載の方法。
  24. 【請求項24】コンタクトビア側壁上にシーリング層を
    蒸着すること;シーリング層の蒸着後、自己制御式反応
    で金属含有種の約1以下の単層を形成すること;及び窒
    素含有種を該単層と反応することを包含する集積回路中
    の多孔質絶縁層を通って形成されたコンタクトビア中の
    金属窒化物バリア層の形成方法。
  25. 【請求項25】自己制御式反応が、ハロゲン末端化金属
    フィルムを形成することを包含する請求項24に記載の
    方法。
  26. 【請求項26】窒素含有種を反応することが、フィルム
    上にアンモニアを吸着することを包含する請求項25に
    記載の方法。
  27. 【請求項27】窒素含有種を反応する前にハロゲン終結
    金属フィルムからハロゲン終結を除去することをさらに
    含む請求項26に記載の方法。
  28. 【請求項28】約2.5未満の誘電率を有する絶縁層に
    形成された開口部(opening);該開口部を定義する(defi
    ne)絶縁層の壁上の非コンフォーマルなシーリング層;
    シーリング層の表面に沿ったコンフォーマルな導電性ラ
    イニング層、該ライニング層は約100Å未満の最大厚
    み及び約90%より大きいステップカバレージを有す
    る;を含む集積回路の金属化構造。
  29. 【請求項29】シーリング層が導電性である請求項28
    に記載の構造。
  30. 【請求項30】絶縁層が少なくとも約50%の多孔度を
    有する請求項28に記載の構造。
  31. 【請求項31】非コンフォーマルなシーリング層がCV
    D金属を含む請求項28に記載の構造。
  32. 【請求項32】非コンフォーマルなシーリング層がPV
    D金属を含む請求項28に記載の構造。
  33. 【請求項33】導電性ライニング層が金属窒化物層を含
    む請求項28に記載の構造。
  34. 【請求項34】ライニング層が約20Å〜100Åの厚
    みを有する請求項28に記載の構造。
  35. 【請求項35】ライニング層が約93%より大きいステ
    ップカバレージを有する請求項34に記載の構造。
  36. 【請求項36】ライニング層が約97%より大きいステ
    ップカバレージを有する請求項35に記載の構造。
  37. 【請求項37】集積回路中の金属構造であって、該構造
    は、 多孔質な上部絶縁層中の金属ランナー;金属ランナーか
    ら下部絶縁層を通って一体的に拡がる金属コンタクト;
    及び上部絶縁層と金属ランナーの間に挟まれ、且つ、下
    部絶縁層と金属コンタクトの間に挟まれた金属窒化物
    層、該金属窒化物層はあらゆる表面で約200Å以下の
    最大厚みを有する;及び金属窒化物層と上部絶縁層の間
    に挟まれたシーリング層を含む。
  38. 【請求項38】金属窒化物層が、20Å〜100Åの厚
    みを有する請求項37に記載の金属構造。
  39. 【請求項39】シーリング層が金属を含む請求項37に
    記載の金属構造。
  40. 【請求項40】シーリング層が絶縁層の平均ポアサイズ
    の約50%〜100%の最小厚みを有する請求項37に
    記載の金属構造。
  41. 【請求項41】ブロッキングが交互に反応物を供給する
    ことを包含する請求項1に記載の方法。
  42. 【請求項42】第1のガス状反応物種を絶縁層側壁のポ
    アに導入すること、 第1反応物の流れを停止すること及び次に第2のガス状
    反応物をポアに導入することを包含する請求項41に記
    載の方法。
  43. 【請求項43】第2反応物種は絶縁層のポア内で第1の
    ガス状反応物種の残余量と反応する請求項42に記載の
    方法。
  44. 【請求項44】ブロッキングが、絶縁層のポアをシール
    するために導電性材料を蒸着することを包含する請求項
    43に記載の方法。
  45. 【請求項45】ブロッキングが、導電性シーリング層を
    形成することを包含する請求項41に記載の方法。
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Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214622A (ja) * 2002-11-14 2004-07-29 Applied Materials Inc ハイブリッド化学処理装置及び方法
JP2004311545A (ja) * 2003-04-03 2004-11-04 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及び高融点金属膜の堆積装置
WO2004107434A1 (ja) * 2003-05-29 2004-12-09 Nec Corporation 配線構造およびその製造方法
WO2004112114A1 (ja) * 2003-06-16 2004-12-23 Tokyo Electron Limited 成膜方法、半導体装置の製造方法、半導体装置および成膜装置
JP2005191290A (ja) * 2003-12-25 2005-07-14 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP2005209975A (ja) * 2004-01-26 2005-08-04 Semiconductor Leading Edge Technologies Inc 半導体装置およびその製造方法
JPWO2004008513A1 (ja) * 2002-07-15 2005-11-10 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
JP2006507677A (ja) * 2002-11-22 2006-03-02 エーエスエム インターナショナル エヌ.ヴェー. シーリング多孔質構造
US7094681B2 (en) 2002-11-07 2006-08-22 Kabushiki Kaisha Toshiba Semiconductor device fabrication method
JP2007505993A (ja) * 2003-09-16 2007-03-15 東京エレクトロン株式会社 バッチタイプ処理システムにおける順次ガス露出による金属含有膜の形成
JP2007516848A (ja) * 2003-12-24 2007-06-28 キャベンディッシュ・キネティックス・リミテッド デバイス収容方法および対応装置
JP2008103370A (ja) * 2006-10-17 2008-05-01 Renesas Technology Corp 半導体装置の製造方法
JP2008520100A (ja) * 2004-11-12 2008-06-12 アクセリス テクノロジーズ インコーポレーテッド 多孔性低k誘電体フィルムの紫外線に補助された細孔シーリング
CN100405549C (zh) * 2003-06-16 2008-07-23 东京毅力科创株式会社 成膜方法、半导体装置的制造方法、半导体装置和成膜装置
JP2010045406A (ja) * 2002-04-12 2010-02-25 Renesas Technology Corp 半導体装置の製造方法
JP4791456B2 (ja) * 2004-06-02 2011-10-12 インターナショナル・ビジネス・マシーンズ・コーポレーション 低k材料上にTaN拡散バリア領域を堆積する方法(低k材料上のTaN拡散バリア領域のPE−ALD)
KR20150067748A (ko) * 2013-12-10 2015-06-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 견고한 금속화 프로파일을 위한 이중층 하드 마스크
JP2020526669A (ja) * 2017-07-13 2020-08-31 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated タングステン核形成層を堆積させるための方法及び装置
JPWO2021090794A1 (ja) * 2019-11-06 2021-05-14

Families Citing this family (310)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861356B2 (en) * 1997-11-05 2005-03-01 Tokyo Electron Limited Method of forming a barrier film and method of forming wiring structure and electrodes of semiconductor device having a barrier film
US7829144B2 (en) * 1997-11-05 2010-11-09 Tokyo Electron Limited Method of forming a metal film for electrode
US6974766B1 (en) * 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
US6727169B1 (en) * 1999-10-15 2004-04-27 Asm International, N.V. Method of making conformal lining layers for damascene metallization
US6420262B1 (en) 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
US6319766B1 (en) 2000-02-22 2001-11-20 Applied Materials, Inc. Method of tantalum nitride deposition by tantalum oxide densification
US7419903B2 (en) * 2000-03-07 2008-09-02 Asm International N.V. Thin films
US7494927B2 (en) 2000-05-15 2009-02-24 Asm International N.V. Method of growing electrical conductors
US6620723B1 (en) * 2000-06-27 2003-09-16 Applied Materials, Inc. Formation of boride barrier layers using chemisorption techniques
US7732327B2 (en) 2000-06-28 2010-06-08 Applied Materials, Inc. Vapor deposition of tungsten materials
US6936538B2 (en) 2001-07-16 2005-08-30 Applied Materials, Inc. Method and apparatus for depositing tungsten after surface treatment to improve film characteristics
US7405158B2 (en) 2000-06-28 2008-07-29 Applied Materials, Inc. Methods for depositing tungsten layers employing atomic layer deposition techniques
US7101795B1 (en) 2000-06-28 2006-09-05 Applied Materials, Inc. Method and apparatus for depositing refractory metal layers employing sequential deposition techniques to form a nucleation layer
US6551929B1 (en) 2000-06-28 2003-04-22 Applied Materials, Inc. Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques
US7964505B2 (en) 2005-01-19 2011-06-21 Applied Materials, Inc. Atomic layer deposition of tungsten materials
US6541353B1 (en) * 2000-08-31 2003-04-01 Micron Technology, Inc. Atomic layer doping apparatus and method
US20020036780A1 (en) * 2000-09-27 2002-03-28 Hiroaki Nakamura Image processing apparatus
KR100814980B1 (ko) 2000-09-28 2008-03-18 프레지던트 앤드 펠로우즈 오브 하바드 칼리지 산화물, 규산염 및 인산염의 증기를 이용한 석출
US9255329B2 (en) * 2000-12-06 2016-02-09 Novellus Systems, Inc. Modulated ion-induced atomic layer deposition (MII-ALD)
KR100601821B1 (ko) * 2000-12-12 2006-07-20 동경 엘렉트론 주식회사 박막 형성 방법 및 박막 형성 장치
US6451712B1 (en) * 2000-12-18 2002-09-17 International Business Machines Corporation Method for forming a porous dielectric material layer in a semiconductor device and device formed
US20020089063A1 (en) * 2001-01-08 2002-07-11 Ahn Kie Y. Copper dual damascene interconnect technology
US6555909B1 (en) * 2001-01-11 2003-04-29 Advanced Micro Devices, Inc. Seedless barrier layers in integrated circuits and a method of manufacture therefor
US6951804B2 (en) * 2001-02-02 2005-10-04 Applied Materials, Inc. Formation of a tantalum-nitride layer
KR101027485B1 (ko) 2001-02-12 2011-04-06 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
US9139906B2 (en) * 2001-03-06 2015-09-22 Asm America, Inc. Doping with ALD technology
US7563715B2 (en) 2005-12-05 2009-07-21 Asm International N.V. Method of producing thin films
US7087997B2 (en) 2001-03-12 2006-08-08 International Business Machines Corporation Copper to aluminum interlayer interconnect using stud and via liner
FI109770B (fi) * 2001-03-16 2002-10-15 Asm Microchemistry Oy Menetelmä metallinitridiohutkalvojen valmistamiseksi
US7183649B1 (en) * 2001-04-17 2007-02-27 Genus, Inc. Methods and procedures for engineering of composite conductive films by atomic layer deposition
US6596643B2 (en) 2001-05-07 2003-07-22 Applied Materials, Inc. CVD TiSiN barrier for copper integration
US6688584B2 (en) * 2001-05-16 2004-02-10 Micron Technology, Inc. Compound structure for reduced contact resistance
US6528884B1 (en) * 2001-06-01 2003-03-04 Advanced Micro Devices, Inc. Conformal atomic liner layer in an integrated circuit interconnect
KR100418581B1 (ko) * 2001-06-12 2004-02-11 주식회사 하이닉스반도체 메모리 소자의 제조방법
KR100519376B1 (ko) * 2001-06-12 2005-10-07 주식회사 하이닉스반도체 반도체 소자의 확산 방지막 형성 방법
US6686278B2 (en) * 2001-06-19 2004-02-03 United Microelectronics Corp. Method for forming a plug metal layer
US6849545B2 (en) * 2001-06-20 2005-02-01 Applied Materials, Inc. System and method to form a composite film stack utilizing sequential deposition techniques
US7211144B2 (en) 2001-07-13 2007-05-01 Applied Materials, Inc. Pulsed nucleation deposition of tungsten layers
US20070009658A1 (en) * 2001-07-13 2007-01-11 Yoo Jong H Pulse nucleation enhanced nucleation technique for improved step coverage and better gap fill for WCVD process
JP2005518088A (ja) 2001-07-16 2005-06-16 アプライド マテリアルズ インコーポレイテッド タングステン複合膜の形成
US7098131B2 (en) * 2001-07-19 2006-08-29 Samsung Electronics Co., Ltd. Methods for forming atomic layers and thin films including tantalum nitride and devices including the same
US8110489B2 (en) 2001-07-25 2012-02-07 Applied Materials, Inc. Process for forming cobalt-containing materials
US20030029715A1 (en) * 2001-07-25 2003-02-13 Applied Materials, Inc. An Apparatus For Annealing Substrates In Physical Vapor Deposition Systems
US20080268635A1 (en) * 2001-07-25 2008-10-30 Sang-Ho Yu Process for forming cobalt and cobalt silicide materials in copper contact applications
US9051641B2 (en) 2001-07-25 2015-06-09 Applied Materials, Inc. Cobalt deposition on barrier surfaces
US20090004850A1 (en) 2001-07-25 2009-01-01 Seshadri Ganguli Process for forming cobalt and cobalt silicide materials in tungsten contact applications
US20030038344A1 (en) * 2001-08-24 2003-02-27 Mcnc Through-via vertical interconnects, through-via heat sinks and associated fabrication methods
KR100427030B1 (ko) * 2001-08-27 2004-04-14 주식회사 하이닉스반도체 다성분계 박막의 형성 방법 및 그를 이용한 커패시터의제조 방법
JP4178776B2 (ja) * 2001-09-03 2008-11-12 東京エレクトロン株式会社 成膜方法
US6718126B2 (en) 2001-09-14 2004-04-06 Applied Materials, Inc. Apparatus and method for vaporizing solid precursor for CVD or atomic layer deposition
WO2003026001A2 (en) * 2001-09-18 2003-03-27 Applied Materials, Inc. Integrated equipment set for forming an interconnect on a substrate
US7049226B2 (en) * 2001-09-26 2006-05-23 Applied Materials, Inc. Integration of ALD tantalum nitride for copper metallization
US6936906B2 (en) * 2001-09-26 2005-08-30 Applied Materials, Inc. Integration of barrier layer and seed layer
US20030059538A1 (en) * 2001-09-26 2003-03-27 Applied Materials, Inc. Integration of barrier layer and seed layer
TW589684B (en) * 2001-10-10 2004-06-01 Applied Materials Inc Method for depositing refractory metal layers employing sequential deposition techniques
US6916398B2 (en) * 2001-10-26 2005-07-12 Applied Materials, Inc. Gas delivery apparatus and method for atomic layer deposition
US7780785B2 (en) 2001-10-26 2010-08-24 Applied Materials, Inc. Gas delivery apparatus for atomic layer deposition
US6821891B2 (en) * 2001-11-16 2004-11-23 Applied Materials, Inc. Atomic layer deposition of copper using a reducing gas and non-fluorinated copper precursors
KR100422597B1 (ko) * 2001-11-27 2004-03-16 주식회사 하이닉스반도체 다마신 공정에 의해 형성된 캐패시터와 금속배선을 가지는반도체소자
US20030220708A1 (en) * 2001-11-28 2003-11-27 Applied Materials, Inc. Integrated equipment set for forming shallow trench isolation regions
KR20030043380A (ko) * 2001-11-28 2003-06-02 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
US6773507B2 (en) 2001-12-06 2004-08-10 Applied Materials, Inc. Apparatus and method for fast-cycle atomic layer deposition
US7081271B2 (en) * 2001-12-07 2006-07-25 Applied Materials, Inc. Cyclical deposition of refractory metal silicon nitride
US6933586B2 (en) * 2001-12-13 2005-08-23 International Business Machines Corporation Porous low-k dielectric interconnects with improved adhesion produced by partial burnout of surface porogens
US6939801B2 (en) * 2001-12-21 2005-09-06 Applied Materials, Inc. Selective deposition of a barrier layer on a dielectric material
US6809026B2 (en) 2001-12-21 2004-10-26 Applied Materials, Inc. Selective deposition of a barrier layer on a metal film
US6998014B2 (en) * 2002-01-26 2006-02-14 Applied Materials, Inc. Apparatus and method for plasma assisted deposition
US6911391B2 (en) 2002-01-26 2005-06-28 Applied Materials, Inc. Integration of titanium and titanium nitride layers
US6827978B2 (en) 2002-02-11 2004-12-07 Applied Materials, Inc. Deposition of tungsten films
US6833161B2 (en) * 2002-02-26 2004-12-21 Applied Materials, Inc. Cyclical deposition of tungsten nitride for metal oxide gate electrode
US6972267B2 (en) * 2002-03-04 2005-12-06 Applied Materials, Inc. Sequential deposition of tantalum nitride using a tantalum-containing precursor and a nitrogen-containing precursor
US6693356B2 (en) * 2002-03-27 2004-02-17 Texas Instruments Incorporated Copper transition layer for improving copper interconnection reliability
EP1490529A1 (en) 2002-03-28 2004-12-29 President And Fellows Of Harvard College Vapor deposition of silicon dioxide nanolaminates
US6720027B2 (en) 2002-04-08 2004-04-13 Applied Materials, Inc. Cyclical deposition of a variable content titanium silicon nitride layer
US7279432B2 (en) 2002-04-16 2007-10-09 Applied Materials, Inc. System and method for forming an integrated barrier layer
US6932871B2 (en) 2002-04-16 2005-08-23 Applied Materials, Inc. Multi-station deposition apparatus and method
US6620724B1 (en) * 2002-05-09 2003-09-16 Infineon Technologies Ag Low resistivity deep trench fill for DRAM and EDRAM applications
US6831003B1 (en) 2002-05-31 2004-12-14 Advanced Micro Devices, Inc. Continuous barrier for interconnect structure formed in porous dielectric material with minimized electromigration
US20040009665A1 (en) * 2002-06-04 2004-01-15 Applied Materials, Inc. Deposition of copper films
US7041335B2 (en) 2002-06-04 2006-05-09 Applied Materials, Inc. Titanium tantalum nitride silicide layer
US20040007325A1 (en) * 2002-06-11 2004-01-15 Applied Materials, Inc. Integrated equipment set for forming a low K dielectric interconnect on a substrate
US6838125B2 (en) 2002-07-10 2005-01-04 Applied Materials, Inc. Method of film deposition using activated precursor gases
US20040009336A1 (en) * 2002-07-11 2004-01-15 Applied Materials, Inc. Titanium silicon nitride (TISIN) barrier layer for copper diffusion
US7186385B2 (en) * 2002-07-17 2007-03-06 Applied Materials, Inc. Apparatus for providing gas to a processing chamber
US6955211B2 (en) 2002-07-17 2005-10-18 Applied Materials, Inc. Method and apparatus for gas temperature control in a semiconductor processing system
US7066194B2 (en) 2002-07-19 2006-06-27 Applied Materials, Inc. Valve design and configuration for fast delivery system
US6772072B2 (en) 2002-07-22 2004-08-03 Applied Materials, Inc. Method and apparatus for monitoring solid precursor delivery
US6915592B2 (en) 2002-07-29 2005-07-12 Applied Materials, Inc. Method and apparatus for generating gas to a processing chamber
DE10234735A1 (de) * 2002-07-30 2004-02-12 Infineon Technologies Ag Verfahren zum vertikalen Strukturieren von Substraten in der Halbleiterprozesstechnik mittels inkonformer Abscheidung
GB0218417D0 (en) * 2002-08-08 2002-09-18 Seagate Technology Llc Combined atomic layer deposition and damascene processing for definition of narrow trenches
US7186630B2 (en) 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
US20040036129A1 (en) * 2002-08-22 2004-02-26 Micron Technology, Inc. Atomic layer deposition of CMOS gates with variable work functions
US6967154B2 (en) 2002-08-26 2005-11-22 Micron Technology, Inc. Enhanced atomic layer deposition
US7153754B2 (en) * 2002-08-29 2006-12-26 Micron Technology, Inc. Methods for forming porous insulators from “void” creating materials and structures and semiconductor devices including same
JP2004103971A (ja) * 2002-09-12 2004-04-02 Hitachi High-Technologies Corp ダマシン処理方法、ダマシン処理装置および、ダマシン構造
US6821563B2 (en) 2002-10-02 2004-11-23 Applied Materials, Inc. Gas distribution system for cyclical layer deposition
US6660630B1 (en) * 2002-10-10 2003-12-09 Taiwan Semiconductor Manufacturing Co. Ltd. Method for forming a tapered dual damascene via portion with improved performance
US6905737B2 (en) 2002-10-11 2005-06-14 Applied Materials, Inc. Method of delivering activated species for rapid cyclical deposition
US7135408B2 (en) * 2002-10-30 2006-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Metal barrier integrity via use of a novel two step PVD-ALD deposition procedure
US6869876B2 (en) 2002-11-05 2005-03-22 Air Products And Chemicals, Inc. Process for atomic layer deposition of metal films
EP1565933A4 (en) * 2002-11-08 2007-05-02 Epion Corp PROCESSING INTEGRATED CIRCUIT INTERCONNECTION STRUCTURES USING A GAS AGGREGATE ION BEAM
KR100466332B1 (ko) * 2002-12-14 2005-01-14 동부전자 주식회사 반도체 소자의 제조 방법
US7033929B1 (en) * 2002-12-23 2006-04-25 Lsi Logic Corporation Dual damascene interconnect structure with improved electro migration lifetimes
KR100477816B1 (ko) * 2002-12-30 2005-03-22 주식회사 하이닉스반도체 반도체 소자의 티타늄 실리사이드 콘택 형성 방법
US20040130027A1 (en) * 2003-01-07 2004-07-08 International Business Machines Corporation Improved formation of porous interconnection layers
US7244683B2 (en) 2003-01-07 2007-07-17 Applied Materials, Inc. Integration of ALD/CVD barriers with porous low k materials
US7262133B2 (en) * 2003-01-07 2007-08-28 Applied Materials, Inc. Enhancement of copper line reliability using thin ALD tan film to cap the copper line
US6753248B1 (en) 2003-01-27 2004-06-22 Applied Materials, Inc. Post metal barrier/adhesion film
US20040175926A1 (en) * 2003-03-07 2004-09-09 Advanced Micro Devices, Inc. Method for manufacturing a semiconductor component having a barrier-lined opening
US7179396B2 (en) * 2003-03-25 2007-02-20 Molecular Imprints, Inc. Positive tone bi-layer imprint lithography method
US7186656B2 (en) * 2004-05-21 2007-03-06 Molecular Imprints, Inc. Method of forming a recessed structure employing a reverse tone process
US7396475B2 (en) * 2003-04-25 2008-07-08 Molecular Imprints, Inc. Method of forming stepped structures employing imprint lithography
US7311946B2 (en) * 2003-05-02 2007-12-25 Air Products And Chemicals, Inc. Methods for depositing metal films on diffusion barrier layers by CVD or ALD processes
KR100511914B1 (ko) * 2003-05-09 2005-09-02 주식회사 하이닉스반도체 피이사이클 시브이디법을 이용한 반도체소자의 제조방법
WO2004105123A1 (ja) * 2003-05-21 2004-12-02 Fujitsu Limited 半導体装置
JP4403824B2 (ja) * 2003-05-26 2010-01-27 東京エレクトロン株式会社 シリコン窒化膜の成膜方法
US7211508B2 (en) 2003-06-18 2007-05-01 Applied Materials, Inc. Atomic layer deposition of tantalum based barrier materials
US6930060B2 (en) * 2003-06-18 2005-08-16 International Business Machines Corporation Method for forming a uniform distribution of nitrogen in silicon oxynitride gate dielectric
US6905958B2 (en) * 2003-07-25 2005-06-14 Intel Corporation Protecting metal conductors with sacrificial organic monolayers
JP2007516599A (ja) * 2003-08-04 2007-06-21 エーエスエム アメリカ インコーポレイテッド ゲルマニウム上の堆積前の表面調製
US7052990B2 (en) * 2003-09-03 2006-05-30 Infineon Technologies Ag Sealed pores in low-k material damascene conductive structures
US7235482B2 (en) * 2003-09-08 2007-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a contact interconnection layer containing a metal and nitrogen by atomic layer deposition for deep sub-micron semiconductor technology
US20050062164A1 (en) * 2003-09-23 2005-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improving time dependent dielectric breakdown lifetimes
US20050067103A1 (en) 2003-09-26 2005-03-31 Applied Materials, Inc. Interferometer endpoint monitoring device
US7352053B2 (en) * 2003-10-29 2008-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Insulating layer having decreased dielectric constant and increased hardness
US7635348B2 (en) * 2003-11-04 2009-12-22 Meridian Medical Technologies, Inc. Container for medicament automatic injector and automatic injector adapted therefor
US7018917B2 (en) * 2003-11-20 2006-03-28 Asm International N.V. Multilayer metallization
US7157373B2 (en) * 2003-12-11 2007-01-02 Infineon Technologies Ag Sidewall sealing of porous dielectric materials
US7081407B2 (en) * 2003-12-16 2006-07-25 Lam Research Corporation Method of preventing damage to porous low-k materials during resist stripping
US6849541B1 (en) * 2003-12-19 2005-02-01 United Microelectronics Corp. Method of fabricating a dual damascene copper wire
EP1553625B1 (en) * 2004-01-12 2014-05-07 Infineon Technologies AG Method for fabrication of a contact structure
US7906393B2 (en) * 2004-01-28 2011-03-15 Micron Technology, Inc. Methods for forming small-scale capacitor structures
US7405143B2 (en) * 2004-03-25 2008-07-29 Asm International N.V. Method for fabricating a seed layer
US20050219913A1 (en) * 2004-04-06 2005-10-06 O2Ic, Inc. Non-volatile memory array
US7259090B2 (en) * 2004-04-28 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Copper damascene integration scheme for improved barrier layers
KR100578221B1 (ko) * 2004-05-06 2006-05-12 주식회사 하이닉스반도체 확산방지막을 구비하는 반도체소자의 제조 방법
US20050252449A1 (en) * 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
US8323754B2 (en) 2004-05-21 2012-12-04 Applied Materials, Inc. Stabilization of high-k dielectric materials
US20060153995A1 (en) * 2004-05-21 2006-07-13 Applied Materials, Inc. Method for fabricating a dielectric stack
US20060019033A1 (en) * 2004-05-21 2006-01-26 Applied Materials, Inc. Plasma treatment of hafnium-containing materials
US20060062917A1 (en) * 2004-05-21 2006-03-23 Shankar Muthukrishnan Vapor deposition of hafnium silicate materials with tris(dimethylamino)silane
US7015150B2 (en) * 2004-05-26 2006-03-21 International Business Machines Corporation Exposed pore sealing post patterning
US20050266173A1 (en) * 2004-05-26 2005-12-01 Tokyo Electron Limited Method and apparatus of distributed plasma processing system for conformal ion stimulated nanoscale deposition process
US20050287826A1 (en) * 2004-06-29 2005-12-29 Abell Thomas J Method of sealing low-k dielectrics and devices made thereby
US20060019493A1 (en) * 2004-07-15 2006-01-26 Li Wei M Methods of metallization for microelectronic devices utilizing metal oxide
US7241686B2 (en) 2004-07-20 2007-07-10 Applied Materials, Inc. Atomic layer deposition of tantalum-containing materials using the tantalum precursor TAIMATA
US7396769B2 (en) * 2004-08-02 2008-07-08 Lam Research Corporation Method for stripping photoresist from etched wafer
US20060024954A1 (en) * 2004-08-02 2006-02-02 Zhen-Cheng Wu Copper damascene barrier and capping layer
US7205244B2 (en) * 2004-09-21 2007-04-17 Molecular Imprints Patterning substrates employing multi-film layers defining etch-differential interfaces
US7547504B2 (en) * 2004-09-21 2009-06-16 Molecular Imprints, Inc. Pattern reversal employing thick residual layers
US7323387B2 (en) * 2004-11-12 2008-01-29 Seagate Technology Llc Method to make nano structure below 25 nanometer with high uniformity on large scale
US7429402B2 (en) 2004-12-10 2008-09-30 Applied Materials, Inc. Ruthenium as an underlayer for tungsten film deposition
KR100613390B1 (ko) * 2004-12-16 2006-08-17 동부일렉트로닉스 주식회사 금속 배선된 반도체 소자 및 반도체 소자 금속 배선 형성방법
JP2006190884A (ja) * 2005-01-07 2006-07-20 Toshiba Corp 半導体装置及び半導体装置の製造方法
US7816236B2 (en) * 2005-02-04 2010-10-19 Asm America Inc. Selective deposition of silicon-containing films
TW200634982A (en) * 2005-02-22 2006-10-01 Asm Inc Plasma pre-treating surfaces for atomic layer deposition
US8025922B2 (en) 2005-03-15 2011-09-27 Asm International N.V. Enhanced deposition of noble metals
US7666773B2 (en) 2005-03-15 2010-02-23 Asm International N.V. Selective deposition of noble metal thin films
US7608549B2 (en) * 2005-03-15 2009-10-27 Asm America, Inc. Method of forming non-conformal layers
US7335588B2 (en) * 2005-04-15 2008-02-26 International Business Machines Corporation Interconnect structure and method of fabrication of same
US20060240660A1 (en) * 2005-04-20 2006-10-26 Jin-Sheng Yang Semiconductor stucture and method of manufacturing the same
EP1790758A1 (en) * 2005-11-25 2007-05-30 Interuniversitair Microelektronica Centrum ( Imec) Atomic layer deposition (ald) method for producing a high quality layer
US7256131B2 (en) * 2005-07-19 2007-08-14 Molecular Imprints, Inc. Method of controlling the critical dimension of structures formed on a substrate
US7473637B2 (en) 2005-07-20 2009-01-06 Micron Technology, Inc. ALD formed titanium nitride films
US7651942B2 (en) * 2005-08-15 2010-01-26 Infineon Technologies Ag Metal interconnect structure and method
US7427570B2 (en) * 2005-09-01 2008-09-23 Micron Technology, Inc. Porous organosilicate layers, and vapor deposition systems and methods for preparing same
US7394154B2 (en) * 2005-09-13 2008-07-01 International Business Machines Corporation Embedded barrier for dielectric encapsulation
WO2007031922A2 (en) * 2005-09-15 2007-03-22 Nxp B.V. A structure for a semiconductor device and a method of manufacturing the same
US20070065578A1 (en) * 2005-09-21 2007-03-22 Applied Materials, Inc. Treatment processes for a batch ALD reactor
US7785658B2 (en) * 2005-10-07 2010-08-31 Asm Japan K.K. Method for forming metal wiring structure
US8993055B2 (en) 2005-10-27 2015-03-31 Asm International N.V. Enhanced thin film deposition
US20070099422A1 (en) * 2005-10-28 2007-05-03 Kapila Wijekoon Process for electroless copper deposition
WO2007142690A2 (en) * 2005-11-04 2007-12-13 Applied Materials, Inc. Apparatus and process for plasma-enhanced atomic layer deposition
JP4975414B2 (ja) * 2005-11-16 2012-07-11 エーエスエム インターナショナル エヌ.ヴェー. Cvd又はaldによる膜の堆積のための方法
US20070117102A1 (en) * 2005-11-22 2007-05-24 Buzby Philip R Nucleotide analogs
US7658802B2 (en) * 2005-11-22 2010-02-09 Applied Materials, Inc. Apparatus and a method for cleaning a dielectric film
WO2007078802A2 (en) * 2005-12-22 2007-07-12 Asm America, Inc. Epitaxial deposition of doped semiconductor materials
US7709402B2 (en) 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
US7524755B2 (en) * 2006-02-22 2009-04-28 Chartered Semiconductor Manufacturing, Ltd. Entire encapsulation of Cu interconnects using self-aligned CuSiN film
US20070205507A1 (en) * 2006-03-01 2007-09-06 Hui-Lin Chang Carbon and nitrogen based cap materials for metal hard mask scheme
US20070252299A1 (en) * 2006-04-27 2007-11-01 Applied Materials, Inc. Synchronization of precursor pulsing and wafer rotation
US7798096B2 (en) 2006-05-05 2010-09-21 Applied Materials, Inc. Plasma, UV and ion/neutral assisted ALD or CVD in a batch tool
US8278176B2 (en) 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
KR100705936B1 (ko) * 2006-06-30 2007-04-13 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
TWI395335B (zh) * 2006-06-30 2013-05-01 Applied Materials Inc 奈米結晶的形成
US7435484B2 (en) * 2006-09-01 2008-10-14 Asm Japan K.K. Ruthenium thin film-formed structure
US8399772B2 (en) * 2006-09-04 2013-03-19 Nxp B.V. Control of carbon nanostructure growth in an interconnect structure
WO2008042981A2 (en) 2006-10-05 2008-04-10 Asm America, Inc. Ald of metal silicate films
US7521379B2 (en) 2006-10-09 2009-04-21 Applied Materials, Inc. Deposition and densification process for titanium nitride barrier layers
US9087877B2 (en) * 2006-10-24 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Low-k interconnect structures with reduced RC delay
US8268409B2 (en) * 2006-10-25 2012-09-18 Asm America, Inc. Plasma-enhanced deposition of metal carbide films
US8158526B2 (en) 2006-10-30 2012-04-17 Applied Materials, Inc. Endpoint detection for photomask etching
US7775508B2 (en) 2006-10-31 2010-08-17 Applied Materials, Inc. Ampoule for liquid draw and vapor draw with a continuous level sensor
US7611751B2 (en) 2006-11-01 2009-11-03 Asm America, Inc. Vapor deposition of metal carbide films
KR100806128B1 (ko) * 2006-12-11 2008-02-22 삼성전자주식회사 반도체 소자의 배선 구조물 및 이의 형성방법
US8821637B2 (en) * 2007-01-29 2014-09-02 Applied Materials, Inc. Temperature controlled lid assembly for tungsten nitride deposition
US7713874B2 (en) * 2007-05-02 2010-05-11 Asm America, Inc. Periodic plasma annealing in an ALD-type process
US7939932B2 (en) * 2007-06-20 2011-05-10 Analog Devices, Inc. Packaged chip devices with atomic layer deposition protective films
US7638170B2 (en) 2007-06-21 2009-12-29 Asm International N.V. Low resistivity metal carbonitride thin film deposition by atomic layer deposition
US8017182B2 (en) * 2007-06-21 2011-09-13 Asm International N.V. Method for depositing thin films by mixed pulsed CVD and ALD
US20080318420A1 (en) * 2007-06-22 2008-12-25 Wong Denny K Two step chemical mechanical polish
KR20090000324A (ko) * 2007-06-28 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
US7759199B2 (en) 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
US7585762B2 (en) 2007-09-25 2009-09-08 Applied Materials, Inc. Vapor deposition processes for tantalum carbide nitride materials
US7678298B2 (en) 2007-09-25 2010-03-16 Applied Materials, Inc. Tantalum carbide nitride materials by vapor deposition processes
US7824743B2 (en) 2007-09-28 2010-11-02 Applied Materials, Inc. Deposition processes for titanium nitride barrier and aluminum
KR101544198B1 (ko) 2007-10-17 2015-08-12 한국에이에스엠지니텍 주식회사 루테늄 막 형성 방법
US7939447B2 (en) 2007-10-26 2011-05-10 Asm America, Inc. Inhibitors for selective deposition of silicon containing films
US7655564B2 (en) 2007-12-12 2010-02-02 Asm Japan, K.K. Method for forming Ta-Ru liner layer for Cu wiring
US7727882B1 (en) * 2007-12-17 2010-06-01 Novellus Systems, Inc. Compositionally graded titanium nitride film for diffusion barrier applications
US7655543B2 (en) 2007-12-21 2010-02-02 Asm America, Inc. Separate injection of reactive species in selective formation of films
US7799674B2 (en) 2008-02-19 2010-09-21 Asm Japan K.K. Ruthenium alloy film for copper interconnects
US7767572B2 (en) * 2008-02-21 2010-08-03 Applied Materials, Inc. Methods of forming a barrier layer in an interconnect structure
US7618893B2 (en) * 2008-03-04 2009-11-17 Applied Materials, Inc. Methods of forming a layer for barrier applications in an interconnect structure
US7951414B2 (en) * 2008-03-20 2011-05-31 Micron Technology, Inc. Methods of forming electrically conductive structures
US7816278B2 (en) * 2008-03-28 2010-10-19 Tokyo Electron Limited In-situ hybrid deposition of high dielectric constant films using atomic layer deposition and chemical vapor deposition
US20090315093A1 (en) 2008-04-16 2009-12-24 Asm America, Inc. Atomic layer deposition of metal carbide films using aluminum hydrocarbon compounds
US7666474B2 (en) 2008-05-07 2010-02-23 Asm America, Inc. Plasma-enhanced pulsed deposition of metal carbide films
US8084104B2 (en) 2008-08-29 2011-12-27 Asm Japan K.K. Atomic composition controlled ruthenium alloy film formed by plasma-enhanced atomic layer deposition
US20100062149A1 (en) 2008-09-08 2010-03-11 Applied Materials, Inc. Method for tuning a deposition rate during an atomic layer deposition process
US8491967B2 (en) 2008-09-08 2013-07-23 Applied Materials, Inc. In-situ chamber treatment and deposition process
US8133555B2 (en) 2008-10-14 2012-03-13 Asm Japan K.K. Method for forming metal film by ALD using beta-diketone metal complex
US8146896B2 (en) 2008-10-31 2012-04-03 Applied Materials, Inc. Chemical precursor ampoule for vapor deposition processes
US20100151676A1 (en) * 2008-12-16 2010-06-17 Applied Materials, Inc. Densification process for titanium nitride layer for submicron applications
US9379011B2 (en) * 2008-12-19 2016-06-28 Asm International N.V. Methods for depositing nickel films and for making nickel silicide and nickel germanide
US8486191B2 (en) 2009-04-07 2013-07-16 Asm America, Inc. Substrate reactor with adjustable injectors for mixing gases within reaction chamber
JP5774822B2 (ja) * 2009-05-25 2015-09-09 株式会社日立国際電気 半導体デバイスの製造方法及び基板処理装置
FI20095630A0 (fi) * 2009-06-05 2009-06-05 Beneq Oy Suojapinnoitus, menetelmä alustan suojaamiseksi ja menetelmän käyttö
US8329569B2 (en) 2009-07-31 2012-12-11 Asm America, Inc. Deposition of ruthenium or ruthenium dioxide
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
US9390909B2 (en) 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
CN103025915B (zh) 2010-06-08 2015-08-05 哈佛大学校长及研究员协会 低温合成二氧化硅
KR102083955B1 (ko) 2010-06-25 2020-03-03 캐논 아네르바 가부시키가이샤 스퍼터링 장치, 박막증착 방법 및 컨트롤 디바이스
US8633109B2 (en) * 2010-08-04 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Soft error rate (SER) reduction in advanced silicon processes
US8945305B2 (en) 2010-08-31 2015-02-03 Micron Technology, Inc. Methods of selectively forming a material using parylene coating
US20120083134A1 (en) * 2010-09-30 2012-04-05 Hui-Jung Wu Method of mitigating substrate damage during deposition processes
US8778204B2 (en) 2010-10-29 2014-07-15 Applied Materials, Inc. Methods for reducing photoresist interference when monitoring a target layer in a plasma process
WO2012060940A1 (en) 2010-11-04 2012-05-10 Novellus Systems, Inc. Ion-induced atomic layer deposition of tantalum
US9711403B2 (en) * 2011-01-17 2017-07-18 Xintec Inc. Method for forming chip package
KR101333914B1 (ko) * 2011-02-22 2013-11-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 진보된 실리콘 프로세스로 감소된 소프트 에러 레이트(ser)를 갖는 반도체 디바이스를 제조하는 방법 및 그러한 반도체 디바이스
US8642473B2 (en) 2011-03-04 2014-02-04 Applied Materials, Inc. Methods for contact clean
US8871617B2 (en) 2011-04-22 2014-10-28 Asm Ip Holding B.V. Deposition and reduction of mixed metal oxide thin films
US8912096B2 (en) 2011-04-28 2014-12-16 Applied Materials, Inc. Methods for precleaning a substrate prior to metal silicide fabrication process
US8809170B2 (en) 2011-05-19 2014-08-19 Asm America Inc. High throughput cyclical epitaxial deposition and etch process
US9218961B2 (en) 2011-09-19 2015-12-22 Applied Materials, Inc. Methods of forming a metal containing layer on a substrate with high uniformity and good profile control
US8961804B2 (en) 2011-10-25 2015-02-24 Applied Materials, Inc. Etch rate detection for photomask etching
US8808559B2 (en) 2011-11-22 2014-08-19 Applied Materials, Inc. Etch rate detection for reflective multi-material layers etching
US8927423B2 (en) 2011-12-16 2015-01-06 Applied Materials, Inc. Methods for annealing a contact metal layer to form a metal silicidation layer
US8900469B2 (en) 2011-12-19 2014-12-02 Applied Materials, Inc. Etch rate detection for anti-reflective coating layer and absorber layer etching
US8586479B2 (en) 2012-01-23 2013-11-19 Applied Materials, Inc. Methods for forming a contact metal layer in semiconductor devices
EP2628817B1 (en) 2012-02-15 2016-11-02 IHI Hauzer Techno Coating B.V. A coated article of martensitic steel and a method of forming a coated article of steel
ES2543579T3 (es) 2012-02-15 2015-08-20 Ihi Hauzer Techno Coating B.V. Componentes de cojinete y cojinetes aislados frente a corriente
US9330939B2 (en) 2012-03-28 2016-05-03 Applied Materials, Inc. Method of enabling seamless cobalt gap-fill
KR101381646B1 (ko) * 2012-04-30 2014-04-14 한국에너지기술연구원 동시기화법을 이용한 코어-쉘 구조의 금속-탄소 복합체의 제조방법 및 이에 의해 제조된 코어-쉘 구조의 금속-탄소 복합체
KR101341550B1 (ko) * 2012-06-20 2013-12-13 한국에너지기술연구원 동시기화법을 이용하는 연료전지용 전극 촉매의 제조방법, 이에 의해 제조된 촉매를 포함하는 연료전지용 전극의 제조방법 및 이를 포함하는 연료전지
US9805939B2 (en) 2012-10-12 2017-10-31 Applied Materials, Inc. Dual endpoint detection for advanced phase shift and binary photomasks
US9064850B2 (en) * 2012-11-15 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via formation with improved topography control
US8778574B2 (en) 2012-11-30 2014-07-15 Applied Materials, Inc. Method for etching EUV material layers utilized to form a photomask
US9412602B2 (en) 2013-03-13 2016-08-09 Asm Ip Holding B.V. Deposition of smooth metal nitride films
US8846550B1 (en) 2013-03-14 2014-09-30 Asm Ip Holding B.V. Silane or borane treatment of metal thin films
US8841182B1 (en) 2013-03-14 2014-09-23 Asm Ip Holding B.V. Silane and borane treatments for titanium carbide films
US8962473B2 (en) * 2013-03-15 2015-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming hybrid diffusion barrier layer and semiconductor device thereof
US9543163B2 (en) 2013-08-20 2017-01-10 Applied Materials, Inc. Methods for forming features in a material layer utilizing a combination of a main etching and a cyclical etching process
JP6488284B2 (ja) 2013-09-27 2019-03-20 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated シームレスのコバルト間隙充填を可能にする方法
US9012278B2 (en) 2013-10-03 2015-04-21 Asm Ip Holding B.V. Method of making a wire-based semiconductor device
US9502365B2 (en) * 2013-12-31 2016-11-22 Texas Instruments Incorporated Opening in a multilayer polymeric dielectric layer without delamination
US9435031B2 (en) * 2014-01-07 2016-09-06 International Business Machines Corporation Microwave plasma and ultraviolet assisted deposition apparatus and method for material deposition using the same
US9394609B2 (en) 2014-02-13 2016-07-19 Asm Ip Holding B.V. Atomic layer deposition of aluminum fluoride thin films
US9508561B2 (en) 2014-03-11 2016-11-29 Applied Materials, Inc. Methods for forming interconnection structures in an integrated cluster system for semicondcutor applications
US10643925B2 (en) 2014-04-17 2020-05-05 Asm Ip Holding B.V. Fluorine-containing conductive films
US9478438B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method and apparatus to deposit pure titanium thin film at low temperature using titanium tetraiodide precursor
US9478411B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method to tune TiOx stoichiometry using atomic layer deposited Ti film to minimize contact resistance for TiOx/Ti based MIS contact scheme for CMOS
US9528185B2 (en) 2014-08-22 2016-12-27 Applied Materials, Inc. Plasma uniformity control by arrays of unit cell plasmas
US9978607B2 (en) * 2014-09-05 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Through via structure and method
KR102216575B1 (ko) 2014-10-23 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 티타늄 알루미늄 및 탄탈륨 알루미늄 박막들
US9793108B2 (en) 2015-06-25 2017-10-17 Applied Material, Inc. Interconnect integration for sidewall pore seal and via cleanliness
TWI723024B (zh) 2015-06-26 2021-04-01 美商應用材料股份有限公司 用於改良的氣體分配的遞迴注入設備
WO2017037927A1 (ja) * 2015-09-03 2017-03-09 株式会社日立国際電気 半導体装置の製造方法、基板処理装置および記録媒体
US9607842B1 (en) 2015-10-02 2017-03-28 Asm Ip Holding B.V. Methods of forming metal silicides
US9941425B2 (en) 2015-10-16 2018-04-10 Asm Ip Holdings B.V. Photoactive devices and materials
US9786491B2 (en) 2015-11-12 2017-10-10 Asm Ip Holding B.V. Formation of SiOCN thin films
US9786492B2 (en) 2015-11-12 2017-10-10 Asm Ip Holding B.V. Formation of SiOCN thin films
KR102378021B1 (ko) 2016-05-06 2022-03-23 에이에스엠 아이피 홀딩 비.브이. SiOC 박막의 형성
US10546730B2 (en) * 2016-05-16 2020-01-28 Varian Semiconductor Equipment Associates, Inc Filling a cavity in a substrate using sputtering and deposition
US10186420B2 (en) 2016-11-29 2019-01-22 Asm Ip Holding B.V. Formation of silicon-containing thin films
KR102624631B1 (ko) * 2016-12-02 2024-01-12 삼성전자주식회사 반도체 장치
US10563304B2 (en) 2017-04-07 2020-02-18 Applied Materials, Inc. Methods and apparatus for dynamically treating atomic layer deposition films in physical vapor deposition chambers
US10847529B2 (en) 2017-04-13 2020-11-24 Asm Ip Holding B.V. Substrate processing method and device manufactured by the same
US10504901B2 (en) 2017-04-26 2019-12-10 Asm Ip Holding B.V. Substrate processing method and device manufactured using the same
WO2018204709A1 (en) 2017-05-05 2018-11-08 Asm Ip Holding B.V. Plasma enhanced deposition processes for controlled formation of oxygen containing thin films
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
US10392697B2 (en) * 2017-06-30 2019-08-27 Uchicago Argonne, Llc Composite matrix using a hybrid deposition technique
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
WO2019036157A1 (en) 2017-08-18 2019-02-21 Applied Materials, Inc. HIGH PRESSURE AND HIGH TEMPERATURE RECOVERY CHAMBER
EP4321649A3 (en) 2017-11-11 2024-05-15 Micromaterials LLC Gas delivery system for high pressure processing chamber
CN111432920A (zh) 2017-11-17 2020-07-17 应用材料公司 用于高压处理系统的冷凝器系统
KR20190065962A (ko) 2017-12-04 2019-06-12 에이에스엠 아이피 홀딩 비.브이. 유전체와 금속 표면 상에 SiOC의 균일한 증착
SG11202008256WA (en) 2018-03-09 2020-09-29 Applied Materials Inc High pressure annealing process for metal containing materials
KR102492302B1 (ko) * 2018-03-20 2023-01-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
US11227829B2 (en) 2018-03-29 2022-01-18 Intel Corporation Device terminal interconnect structures
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
US11532558B2 (en) 2019-09-27 2022-12-20 Intel Corporation Metallization barrier structures for bonded integrated circuit interfaces
US11361992B2 (en) * 2019-10-08 2022-06-14 Eugenus, Inc. Conformal titanium nitride-based thin films and methods of forming same
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film
CN113497186A (zh) * 2020-04-01 2021-10-12 联华电子股份有限公司 并联的电容结构及其制作方法
US20220139772A1 (en) * 2020-11-02 2022-05-05 Intel Corporation Interconnect structures with area selective adhesion or barrier materials for low resistance vias in integrated circuits
US11444024B2 (en) 2020-11-02 2022-09-13 Intel Corporation Subtractively patterned interconnect structures for integrated circuits
JP2022137982A (ja) 2021-03-09 2022-09-22 東京エレクトロン株式会社 タングステン膜を成膜する方法、及びシステム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189733A (ja) * 1996-12-13 1998-07-21 Texas Instr Inc <Ti> 多孔性誘電体の金属被覆法
JPH1154459A (ja) * 1997-08-07 1999-02-26 Ulvac Japan Ltd バリア膜形成方法
JPH11172438A (ja) * 1997-09-29 1999-06-29 Samsung Electron Co Ltd 化学気相蒸着法による金属窒化膜形成方法及びこれを用いた半導体装置の金属コンタクト形成方法
JP2003520448A (ja) * 2000-01-19 2003-07-02 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド エッチングされた低誘電率材料の孔を封じるための誘電体形成

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE393967B (sv) 1974-11-29 1977-05-31 Sateko Oy Forfarande och for utforande av stroleggning mellan lagren i ett virkespaket
FI57975C (fi) 1979-02-28 1980-11-10 Lohja Ab Oy Foerfarande och anordning vid uppbyggande av tunna foereningshinnor
US5769950A (en) 1985-07-23 1998-06-23 Canon Kabushiki Kaisha Device for forming deposited film
US4761269A (en) 1986-06-12 1988-08-02 Crystal Specialties, Inc. Apparatus for depositing material on a substrate
US4747367A (en) 1986-06-12 1988-05-31 Crystal Specialties, Inc. Method and apparatus for producing a constant flow, constant pressure chemical vapor deposition
US5071670A (en) 1990-06-11 1991-12-10 Kelly Michael A Method for chemical vapor deposition under a single reactor vessel divided into separate reaction chambers each with its own depositing and exhausting means
US5306666A (en) 1992-07-24 1994-04-26 Nippon Steel Corporation Process for forming a thin metal film by chemical vapor deposition
FI97731C (fi) 1994-11-28 1997-02-10 Mikrokemia Oy Menetelmä ja laite ohutkalvojen valmistamiseksi
FI100409B (fi) 1994-11-28 1997-11-28 Asm Int Menetelmä ja laitteisto ohutkalvojen valmistamiseksi
JPH08213343A (ja) * 1995-01-31 1996-08-20 Sony Corp 半導体装置およびその製造方法
JPH0922896A (ja) 1995-07-07 1997-01-21 Toshiba Corp 金属膜の選択的形成方法
US5916365A (en) 1996-08-16 1999-06-29 Sherman; Arthur Sequential chemical vapor deposition
KR100236069B1 (ko) * 1996-12-26 1999-12-15 김영환 캐패시터 및 그 제조방법
US5879459A (en) 1997-08-29 1999-03-09 Genus, Inc. Vertically-stacked process reactor and cluster tool system for atomic layer deposition
US6351039B1 (en) 1997-05-28 2002-02-26 Texas Instruments Incorporated Integrated circuit dielectric and method
US5904565A (en) 1997-07-17 1999-05-18 Sharp Microelectronics Technology, Inc. Low resistance contact between integrated circuit metal levels and method for same
TW439151B (en) 1997-12-31 2001-06-07 Samsung Electronics Co Ltd Method for forming conductive layer using atomic layer deposition process
US6303523B2 (en) 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
KR100275738B1 (ko) * 1998-08-07 2000-12-15 윤종용 원자층 증착법을 이용한 박막 제조방법
US6077775A (en) 1998-08-20 2000-06-20 The United States Of America As Represented By The Secretary Of The Navy Process for making a semiconductor device with barrier film formation using a metal halide and products thereof
US6291876B1 (en) * 1998-08-20 2001-09-18 The United States Of America As Represented By The Secretary Of The Navy Electronic devices with composite atomic barrier film and process for making same
US6144050A (en) 1998-08-20 2000-11-07 The United States Of America As Represented By The Secretary Of The Navy Electronic devices with strontium barrier film and process for making same
KR100287180B1 (ko) 1998-09-17 2001-04-16 윤종용 계면 조절층을 이용하여 금속 배선층을 형성하는 반도체 소자의 제조 방법
KR100327328B1 (ko) 1998-10-13 2002-05-09 윤종용 부분적으로다른두께를갖는커패시터의유전막형성방버뵤
JP2000150647A (ja) * 1998-11-11 2000-05-30 Sony Corp 配線構造およびその製造方法
US6391785B1 (en) * 1999-08-24 2002-05-21 Interuniversitair Microelektronica Centrum (Imec) Method for bottomless deposition of barrier layers in integrated circuit metallization schemes
KR100363088B1 (ko) * 2000-04-20 2002-12-02 삼성전자 주식회사 원자층 증착방법을 이용한 장벽 금속막의 제조방법
US6444495B1 (en) 2001-01-11 2002-09-03 Honeywell International, Inc. Dielectric films for narrow gap-fill applications

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189733A (ja) * 1996-12-13 1998-07-21 Texas Instr Inc <Ti> 多孔性誘電体の金属被覆法
JPH1154459A (ja) * 1997-08-07 1999-02-26 Ulvac Japan Ltd バリア膜形成方法
JPH11172438A (ja) * 1997-09-29 1999-06-29 Samsung Electron Co Ltd 化学気相蒸着法による金属窒化膜形成方法及びこれを用いた半導体装置の金属コンタクト形成方法
JP2003520448A (ja) * 2000-01-19 2003-07-02 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド エッチングされた低誘電率材料の孔を封じるための誘電体形成

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010045406A (ja) * 2002-04-12 2010-02-25 Renesas Technology Corp 半導体装置の製造方法
JPWO2004008513A1 (ja) * 2002-07-15 2005-11-10 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
JP4559223B2 (ja) * 2002-07-15 2010-10-06 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
US7094681B2 (en) 2002-11-07 2006-08-22 Kabushiki Kaisha Toshiba Semiconductor device fabrication method
US8070879B2 (en) 2002-11-14 2011-12-06 Applied Materials, Inc. Apparatus and method for hybrid chemical processing
JP2004214622A (ja) * 2002-11-14 2004-07-29 Applied Materials Inc ハイブリッド化学処理装置及び方法
JP2006507677A (ja) * 2002-11-22 2006-03-02 エーエスエム インターナショナル エヌ.ヴェー. シーリング多孔質構造
JP2004311545A (ja) * 2003-04-03 2004-11-04 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及び高融点金属膜の堆積装置
US8592303B2 (en) 2003-05-29 2013-11-26 Renesas Electronics Corporation Wiring structure and method for manufacturing the same
WO2004107434A1 (ja) * 2003-05-29 2004-12-09 Nec Corporation 配線構造およびその製造方法
US7701060B2 (en) 2003-05-29 2010-04-20 Nec Corporation Wiring structure and method for manufacturing the same
KR100724181B1 (ko) * 2003-06-16 2007-05-31 동경 엘렉트론 주식회사 성막 방법, 반도체 장치의 제조 방법, 반도체 장치 및 성막장치
CN100405549C (zh) * 2003-06-16 2008-07-23 东京毅力科创株式会社 成膜方法、半导体装置的制造方法、半导体装置和成膜装置
WO2004112114A1 (ja) * 2003-06-16 2004-12-23 Tokyo Electron Limited 成膜方法、半導体装置の製造方法、半導体装置および成膜装置
JP2007505993A (ja) * 2003-09-16 2007-03-15 東京エレクトロン株式会社 バッチタイプ処理システムにおける順次ガス露出による金属含有膜の形成
JP2007516848A (ja) * 2003-12-24 2007-06-28 キャベンディッシュ・キネティックス・リミテッド デバイス収容方法および対応装置
JP4658966B2 (ja) * 2003-12-24 2011-03-23 キャベンディッシュ・キネティックス・リミテッド マイクロメカニカル素子の収容方法およびマイクロメカニカル素子の形成方法
JP2005191290A (ja) * 2003-12-25 2005-07-14 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP2005209975A (ja) * 2004-01-26 2005-08-04 Semiconductor Leading Edge Technologies Inc 半導体装置およびその製造方法
JP4695842B2 (ja) * 2004-01-26 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4791456B2 (ja) * 2004-06-02 2011-10-12 インターナショナル・ビジネス・マシーンズ・コーポレーション 低k材料上にTaN拡散バリア領域を堆積する方法(低k材料上のTaN拡散バリア領域のPE−ALD)
KR101177591B1 (ko) * 2004-11-12 2012-08-27 액셀리스 테크놀로지스, 인크. 다공성 저 k 유전 필름의 자외선 지원 기공 밀봉
JP2008520100A (ja) * 2004-11-12 2008-06-12 アクセリス テクノロジーズ インコーポレーテッド 多孔性低k誘電体フィルムの紫外線に補助された細孔シーリング
JP2008103370A (ja) * 2006-10-17 2008-05-01 Renesas Technology Corp 半導体装置の製造方法
KR20150067748A (ko) * 2013-12-10 2015-06-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 견고한 금속화 프로파일을 위한 이중층 하드 마스크
KR101701573B1 (ko) 2013-12-10 2017-02-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 견고한 금속화 프로파일을 위한 이중층 하드 마스크
JP2020526669A (ja) * 2017-07-13 2020-08-31 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated タングステン核形成層を堆積させるための方法及び装置
JPWO2021090794A1 (ja) * 2019-11-06 2021-05-14
JP7112793B2 (ja) 2019-11-06 2022-08-04 株式会社クリエイティブコーティングス 成膜方法及び成膜装置

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