KR102624631B1 - 반도체 장치 - Google Patents

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    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating

Abstract

반도체 장치는 기판 상에 형성되어, 하부를 관통하는 비아 홀, 및 상기 비아 홀에 연통하며 상부를 관통하는 제1 트렌치를 갖는 층간 절연막, 상기 비아 홀의 저면 및 전체 측벽, 및 상기 제1 트렌치의 일부 저면 및 하부 측벽을 커버하며, 도전 물질을 포함하는 제1 보호 패턴, 상기 보호 패턴 및 상기 제1 트렌치의 상부 측벽을 커버하는 제1 배리어 패턴, 상기 제1 배리어 패턴을 커버하는 제1 접착 패턴, 및 상기 제1 접착 패턴 상에 형성되어 상기 비아 홀 및 상기 제1 트렌치를 채우는 제1 도전 패턴을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 배선을 포함하는 반도체 장치에 관한 것이다.
배선 형성을 위한 다마신 공정에서 하드 마스크를 식각 마스크로 사용하여 층간 절연막을 식각함으로써 트렌치 및/또는 비아 홀을 형성하고, 이들을 채우는 도전막을 형성할 수 있다. 그런데, 상기 하드 마스크를 제거하지 않고 상기 도전막을 형성하는 경우, 종횡비 증가에 의해 상기 도전막이 상기 트렌치 및/또는 비아를 완전히 채우지 못할 수 있다. 이에 따라, 상기 도전막 형성 이전에 상기 하드 마스크를 제거할 수 있으나, 이때 하부의 배선이 부분적으로 제거될 수 있다.
본 발명의 과제는 우수한 특성을 갖는 배선을 포함하는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성되어, 하부를 관통하는 비아 홀, 및 상기 비아 홀에 연통하며 상부를 관통하는 제1 트렌치를 갖는 층간 절연막, 상기 비아 홀의 저면 및 전체 측벽, 및 상기 제1 트렌치의 일부 저면 및 하부 측벽을 커버하며, 도전 물질을 포함하는 제1 보호 패턴, 상기 보호 패턴 및 상기 제1 트렌치의 상부 측벽을 커버하는 제1 배리어 패턴, 상기 제1 배리어 패턴을 커버하는 제1 접착 패턴, 및 상기 제1 접착 패턴 상에 형성되어 상기 비아 홀 및 상기 제1 트렌치를 채우는 제1 도전 패턴을 포함할 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 실시예들에 따른 반도체 장치는 제1 배선 구조물 및 제2 배선 구조물을 포함할 수 있다. 상기 제1 배선 구조물은 제1 배리어 패턴, 상기 제1 배리어 패턴의 상면을 커버하는 제1 접착 패턴, 상기 제1 접착 패턴 상에 형성되어, 저면 및 측벽이 이에 의해 커버되는 제1 도전 패턴, 및 상기 배리어 패턴의 하면의 적어도 일부를 커버하며, 도전성 물질을 포함하는 제1 보호 패턴을 가질 수 있다. 상기 제2 배선 구조물은 제2 배리어 패턴, 상기 제2 배리어 패턴의 상면을 커버하는 제2 접착 패턴, 및 상기 제2 접착 패턴 상에 형성되어, 저면 및 측벽이 이에 의해 커버되는 제2 도전 패턴을 가질 수 있다. 상기 제1 배선 구조물의 저면은 상기 제2 배선 구조물의 저면보다 낮을 수 있고, 상기 제1 배선 구조물의 상면은 상기 제2 배선 구조물의 상면과 실질적으로 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 따른 반도체 장치는 상부 배선에 전기적으로 연결되는 하부 배선 부분이 손상되지 않을 수 있으며, 또한 상기 상부 배선은 내부에 보이드를 포함하지 않을 수 있다. 나아가, 상기 상부 배선이 형성되는 층간 절연막은 유전율 증가가 억제되어 낮은 유전율을 유지할 수 있다. 따라서, 상기 상부 배선 및 하부 배선을 포함하는 상기 반도체 장치는 우수한 전기적 특성을 가질 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 7은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 8 및 도 9는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 10 내지 도 12는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 13 및 도 14는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 15 내지 도 16은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 17 및 도 18은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
[실시예]
도 1 내지 도 7은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 제1 배선(110) 및 제2 층간 절연막(120)을 순차적으로 형성한 후, 제2 층간 절연막(120) 상에 제1 마스크(130) 및 제2 마스크(140)를 순차적으로 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
도시되지는 않았으나, 기판(100) 상에는 각종 소자들, 예를 들어, 게이트 구조물, 소스/드레인 층, 콘택 플러그, 배선, 비아 등이 형성될 수 있으며, 이들은 절연막(도시되지 않음)에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 제1 배선(110)은 기판(100) 상에 형성된 제1 층간 절연막(도시되지 않음)에 제1 개구(도시되지 않음)를 형성하고, 이를 채우는 제1 도전막을 상기 제1 층간 절연막 상에 형성한 후, 상기 제1 층간 절연막 상면이 노출될 때까지 상기 제1 도전막을 평탄화함으로써 형성할 수 있다. 이때, 상기 제1 도전막은 금속, 금속 질화물 등을 포함할 수 있으며, 상기 제1 층간 절연막은 예를 들어, 실리콘 산화물, 혹은 이보다 낮은 유전율을 갖는 저유전 물질을 포함하도록 형성될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch-back) 공정에 의해 수행될 수 있다.
제2 층간 절연막(120)은 실리콘 이산화물, 혹은 예를 들어, 탄소가 도핑된 실리콘 산화물(SiCOH), 불소가 도핑된 실리콘 산화물(F-SiO2), 다공성 실리콘 산화물 등과 같이 실리콘 산화물을 포함하면서도 실리콘 이산화물(SiO2)보다는 낮은 유전율을 갖는 물질을 포함하도록 형성할 수 있다.
제1 및 제2 마스크들(130, 140)은 각각 제2 및 제3 개구들(135, 145)을 포함할 수 있으며, 이들은 서로 부분적으로 오버랩될 수 있다.
제1 마스크(130)는 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있으며, 제2 마스크(140)는 예를 들어, 실리콘 산질화물, 실리콘 질화물 등과 같은 절연 물질을 포함하도록 형성될 수 있다.
이후, 제1 및 제2 마스크들(130, 140)을 식각 마스크로 사용하여 하부의 제2 층간 절연막(120)을 식각할 수 있으며, 이에 따라 제1 리세스(150)가 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 제2 층간 절연막(120)의 일부 두께에 대해서만 수행될 수 있으며, 이에 따라 제1 리세스(150)는 제2 층간 절연막(120)의 상부를 관통할 수 있다. 예시적인 실시예들에 있어서, 제1 리세스(150)는 제2 및 제3 개구들(135, 145)이 서로 오버랩되는 영역에서 형성될 수 있다.
도 2를 참조하면, 제2 마스크(140)를 제거한 후, 제1 마스크(130)를 식각 마스크로 사용하여 하부의 제2 층간 절연막(120)을 식각할 수 있으며, 이에 따라 비아 홀(160) 및 제1 및 제2 트렌치들(170, 180)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 제2 층간 절연막(120) 하부의 제1 배선(110) 상면이 노출될 때까지 형성될 수 있으며, 이에 따라 비아 홀(160)은 제1 배선(110) 상면을 노출시킬 수 있다. 이때, 비아 홀(160)은 이전에 형성된 제1 리세스(150)의 하부에 형성될 수 있다.
한편, 제1 및 제2 트렌치들(170, 180)은 제1 마스크(130)의 제2 개구(135) 하부에 형성될 수 있으며, 제2 층간 절연막(120)의 상부를 관통할 수 있다. 이때, 제1 트렌치(170)은 하부의 비아 홀(160)과 연통할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 트렌치들(170, 180)의 저면은 서로 실질적으로 동일한 높이에 형성될 수 있다.
도면 상에서는 제1 트렌치(170)에 2개의 비아 홀들(160)이 연통되는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 임의의 개수의 비아 홀(160)이 이에 연통되도록 형성될 수 있다.
도 3을 참조하면, 비아 홀(160)에 의해 노출된 제1 배선(110) 상면, 비아 홀(160)의 측벽, 제1 및 제2 트렌치들(170, 180)의 저면 및 측벽, 및 제1 마스크(130)의 상면에 보호막(190)을 형성한 후, 보호막(190) 상에 비아 홀(160), 및 제1 및 제2 트렌치들(170, 180)을 채우는 희생막(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 희생막(200)은 이후 쉽게 제거될 수 있는 물질을 포함하도록 형성될 수 있다. 예를 들어, 희생막(200)은 스핀-온-하드마스크(Spin-On-Hardmask: SOH), 비정질 탄소막(Amorphous Carbon Layer: ACL) 등을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 보호막(190)은 원자층 증착(Atomic Layer Deposition: ALD) 공정에 의해 형성될 수 있다. 상기 원자층 증착 공정은 높은 스텝 커버리지 특성을 가질 수 있으며, 이에 따라 보호막(190)은 비아 홀(160)의 측벽, 및 제1 및 제2 트렌치들(170, 180)의 측벽에도 잘 형성될 수 있다.
보호막(190)은 희생막(200)에 대해 큰 식각 선택비를 갖는 도전성 물질을 포함하도록 형성될 수 있다. 예를 들어, 보호막(190)은 티타늄 질화물, 망간 질화물 등과 같은 금속 질화물, 혹은 티타늄, 탄탈륨, 망간 등과 같은 금속을 포함하도록 형성될 수 있다. 이에 따라, 보호막(190)이 예를 들어, 티타늄 질화물을 포함하는 경우에는, 하부의 제1 마스크(130)와 병합될 수도 있다.
도 4를 참조하면, 희생막(200) 상부를 제거하여 보호막(190)을 부분적으로 노출시킬 수 있으며, 비아 홀(160) 및 제1 트렌치(170) 내에는 제1 희생 패턴(202)이 형성될 수 있고, 제2 트렌치(180) 내에는 제2 희생 패턴(204)이 형성될 수 있다.
예시적인 실시예들에 있어서, 희생막(200) 상부는 에치 백 공정에 의해 제거될 수 있으며, 이때 제1 및 제2 희생 패턴들(202, 204)의 상면은 제2 층간 절연막(120)의 상면과 실질적으로 동일한 높이에 형성될 수 있다.
도 5를 참조하면, 노출된 보호막(190) 부분 및 제1 마스크(130)를 제거할 수 있다.
예시적인 실시예들에 있어서, 보호막(190) 및 제1 마스크(130)는 습식 식각 공정에 의해 제거될 수 있다. 이때, 보호막(190)은 제1 및 제2 희생 패턴들(202, 204)에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있으며, 제1 마스크(130) 역시 예를 들어, 티타늄 질화물과 같은 금속 질화물을 포함하므로, 예를 들어 스핀-온-하드마스크를 포함하는 제1 및 제2 희생 패턴들(202, 204)에 대해 높은 식각 선택비를 가질 수 있다.
이에 따라, 보호막(190) 및 제1 마스크(130)가 제거될 때, 제1 및 제2 희생 패턴들(202, 204)은 제거되지 않을 수 있다. 또한, 제1 및 제2 희생 패턴들(202, 204)이 제거되지 않으므로, 이에 의해 커버된 보호막(190) 부분도 제거되지 않을 수 있으며, 결국 이에 의해 커버된 제1 배선(110) 상면이 보호되어 손상되지 않을 수 있다.
도 6을 참조하면, 제1 및 제2 희생 패턴들(202, 204)을 제거하여, 제1 배선(110)의 상면 및 보호막(190) 상면을 노출시킬 수 있다. 이후, 노출된 제1 배선(110) 및 보호막(190)의 상면들, 및 제2 층간 절연막(120) 상면에 배리어막(210) 및 접착막(220)을 순차적으로 형성한 후, 비아 홀(160), 및 제1 및 제2 트렌치들(170, 180)을 채우는 제2 도전막(230)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 희생 패턴들(202, 204)은 애싱(ashing) 및/또는 스트립(stripping) 공정에 의해 제거될 수 있다. 이때, 보호막(190)은 제1 및 제2 희생 패턴들(202, 204)과 식각 선택비가 높은 물질을 포함하므로, 상기 공정에 의해 제거되지 않을 수 있다.
배리어막(210)은 예를 들어, 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있고, 접착막(220)은 예를 들어, 코발트, 루테늄 등과 같은 금속을 포함하도록 형성될 수 있으며, 제2 도전막(230)은 예를 들어, 구리, 알루미늄 등과 같은 금속을 포함하도록 형성될 수 있다.
배리어막(210)은 제2 도전막(230)으로부터 금속 성분이 제2 층간 절연막(120)으로 확산되는 것을 방지할 수 있으며, 접착막(220)은 제2 도전막(230)과 배리어막(210) 사이의 접착성을 증대시킬 수 있다. 일 실시예에 있어서, 접착막(220)은 형성되지 않고 생략될 수도 있다.
예시적인 실시예들에 있어서, 배리어막(210)은 예를 들어, 스퍼터링(sputtering) 공정과 같은 물리 기상 증착(Physical Vapor Deposition: PVD) 공정에 의해 형성될 수 있다. 상기 물리 기상 증착 공정은 그다지 높지 않은 스텝 커버리지 특성을 가질 수 있으며, 이에 따라, 배리어막(210)은 비아 홀(160)의 측벽, 및 제1 및 제2 트렌치들(170, 180)의 측벽 상에 잘 형성되지 않을 수도 있다.
하지만, 비아 홀(160)의 측벽, 및 제1 및 제2 트렌치들(170, 180)의 측벽에는 이미 보호막(190)이 형성되어 있으며, 이에 따라 보호막(190) 상에 접착막(220)이 잘 형성될 수 있다. 결국, 비아 홀(160)의 측벽, 및 제1 및 제2 트렌치들(170, 180)의 측벽 상에도 제2 도전막(230)이 보이드 없이 잘 형성될 수 있다.
한편, 제2 층간 절연막(120)은 보호막(190)에 의해 커버되어 있으므로, 배리어막(210)이 형성되는 상기 스퍼터링 공정 시 바이어스 전압이 인가되더라도, 제2 층간 절연막(120)에는 대미지(damage) 발생이 억제될 수 있으며, 이에 따라 제2 층간 절연막(120)의 유전율 증가가 억제 또는 방지될 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(230)은 접착막(220) 상에 시드막(도시되지 않음)을 형성한 후, 도금 공정에 의해 형성될 수 있다. 상기 시드막을 형성할 때 바이어스 전압이 인가될 수 있으나, 보호막(190), 배리어막(210) 및 접착막(220)에 의해 제2 층간 절연막(120)이 커버되므로, 그 유전율 증가가 억제 또는 방지될 수 있다.
도 7을 참조하면, 제2 도전막(230), 접착막(220), 및 배리어막(210) 상부를 제거하여, 비아(242), 및 제2 및 제3 배선들(244, 246)을 형성할 수 있다.
예시적인 실시예들에 있어서, 화학 기계적 연마 공정 및/또는 에치 백 공정을 수행하여 제2 층간 절연막(120) 상면이 노출될 때까지 제2 도전막(230), 접착막(220), 및 배리어막(210) 상부를 제거할 수 있다.
이에 따라 형성되는 비아(242)는 비아 홀(160) 내에 순차적으로 적층된 제1 보호 패턴(192), 제1 배리어 패턴(212), 제1 접착 패턴(222), 및 제1 도전 패턴(232)을 포함할 수 있고, 제2 배선(244)은 제1 트렌치(170) 내에 순차적으로 적층된 제2 보호 패턴(194), 제2 배리어 패턴(214), 제2 접착 패턴(224), 및 제2 도전 패턴(234)을 포함할 수 있으며, 제3 배선(246)은 제2 트렌치(180) 내에 순차적으로 적층된 제3 보호 패턴(196), 제3 배리어 패턴(216), 제3 접착 패턴(226), 및 제3 도전 패턴(236)을 포함할 수 있다.
이때, 제1 및 제2 보호 패턴들(192, 194), 제1 및 제2 배리어 패턴들(212, 214), 제1 및 제2 접착 패턴들(222, 224), 및 제1 및 제2 도전 패턴들(232, 234)은 각각 서로 접촉하여 일체적으로 형성될 수 있으며, 비아(242) 및 제2 배선(244)은 제1 배선(110) 상에 순차적으로 적층되어 서로 접촉할 수 있다.
한편, 제1 및 제3 보호 패턴들(192, 196)은 각각 비아 홀(160) 및 제3 개구(180)의 저면 및 측벽 상에 형성될 수 있으며, 제2 보호 패턴(194)은 제2 개구(170)의 일부 저면 및 측벽 상에 형성될 수 있다.
전술한 공정들을 수행하여 상기 반도체 장치를 완성할 수 있다.
전술한 바와 같이, 제2 층간 절연막(120)에 비아 홀(160), 및 제1 및 제2 트렌치들(170, 180)을 형성한 후, 도전성 물질을 사용하여 이들의 저면 및 측벽을 커버하는 보호막(190)을 형성한다. 이에 따라, 제1 마스크(130)를 제거한 후, 보호막(190)을 제거하지 않아도 비아(242) 및 제2 배선(244)이 하부의 제1 배선(110)에 전기적으로 연결될 수 있다. 따라서, 보호막(190) 제거 시, 하부의 제1 배선(110) 상부가 손상되는 것을 방지할 수 있다.
또한, 비아 홀(160), 및 제1 및 제2 트렌치들(170, 180)의 측벽에 높은 스텝 커버리지 특성을 갖는 원자층 증착 공정에 의해 보호막(190)이 형성되므로, 보호막(190) 상에 낮은 스텝 커버리지 특성을 갖는 물리 증착 공정에 의해 배리어막(210)이 형성되더라도, 이후 접착막(220) 및 제2 도전막(230)이 보이드 없이 잘 형성될 수 있다.
나아가, 배리어막(210) 형성 시 및/또는 제2 도전막(230) 형성 시, 바이어스 전압이 인가되더라도 제2 층간 절연막(120)은 보호막(190)에 의해 커버되므로, 손상되지 않고 유전율 증가가 억제될 수 있다.
결국, 제1 내지 제3 배선들(110, 244, 246) 및 비아(242)를 포함하는 상기 반도체 장치는 우수한 전기적 특성을 가질 수 있다.
한편, 순차적으로 적층된 비아(242) 및 제2 배선(244)은 하나의 배선 구조물로 정의될 수도 있다. 이때, 상기 배선 구조물의 저면은 제3 배선(246)의 저면보다 낮을 수 있으며, 상기 배선 구조물의 상면은 제3 배선(246)의 상면과 실질적으로 동일한 높이에 형성될 수 있다. 즉, 제2 및 제3 배선들(244, 246)은 상면 및 저면이 서로 실질적으로 동일한 높이에 형성될 수 있으며, 비아(242)는 제2 배선(244)과 접촉하여 그 하부에 형성되므로, 비아(242) 및 제2 배선(244)을 포함하는 상기 배선 구조물의 저면은 제3 배선(246)의 저면보다 낮을 수 있다.
도 8 및 도 9는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 1 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
먼저, 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 8을 참조하면, 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 다만, 제1 마스크(130) 및 보호막(190) 상부가 제거될 때, 제1 및 제2 희생 패턴들(202, 204)의 상면에 인접한 보호막(190)이 부분이 더 제거될 수 있으며, 이에 따라 보호막(190)의 상면은 제1 및 제2 희생 패턴들(202, 204)의 상면보다 낮게 형성될 수 있다. 즉, 제1 마스크(130) 및 보호막(190)은 습식 식각 공정에 의해 제거될 수 있는데, 이때 상대적으로 큰 두께를 갖는 제1 마스크(130)가 완전히 제거되는 동안에, 상대적으로 얇은 두께를 갖는 보호막(190)은 제1 및 제2 희생 패턴들(202, 204)의 상면 아래 부분까지 제거될 수 있다. 이에 따라, 제1 및 제2 희생 패턴들(202, 204)의 상부에 인접하는 제2 및 제3 리세스들(252, 254)이 각각 형성될 수 있다.
도 9를 참조하면, 도 6 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
상기 반도체 장치에서, 제2 및 제3 보호 패턴들(194, 196)은 각각 제1 및 제2 트렌치들(170, 180)의 저면 일부, 및 일부 측벽, 예를 들어 하부 측벽 상에만 형성될 수 있으며, 이에 따라 제1 및 제2 트렌치들(170, 180)의 나머지 일부 측벽, 예를 들어 상부 측벽 상에는 제2 및 제3 배리어 패턴들(214, 216)이 각각 형성될 수 있다.
도 10 내지 도 12는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 1 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
먼저, 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 10을 참조하면, 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 다만, 제1 및 제2 희생 패턴들(202, 204) 상면이 제2 층간 절연막(120)의 상면보다는 낮고, 제1 및 제2 트렌치들(170, 180)의 저면보다는 높도록 희생막(200)을 제거할 수 있다.
도 11을 참조하면, 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 노출된 보호막(190) 상부 및 제1 마스크(130)가 제거될 수 있다. 즉, 제1 마스크(130)를 커버하는 보호막(190) 부분뿐만 아니라, 제1 및 제2 트렌치들(170, 180)의 상부 측벽에 형성된 보호막(190) 부분도 제거될 수 있다.
도 12를 참조하면, 도 6 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
상기 반도체 장치에서, 제2 및 제3 보호 패턴들(194, 196)은 각각 제1 및 제2 트렌치들(170, 180)의 저면 일부, 및 일부 측벽, 예를 들어 하부 측벽 상에만 형성될 수 있으며, 이에 따라 제1 및 제2 트렌치들(170, 180)의 나머지 일부 측벽, 예를 들어 상부 측벽 상에는 제2 및 제3 배리어 패턴들(214, 216)이 형성될 수 있다.
도 13 및 도 14는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 10 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
먼저, 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 13을 참조하면, 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 즉, 제1 마스크(130) 및 보호막(190) 상부가 제거될 때, 제1 및 제2 희생 패턴들(202, 204)의 상면에 인접한 보호막(190)이 부분이 더 제거될 수 있으며, 이에 따라 보호막(190)의 상면은 제1 및 제2 희생 패턴들(202, 204)의 상면보다 낮게 형성될 수 있다. 이에 따라, 제1 및 제2 희생 패턴들(202, 204)의 상부에 인접하는 제2 및 제3 리세스들(252, 254)이 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 보호막(190)은 비아 홀(160)의 저면 및 측벽과, 제1 및 제2 트렌치들(170, 180)의 일부 저면 상에만 형성될 수 있다.
도 14를 참조하면, 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
상기 반도체 장치에서, 제2 보호 패턴(194)은 제1 트렌치(170)의 저면 일부 상에만 형성될 수 있고, 제3 보호 패턴(196)은 제2 트렌치(180)의 저면 상에만 형성될 수 있다. 이에 따라, 제1 및 제2 트렌치들(170, 180)의 측벽 상에는 제2 및 제3 배리어 패턴들(214, 216)이 각각 형성될 수 있다.
도 15 내지 도 16은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 1 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
먼저, 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 15를 참조하면, 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 다만, 제1 및 제2 희생 패턴들(202, 204) 상면이 제1 및 제2 트렌치들(170, 180)의 저면과 실질적으로 동일한 높이에 형성되도록 희생막(200)을 제거할 수 있다.
도 16을 참조하면, 도 5 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
상기 반도체 장치에서, 제2 및 제3 배선들(244, 246)은 각각 제2 및 제3 보호 패턴들을 포함하지 않을 수 있다. 즉, 제2 배선(244)은 제1 트렌치(170) 내에 순차적으로 적층된 제2 배리어 패턴(214), 제2 접착 패턴(224), 및 제2 도전 패턴(234)를 포함할 수 있으며, 제3 배선(246)은 제2 트렌치(180) 내에 순차적으로 적층된 제3 배리어 패턴(216), 제3 접착 패턴(226), 및 제3 도전 패턴(236)을 포함할 수 있다.
이때, 제2 배리어 패턴(214)은 제1 트렌치(170)의 일부 저면 및 측벽 상에 형성될 수 있으며, 제3 배리어 패턴(216)은 제2 트렌치(180)의 저면 및 측벽 상에 형성될 수 있다.
도 17 및 도 18은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 15 내지 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
먼저, 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 17을 참조하면, 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 즉, 제1 마스크(130) 및 보호막(190) 상부가 제거될 때, 제1 및 제2 희생 패턴들(202, 204)의 상면에 인접한 보호막(190)이 부분이 더 제거될 수 있으며, 이에 따라 보호막(190)의 상면은 제1 및 제2 희생 패턴들(202, 204)의 상면보다 낮게 형성될 수 있다. 이에 따라, 제1 및 제2 희생 패턴들(202, 204)의 상부에 인접하는 제2 및 제3 리세스들(252, 254)이 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 보호막(190)은 비아 홀(160)의 저면 및 일부 측벽, 예를 들어 상부 측벽을 제외한 나머지 측벽 부분에만 형성될 수 있다.
도 18을 참조하면, 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
상기 반도체 장치에서, 제1 보호 패턴(192)은 비아 홀(160)의 저면 및 상부를 제외한 나머지 측벽 부분 상에 형성될 수 있으며, 비아 홀(160)의 상부 측벽 상에는 제1 배리어 패턴(212)이 형성될 수 있다.
전술한 반도체 장치는 배선 구조물을 포함하는 다양한 메모리 장치 및 시스템에 사용될 수 있다. 예를 들어, 상기 반도체 장치는 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자에 포함되는 배선 구조물에 적용될 수 있다. 혹은 상기 반도체 장치는 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 메모리 주변회로 영역 혹은 셀 영역에 사용되는 배선 구조물에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110, 244, 246: 제1 내지 제3 배선
120: 제2 층간 절연막 130, 140: 제1, 제2 마스크
150, 252, 254: 제1 내지 제3 리세스
160: 비아 홀 170, 180: 제1, 제2 트렌치
190: 보호막 192, 194, 196: 제1 내지 제3 보호 패턴
200: 희생막 202, 204: 제1, 제2 희생 패턴
210: 배리어막 212, 214, 216: 제1 내지 제3 배리어 패턴
220: 접착막 222, 224, 226: 제1 내지 제3 접착 패턴
230: 제2 도전막 232, 234, 236: 제1 내지 제3 도전 패턴
242: 비아

Claims (10)

  1. 기판 상에 형성되어, 하부를 관통하는 비아 홀, 및 상기 비아 홀에 연통하며 상부를 관통하는 제1 트렌치를 갖는 층간 절연막;
    상기 비아 홀의 저면 및 전체 측벽, 및 상기 제1 트렌치의 일부 저면 및 하부 측벽을 커버하며, 도전 물질을 포함하는 제1 보호 패턴;
    상기 제1 보호 패턴을 커버하며, 상기 제1 트렌치의 상부 측벽에 직접적으로 접촉하는 제1 배리어 패턴;
    상기 제1 배리어 패턴을 커버하는 제1 접착 패턴; 및
    상기 제1 접착 패턴 상에 형성되어 상기 비아 홀 및 상기 제1 트렌치를 채우는 제1 도전 패턴을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제1 보호 패턴은 제1 금속 질화물을 포함하고, 상기 제1 배리어 패턴은 제2 금속 질화물을 포함하며, 상기 제1 접착 패턴은 제1 금속을 포함하고, 상기 제1 도전 패턴은 제2 금속을 포함하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 제1 금속 질화물은 티타늄 질화물 혹은 망간 질화물을 포함하고, 상기 제2 금속 질화물은 탄탈륨 질화물을 포함하며, 상기 제1 금속은 코발트 혹은 루테늄을 포함하고, 상기 제2 금속은 구리 혹은 알루미늄을 포함하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 비아 홀 저면 상에 형성된 상기 제1 보호 패턴 하부에 형성되어 이에 접촉하는 제1 배선을 더 포함하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 층간 절연막은 그 상부를 관통하며 상기 제1 트렌치와 이격된 제2 트렌치를 더 포함하며,
    상기 제2 트렌치의 저면 및 하부 측벽을 커버하는 제2 보호 패턴;
    상기 제2 보호 패턴 및 상기 제2 트렌치의 상부 측벽을 커버하는 제2 배리어 패턴;
    상기 제2 배리어 패턴을 커버하는 제2 접착 패턴; 및
    상기 제2 접착 패턴 상에 형성되어 상기 제2 트렌치를 채우는 제2 도전 패턴을 더 포함하는 반도체 장치.
  6. 제1 배리어 패턴;
    상기 제1 배리어 패턴의 상면을 커버하는 제1 접착 패턴;
    상기 제1 접착 패턴 상에 형성되어, 저면 및 측벽이 이에 의해 커버되는 제1 도전 패턴; 및
    상기 제1 배리어 패턴의 하면의 적어도 일부를 커버하며, 도전성 물질을 포함하는 제1 보호 패턴을 갖는 제1 배선 구조물; 및
    제2 배리어 패턴;
    상기 제2 배리어 패턴의 상면을 커버하는 제2 접착 패턴; 및
    상기 제2 접착 패턴 상에 형성되어, 저면 및 측벽이 이에 의해 커버되는 제2 도전 패턴을 갖는 제2 배선 구조물을 포함하며,
    상기 제1 배선 구조물의 저면은 상기 제2 배선 구조물의 저면보다 낮고, 상기 제1 배선 구조물의 상면은 상기 제2 배선 구조물의 상면과 실질적으로 동일한 높이에 형성되며,
    상기 제1 도전 패턴은 제1 폭을 갖는 하부, 및 상기 제1 폭보다 큰 제2 폭을 갖는 상부를 포함하며,
    상기 제1 보호 패턴은 상기 제1 도전 패턴의 하부의 일부분에 대응하는 상기 제1 배리어 패턴의 하면 부분을 커버하고,
    상기 제2 배리어 패턴의 저면 및 측벽은 도전성 물질을 포함하는 제2 보호패턴에 의해 커버되지 않는 반도체 장치.
  7. 제 6 항에 있어서, 상기 제1 및 제2 배리어 패턴들, 상기 제1 및 제2 접착 패턴들, 및 상기 제1 및 제2 도전 패턴들은 각각 서로 실질적으로 동일한 물질을 포함하는 반도체 장치.
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