KR20090045677A - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 고집적화에 대응하여 감소하는 콘택홀 폭 감소에 따른 금속배선 매립 특성 불량을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상에 식각 저지막을 형성하는 단계와, 상기 식각 저지막과 상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀의 내부면을 따라 장벽 금속층을 형성하는 단계와, 상기 콘택홀이 매립되도록 상기 장벽 금속층 상에 희생막을 형성하는 단계와, 상기 장벽 금속층을 일부 식각하여 상기 콘택홀 내부에만 잔류시키는 단계와, 상기 희생막을 제거하는 단계와, 상기 식각 저지막을 제거하는 단계와, 상기 콘택홀이 매립되도록 상기 장벽 금속층 상에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
반도체 소자, 금속배선, 장벽 금속층
Description
본 발명은 반도체 제조기술에 관한 것으로, 특히 다마신(damascene) 공정을 이용한 금속배선 형성방법, 더욱 상세하게는 반도체 소자의 구리배선 형성방법에 관한 것이다.
최근 반도체 소자의 고집적화에 따라 알루미늄(Al)을 사용한 배선공정 대신에 저항이 알루미늄보다 낮은 구리(Cu)를 사용한 배선공정으로 대체해 가는 추세에 있다. 하지만, 알루미늄과 다르게 식각공정이 어려운 구리는 소위 "다마신 공정"으로 불리어지고 있는 상감 기법을 이용하여 금속배선을 형성하고 있다. 또한, 구리는 그 특성상 실리콘(Si) 내의 침입형 자리(interstitial site)를 통한 확산이 매우 빠르게 이루어지기 때문에 소위 "확산 방지막"으로 불리는 장벽층으로 둘러싸여져 있다.
도 1a 및 도 1b는 종래기술에 따른 구리배선 형성방법을 도시한 공정 단면도이다. 여기서는 일례로 낸드 플래시 메모리 소자의 비트라인 형성방법에 대해 설명하기로 한다.
먼저, 도 1a에 도시된 바와 같이, 일련의 반도체 제조 공정을 통해 구조물층(미도시), 예컨대 메모리 셀이 형성된 반도체 기판(100) 상에 식각 저지막(101)을 형성한다.
이어서, 식각 저지막(101) 상에 소위 ILD(Inter Layer Dielectric) 또는 IMD(Inter Metal Dielectric)로 불리는 층간 절연막(102)을 형성한다.
이어서, 층간 절연막(102)을 식각하여 트렌치(trench) 또는 비아(via) 형태의 콘택홀(미도시)을 형성한다.
이어서, 콘택홀을 포함하는 기판(100) 상부의 단차면을 따라 장벽 금속층(105)을 형성한다.
이어서, 장벽 금속층(105) 상에 시드층(seed layer, 106)을 형성한다.
이어서, 시드층(106)을 매개로 전기 도금법을 이용하여 구리층(107)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 장벽 금속층(105)을 연마 정지막으로 이용한 화학적 기계적 연마(Chemical Mechanical Polishing, 이하, CMP라 함) 공정을 실시하여 구리층(107, 도 1a참조)을 연마한다. 이로써, 콘택홀 내부에 고립된 구리배선(107A), 즉 비트라인이 형성된다.
그러나, 종래기술에 따른 구리배선 형성방법에서는 다음과 같은 문제점이 발생된다.
도 1a에서, 콘택홀의 폭이 어느 정도 확보되는 경우에는 구리층(107) 형성공정, 즉 매립 공정시 큰 문제가 발생되지 않으나, 소자가 더욱 고집적화되어 갈수록 이에 비례하여 콘택홀의 폭 또한 감소하기 때문에 종횡비(aspect ratio)가 증가하게 된다. 이처럼 종횡비가 증가하게 되면 구리층(107) 매립 공정에 많은 어려움이 발생된다.
더욱이, 콘택홀 내부에는 장벽 금속층(105) 뿐만 아니라, 후속 구리층(107)을 증착하기 위해 시드층(106)이 매립되기 때문에 매립 불량은 더욱 심화되게 된다. 또한, 장벽 금속층(105)이 단층 구조가 아닌 그 기능에 따라 접착층(103)과 확산 방지층(104)의 적층 구조로 형성됨에 따라 콘택홀 폭 감소는 더욱 심화되고 있다.
이와 같이, 콘택홀의 폭이 장벽 금속층(105)과 시드층(106)의 두께에 대응하여 비례적으로 감소하는 경우 구리층(107) 내부가 완전히 매립되지 않고 그 내부에 소위 공극(void)(108)으로 불리는 빈 공간이 존재하게 된다. 이러한 공극(108)은 구리층(107)의 저항을 증대시키거나, 응력 이주(Stress Migration, SM), 전자 이주(Electro Migration, EM)를 유발시켜 소자의 신뢰성을 저하시키는 문제를 발생시킨다. 또한, 도 1b에서 실시되는 CMP 공정 후 디싱(dishing) 현상과 같이 구리배선(107A) 내에 오목한 형태의 함몰부(109)를 유발시켜 소자의 특성을 저하시키는 문제를 발생시킨다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 소자의 고집적화에 대응하여 감소하는 콘택홀 폭 감소에 따른 금속배선 매립 특성 불량을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상에 식각 저지막을 형성하는 단계와, 상기 식각 저지막과 상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀의 내부면을 따라 장벽 금속층을 형성하는 단계와, 상기 콘택홀이 매립되도록 상기 장벽 금속층 상에 희생막을 형성하는 단계와, 상기 장벽 금속층을 일부 식각하여 상기 콘택홀 내부에만 잔류시키는 단계와, 상기 희생막을 제거하는 단계와, 상기 식각 저지막을 제거하는 단계와, 상기 콘택홀이 매립되도록 상기 장벽 금속층 상에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 장벽 금속층을 콘택홀 내부에만 잔류시키기 위하 여, 금속배선 매립 전에 식각공정을 이용하여 장벽 금속층을 식각함으로써, 종래기술에서 금속배선 매립 공정 후 실시되는 장벽 금속층 연마 공정에 의한 금속배선의 디싱 현상을 억제할 수 있다.
둘째, 본 발명에 의하면, 확산 방지막과 시드층으로 동시에 기능할 수 있는 루테늄막을 장벽 금속층으로 형성함으로써 별도의 시드층을 형성할 필요가 없어 시드층 두께 감소에 따른 매립 특성을 개선시키는 한편, 시드층 증착공정 생략에 따른 공정 단순화를 꾀할 수 있다.
셋째, 본 발명에 의하면, 장벽 금속층을 금속성 질화물과 루테늄막의 적층 구조로 형성함으로써 장벽 금속층과 산화막 계열의 층간 절연막 간의 접착력을 증대시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미한다.
실시예
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는 일례로 구리 금속을 이용한 낸드 플래시 메모리 소자의 비트라인 형성방법에 대해 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 일련의 반도체 제조공정을 통해 구조물층(미도시)이 형성된 반도체 기판(200)을 준비한다. 예컨대, 구조물층은 웰(well), 메모리 셀(게이트, 접합영역 포함), 트랜지스터, 절연층, 도전층 등을 포함할 수 있다.
이어서, 기판(200) 상에 식각 저지막(201)을 형성한다. 이때, 식각 저지막(201)은 후속 공정을 통해 형성될 산화막 계열의 층간 절연막(202) 식각공정시 층간 절연막(202)과 높은 식각 선택비를 갖는 실리콘이 함유된 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성한다. 이러한 식각 저지막(201)은 100~1000Å 정도의 두께로 형성한다.
이어서, 식각 저지막(201) 상에 층간 절연막(202)을 증착한다. 이때, 층간 절연막(202)은 산화막, 예컨대 실리콘이 함유된 산화막(SiO2)으로 형성할 수 있으며, 더욱 구체적으로 BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate) 또는 HDP(High Density Plasma)막 중 선택된 어느 하나의 막으로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수도 있다. 이외에도, SOD(Spin On Dielectric)막과 같이 스핀 코팅(spin coating) 방식으로 도포되는 막으로 형성할 수도 있다. 이러한 층간 절연막(202)은 후속 평탄화 공정-구리층(206) 평탄화 공정-시 손실되는 두께를 고려하여 1500~2000Å 정도의 두께로 형성한다.
이어서, 층간 절연막(202)에 대해 평탄화 공정을 실시하여 층간 절연막(202)을 평탄화할 수도 있다. 이때, 평탄화 공정은 에치백(etch back) 또는 CMP 공정으로 실시할 수 있다.
이어서, 층간 절연막(202) 상에 식각 저지막(203)을 형성한다. 이때, 식각 저지막(203)은 층간 절연막(202)과 높은 식각 선택비를 갖고, 후속 공정을 통해 형성될 장벽 금속층(207, 도 2c참조)과도 높은 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 이러한 식각 저지막(203)은 층간 절연막(202)과 장벽 금속층(207)의 물질에 따라 적절히 선택될 수 있다. 예컨대, 식각 저지막(203)은 식각 저지막(201) 및 층간 절연막(202)과 동일 증착 장비 내에서 인-시튜(in-situ)로 증착할 수 있도록 식각 저지막(201)과 동일 물질로 형성한다. 더욱 구체적으로 실리콘질화막(Si3N4)으로 형성한다. 또한, 식각 저지막(203)은 100~1000Å 두께로 형성한다.
이어서, 도 2b에 도시된 바와 같이, 식각 저지막(203A), 층간 절연막(202A)을 식각한다. 이로써, 층간 절연막(202A) 내부에 식각 저지막(201)이 노출되는 트렌치 또는 비아 형태의 콘택홀(204)이 형성된다. 이때, 식각공정은 후속 구리 층(209, 도 2h참조) 증착공정시 매립 특성이 저하되지 않도록 수직한 프로파일(profile)을 갖도록 형성하는 동시에 그 저부에 언더 컷(under-cut)과 같은 현상-층간 절연막(202A)이 완전히 식각되지 않고 저부에서 일부가 잔류되어 돌기와 같은 형태로 돌출된 현상-이 발생되지 않도록 과도 식각공정으로 진행해야 한다. 예컨대, 상기 식각공정은 플라즈마 식각(plasma etch) 장비를 이용하여 건식식각방식으로 실시하되, 식각 저지막(203A)을 먼저 식각한 후 노출되는 층간 절연막(202A)을 식각하는 방식으로 실시한다.
한편, 도시되진 않았지만, 층간 절연막(202A) 식각 후 동일 식각 챔버 내에서 식각가스만을 달리하여 인-시튜 공정으로 노출되는 식각 저지막(201)을 더 식각할 수도 있다. 이는 식각 저지막(201) 하부에 형성된 도전층(예컨대, 콘택 플러그, 금속배선)과 콘택홀 내부에 매립되는 구리층(209)을 전기적으로 연결하기 위함이다.
이어서, 도 2c에 도시된 바와 같이, 콘택홀을 포함하는 기판(200) 상부의 단차면을 따라 장벽 금속층(207)을 형성한다. 이때, 장벽 금속층(207)은 금속성 질화물(205)과 루테늄막(Ru)(206)의 적층 구조로 형성할 수 있다. 이외에도, 장벽 금속층(207)은 금속성 질화물(205)을 형성하지 않고 루테늄막(206)으로만 이루어진 단일막으로 형성할 수도 있다.
후술되겠지만, 루테늄막(206)은 구리 시드층으로 사용되고 있는 구리 합금막들에 비해 비교적 얇게 증착이 가능하고, 그 물성적 특성상 확산 방지막과 시드층으로서의 기능을 수행할 수 있다. 하지만, 루테늄막(206)은 산화막(예컨대, 실리콘 산화막)과의 접착력이 금속성 질화물(205)보다 좋지 않기 때문에 외부의 충격에 의해 산화막으로 이루어진 층간 절연막(202A)으로부터 박리될 수도 있다. 더욱이, 루테늄막(206) 증착 후 여러 번의 CMP 공정이 진행될 수도 있는데, 루테늄막(206)과 층간 절연막(202A) 간의 접착력이 나쁜 경우 루테늄막(206)의 박리는 더욱 심화될 수도 있다.
따라서, 장벽 금속층(207)은 금속성 질화물(205)과 루테늄막(206)의 적층 구조로 형성하는 것이 바람직하나, 금속성 질화물(205)을 증착하는 경우 그만큼 구리층(208)의 매립 특성이 저하될 수 있기 때문에 금속성 질화물(205)을 비교적 얇게 증착하거나, 아니면 루테늄막(206)의 단일막으로 장벽 금속층(207)을 형성할 수도 있다.
이와 같이, 장벽 금속층(207)은 그 본연의 역할인 구리 원자가 층간 절연막(202A)으로 확산되는 것을 방지하면서, 구리층(209) 증착공정시 매립 특성이 저하되는 것을 방지할 수 있는 두께로 형성한다. 바람직하게는 40~100Å 정도의 두께로 형성한다.
금속성 질화물(205)은 탄탈륨(Ta)이 함유된 질화막(TaN), 텅스텐(W)이 함유된 질화막(WN), 실리콘(Si) 및 티타늄(Ti)이 함유된 질화막(AlSiTiN), 티타늄과 보론(B)이 함유된 질화막(TiBN), 지르코늄(Zr)과 보론이 함유된 질화막(ZrBN) 또는 티타늄과 알루미늄(Al)이 혼합된 질화막(TiAlN) 중 선택된 어느 하나의 질화막으로 형성할 수 있다.
예컨대, 탄탈륨이 함유된 질화막, 즉 탄탈륨질화막은 물리적기상증 착(Physical Vapor Deposition, 이하, PVD라 함) 공정을 이용하여 비교적 얇게 예컨대 20~50Å 정도의 두께로 증착한다. 또한, 여러 물리적인 특성 중 고유 저항(resistivity)이 적어도 220μΩ-cm 이상, 바람직하게는 220~500μΩ-cm이 되고, 막 밀도(film density)가 10~20g/cm3 정도, 바람직하게는 15g/cm3로 유지되도록 증착한다.
루테늄막(206)은 원자층증착(Atomic Layer Deposition, 이하, ALD라 함) 공정을 이용하여 20~50Å 정도의 두께로 증착한다. 또한, 여러 물리적인 특성 중 고유 저항이 적어도 7~8μΩ-cm이 되고, 막 밀도가 10~15g/cm3 정도, 바람직하게는 12g/cm3로 유지되도록 증착한다. 예컨대, 원자층증착공정은 전구체(precursor)로 Ru(Cp)2, Ru(EtCp)2, Ru(MeCp)2, Ru(tmhd)3, Ru(mhd)3, Ru(Od)3 , RuCl3 , RuO3 또는 RuO4 중 선택된 어느 하나의 전구체를 사용하고, 비활성 가스로 암모니아(NH3) 가스를 사용하여, 증착하고자 하는 목표치 두께까지 사이클(cycle) 회수를 조절하여 반복적으로 실시한다.
이어서, 루테늄막(206)의 열적 안정성을 확보하기 위하여 열처리 공정을 실시할 수도 있다. 이때, 상기 열처리 공정은 퍼니스 어닐(furnace anneal) 장비 또는 급속 열처리(Rapid Thermal Process) 장비를 이용하여 실시한다. 예컨대, 퍼니스 어닐 장비를 이용한 어닐 공정은 질소 분위기에서 400~600℃의 온도에서 30~100초 동안 실시한다.
이어서, 도 2d에 도시된 바와 같이, 콘택홀(204, 도 2b참조)이 매립되도록 장벽 금속층(207) 상에 희생막(208)을 형성한다. 이때, 희생막(208)은 콘택홀(204)이 매립되도록 기판(200) 상부에 절연막을 증착 또는 도포한 후 평탄화 공정을 실시하여 형성한다.
예컨대, 희생막(208)은 PVD, 화학기상증착(Chemical Vapor Deposition, 이하, CVD라 함), ALD, 고밀도 플라즈마를 이용한 증착공정-높은 종횡비에서의 매립 특성을 확보하기 위함- 또는 스핀 온 코팅(Spin On Coating) 방식을 이용한 도포공정으로 형성할 수도 있다. 이러한 희생막(208)은 장벽 금속층(207)과 높은 식각 선택비를 갖는 물질 중에서 선택될 수 있다. 예컨대, 산화막, 더욱 구체적으로 실리콘이 함유된 산화막(SiO2)으로 형성한다. 이외에도, 층간 절연막(202A)을 구성하는 물질 중 선택된 어느 하나의 물질로 형성할 수도 있다. 또한, 제거공정이 비교적 용이한 카본이 함유된 막, 예컨대 비정질카본막으로 형성할 수도 있다. 비정질카본막은 감광막 제거공정시 사용되는 O2 플라즈마 애싱(plasma ashing) 공정을 이용하여 제거할 수 있다.
또한, 상기 평탄화 공정은 에치백(etch back) 또는 CMP 공정으로 실시할 수 있다. 예컨대, CMP 공정의 경우 장벽 금속층(207)을 연마 정지막으로 이용하여 실시하며, 산화막 연마용 슬러리를 이용하여 희생막(208)으로 사용되는 절연막을 연마한다. 이때, 과도 연마 공정을 실시하여 장벽 금속층(207)을 일부 연마할 수도 있으며, 이 경우 식각 저지막(203A) 상부에 형성된 장벽 금속층(207) 제거공정시 공정을 단순화시키는 한편, 희생막(208) 또한 과도 연마되어 제거공정을 단순화시킬 수 있다.
한편, 희생막(208)으로 사용되는 절연막을 스핀 온 코팅방식으로 도포하는 경우 후속 평탄화공정, 즉 CMP 공정시 어느 정도의 경도(hardness)를 확보하기 위해 경화공정을 실시할 수도 있다. 이때, 상기 경화공정은 퍼니스 어닐(furnace anneal) 장비 또는 급속 열처리 장비를 이용하여 실시할 수 있다. 예컨대, 퍼니스 어닐 장비를 이용하는 경우 150~900℃ 정도의 온도에서 실시한다.
도 2e에 도시된 바와 같이, 희생막(208A)으로 덮혀지지 않고 노출되는 장벽 금속층(207A), 즉 식각 저지막(203A) 상에 형성된 부위를 선택적으로 식각하여 제거한다. 이때, 상기 식각공정은 식각 저지막(203A)을 식각 장벽층으로 이용한 에치백 공정으로 실시할 수 있다. 예컨대, 상기 에치백 공정은 플라즈마 식각 장비를 이용하여 인-시튜(in-situ) 공정으로 루테늄막(206A)을 식각하는 제1 단계와, 금속성 질화물(205A)을 식각하는 제2 단계로 이루어진다. 상기 제1 단계는 O2 플라즈마를 이용하여 루테늄막을 산화막으로 변형시킨 후 제거하는 방식으로 진행된다, 더욱 구체적으로 10~20mTorr의 압력으로, O2 유량을 400~500sccm으로 하며, Cl2의 유량을 30~70sccm으로 하여 실시한다. 상기 제2 단계는 5~10mTorr의 압력으로, Cl2 유량을 100~200sccm으로 하며, CF4의 유량을 10~30sccm, Ar의 유량을 100~200sccm으로 하여 실시한다.
이어서, 도 2f에 도시된 바와 같이, 희생막(208A, 도 2e참조)을 제거한다. 이때, 희생막(208A) 제거공정은 장벽 금속층(207A)과 식각 저지막(203A)을 식각 장벽층으로 그 물질에 따라 적절히 선택될 수 있다. 예컨대, 희생막(208A)이 산화막으로 이루어진 경우 DHF(Diluted HF) 또는 BOE(Buffered Oxide Etchant) 용액으로 제거하며, 장벽 금속층(207A) 상부에 희생막(208A)이 잔류되지 않도록 300~500초 동안 실시한다. 또한, 희생막(208A)이 비정질카본막으로 형성된 경우 O2 플라즈마를 이용하여 제거한다.
이어서, 도 2g에 도시된 바와 같이, 식각 저지막(203A, 도 2f참조)을 제거한다. 이때, 식각 저지막(203A) 제거공정은 층간 절연막(202A)과 장벽 금속층(207A) 간의 식각 선택비를 이용하여 실시하며, 예컨대 인산(H3PO4) 용액을 사용하여 실시한다.
이어서, 도 2h에 도시된 바와 같이, 희생 절연막(208A, 도 2e참조)이 제거된 콘택홀(204, 도 2b참조)이 매립되도록 기판(200) 상부에 금속배선용 물질로 구리층(209)을 증착한다. 이때, 구리층(209)은 PVD, CVD, ALD, 무전해 도금 또는 전기 도금법 중 선택된 어느 하나의 방법으로 형성할 수 있다. 이러한 구리층(209)은 후속 CMP 공정을 고려하여 적어도 10000Å 이상, 바람직하게는 10000~15000Å 정도의 두께로 형성할 수 있다.
예컨대, 전기 도금법을 이용하여 구리층(209)을 형성하는 경우, 구리 도금 용액에 하나 이상의 도금 용액 첨가제, 즉 레벨러(leveler), 억제제(suppressor), 가속제(accelerator), 기포형성방지제(anti-forming agent) 등을 포함한다. 더욱 구체적으로, 도금 용액은 30~70g/l 구리, 10~50g/l의 황산, 20~100ppm의 염소 이온, 5~30ppm의 첨가 가속제, 100~1000ppm의 첨가 억제제, 1~6ml/l의 첨가 레벨러를 포함한다.
한편, 본 발명의 실시예에서는 구리층(209)을 금속배선으로 사용하였으나, 이는 일례로서 도전성을 갖는 물질들 중 증착 공정과 물질의 비저항을 고려하여 적절히 선택된 물질들은 모두 사용할 수 있다. 예컨대, 도전성을 갖는 물질들로는 전이 금속, 희토류 금속 또는 불순물이 도핑된 도프트(doped) 다결정실리콘막 등을 사용할 수 있다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용할 수 있으며, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용할 수 있다.
이어서, 구리층(209)을 평탄화한다. 이때, 평탄화 공정은 에치백 또는 CMP 공정 모두 가능하나, 평탄화 특성을 고려하여 볼 때, CMP 공정으로 진행하는 것이 바람직하다. 예컨대, 구리층(209)을 평탄화하기 위한 CMP 공정은 층간 절연막(202A)을 연마 정지막으로 이용한다. 이때, CMP 공정은 금속 슬러리, 예컨대 구리 연마용 슬러리(slurry)를 사용하여 우수한 평탄도를 얻기 위해 1.5~2psi 정도의 연마 압력으로 실시한다. 여기서, 상기 구리 연마용 슬러리는 실리카(silica) 연마재-예컨대, 콜로이드(colloidal) 실리카 또는 품드(fumed) 실리카-와 산화제(oxidizer)를 포함한다. 이에 더하여 아미노산 및 트리아졸계화합물을 더 포함할 수도 있다.
상기에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 바람직한 실시예에서는 싱글 다마신 공정을 일례로 설명하였으나, 이는 설명의 편의를 위한 것으로서, 듀얼(dual) 다마신 공정에도 적용할 수 있다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 금속배선 형성방법을 도시한 공정 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 200 : 반도체 기판
101, 201, 203, 203A : 식각 저지막
102, 202, 202A : 층간 절연막
105, 205, 207A : 장벽 금속층
106 : 시드층
107, 209 : 구리층
204 : 트렌치
205 : 금속성 질화물
206 : 루테늄막
208, 208A : 희생막
Claims (17)
- 기판 상에 층간 절연막을 형성하는 단계;상기 층간 절연막 상에 식각 저지막을 형성하는 단계;상기 식각 저지막과 상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계;상기 콘택홀의 내부면을 따라 장벽 금속층을 형성하는 단계;상기 콘택홀이 매립되도록 상기 장벽 금속층 상에 희생막을 형성하는 단계;상기 장벽 금속층을 일부 식각하여 상기 콘택홀 내부에만 잔류시키는 단계;상기 희생막을 제거하는 단계;상기 식각 저지막을 제거하는 단계; 및상기 콘택홀이 매립되도록 상기 장벽 금속층 상에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서,상기 장벽 금속층은 루테늄막 또는 금속성 질화물과 루테늄막이 적층된 적층 구조로 형성하는 반도체 소자의 금속배선 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 희생막을 형성하는 단계는,상기 콘택홀이 매립되도록 상기 장벽 금속층 상에 상기 희생막을 증착 또는 도포하는 단계; 및상기 식각 저지막 상에 형성된 상기 장벽 금속층이 노출되도록 상기 희생막을 평탄화하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제 3 항에 있어서,상기 희생막을 평탄화하는 단계는,에치백(etch back) 또는 CMP(Chemical Mechanical Polishing) 공정으로 실시하는 반도체 소자의 금속배선 형성방법.
- 제 3 항에 있어서,상기 희생막을 도포하는 단계는,스핀 온 코팅(spin on coating) 방식으로 실시하는 반도체 소자의 금속배선 형성방법.
- 제 5 항에 있어서,상기 희생막을 평탄화하는 단계 전,상기 희생막을 경화시키는 단계를 더 포함하는 반도체 소자의 금속배선 형성방법.
- 제 6 항에 있어서,상기 희생막을 경화시키는 단계는,퍼니스 어닐(furnace anneal) 장비를 이용하여 150~900℃의 온도에서 실시하는 반도체 소자의 금속배선 형성방법.
- 제 2 항에 있어서,상기 장벽 금속층을 일부 식각하여 상기 콘택홀 내부에만 잔류시키는 단계는,상기 식각 저지막을 식각 장벽층으로 이용한 에치백(etch back) 공정으로 실시하는 반도체 소자의 금속배선 형성방법.
- 제 2 항에 있어서,상기 에치백 공정은 플라즈마 식각 장비를 이용하여 실시하는 반도체 소자의 금속배선 형성방법.
- 제 9 항에 있어서,상기 에치백 공정은,상기 루테늄막을 식각하는 단계; 및상기 금속성 질화물을 식각하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제 10 항에 있어서,상기 루테늄막을 식각하는 단계는,10~20mTorr의 압력으로, O2 유량을 400~500sccm으로 하며, Cl2의 유량을 30~70sccm으로 하여 실시하는 반도체 소자의 금속배선 형성방법.
- 제 10 항에 있어서,상기 금속성 질화물을 식각하는 단계는,5~10mTorr의 압력으로, Cl2 유량을 100~200sccm으로 하며, CF4의 유량을 10~30sccm, Ar의 유량을 100~200sccm으로 하여 실시하는 반도체 소자의 금속배선 형성방법.
- 제 2 항에 있어서,상기 금속성 질화물은 탄탈륨이 함유된 질화막, 텅스텐이 함유된 질화막, 실리콘 및 티타늄이 함유된 질화막, 티타늄과 보론이 함유된 질화막, 지르코늄과 보론이 함유된 질화막 또는 티타늄과 알루미늄이 혼합된 질화막 중 선택된 어느 하나인 반도체 소자의 금속배선 형성방법.
- 제 13 항에 있어서,상기 탄탈륨이 함유된 질화막은 고유 저항이 220~500μΩ-cm이고, 막 밀도가 10~20g/cm3인 반도체 소자의 금속배선 형성방법.
- 제 2 항에 있어서,상기 루테늄막은 고유 저항이 7~8μΩ-cm이고, 막 밀도가 10~15g/cm3인 반도 체 소자의 금속배선 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 금속배선을 형성하는 단계는,상기 콘택홀이 매립되도록 도전층을 형성하는 단계; 및상기 도전층을 1.5~2psi 압력으로 연마하여 상기 콘택홀 내부에 고립된 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제 16 항에 있어서,상기 도전층은 전이 금속, 희토류 금속 또는 불순물이 도핑된 도프트(doped) 다결정실리콘막 중 선택된 어느 하나로 형성하는 반도체 소자의 금속배선 형성방법.
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|---|---|---|---|---|
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-
2007
- 2007-11-02 KR KR1020070111618A patent/KR20090045677A/ko not_active Application Discontinuation
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