KR100783989B1 - 반도체 소자의 배선 형성방법 - Google Patents

반도체 소자의 배선 형성방법 Download PDF

Info

Publication number
KR100783989B1
KR100783989B1 KR1020060059588A KR20060059588A KR100783989B1 KR 100783989 B1 KR100783989 B1 KR 100783989B1 KR 1020060059588 A KR1020060059588 A KR 1020060059588A KR 20060059588 A KR20060059588 A KR 20060059588A KR 100783989 B1 KR100783989 B1 KR 100783989B1
Authority
KR
South Korea
Prior art keywords
forming
trench
aluminum
film
insulating film
Prior art date
Application number
KR1020060059588A
Other languages
English (en)
Inventor
신종한
유철휘
박형순
정종구
박점용
김성준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060059588A priority Critical patent/KR100783989B1/ko
Application granted granted Critical
Publication of KR100783989B1 publication Critical patent/KR100783989B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 배선 형성방법에 관한 것으로, 반도체 기판상에 절연막을 형성하고 절연막에 트렌치를 형성하는 단계와, 트렌치를 포함한 전표면상에 배리어 금속막을 형성하는 단계와, 배리어 금속막상에 알루미늄 구리 합금막을 형성하는 단계와, 트렌치를 포함한 전면에 알루미늄을 형성하여 트렌치를 매립하는 단계와, 절연막이 노출되도록 평탄화 공정을 실시하여 배선을 형성하는 단계를 포함한다.
알루미늄, 구리 합금막, 갈바닉 부식

Description

반도체 소자의 배선 형성방법{Method for forming metal line in semiconductor device}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 배선 형성공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11. 13 : 제 1, 제 2 층간절연막
12 : 식각정지막 14 : 트렌치
15 : 배리어 금속막 16 : 알루미늄 구리 합금막
17a : 배선
본 발명은 반도체 소자의 배선 형성방법에 관한 것으로, 특히 EM(Electro Migration) 특성을 향상시키고 배선의 부식을 방지하여 배선 저항을 감소시키기 위한 반도체 소자의 배선 형성방법에 관한 것이다.
플래쉬 메모리(flash memory)에서 배선(metal line) 특히, 비트라인(bitline) 선폭이 STI(Shallow Trench Isolation)의 소자분리막의 선폭 정도로 감소됨에 따라서 60nm급 이하의 공정에서는 텅스텐(W)을 이용하여 비트라인을 형성할 경우 소자 동작에 적합한 바(bar)저항을 확보하기 어렵게 되었다.
이에, 텅스텐을 대체하여 적절한 비트라인 커패시턴스(capacitance)와 바저항을 만족하는 물질로 알루미늄(Al)과 구리(Cu)가 사용되고 있다.
Cu를 이용한 다마신(damascene) 공정은 Al을 이용한 다마신 공정에 비해 EM(Electro Migration) 특성 및 다마신 구조 내에 비트라인을 아이솔레이션(Isolation)시키기 위한 CMP(Chemical mechanical Polishing) 공정에서의 안정성이 우수하나, Cu가 갖는 Si 혹은 SiO2 내에서의 빠른 확산 속도로 인하여 Cu를 적용하기 위한 독립적인 작업 공간 및 장비가 필요하다는 단점이 있다. 또한, Cu는 Al에 비하여 치밀한 막을 형성하기 어려우며, 비트라인을 형성한 이후에 안정된 보호막(passivation layer)을 형성하기 어렵고, SiO2막과의 접착력이 약해 쉽게 디라미네이션(delamination)되는 문제가 있다.
이에 반해, Al을 이용한 다마신 공정은 Cu를 이용한 다마신 공정에 비해 치밀한 막 형성이 가능하고, 안정된 보호막 형성이 가능하며, SiO2막의 접착 특성이 우수하고, Cu가 가지고 있는 Si 혹은 SiO2로의 확산 문제가 없는 장점을 가지고 있으나, Cu에 비해 전기적으로 불안정하여 쉽게 부식(corrosion)이 발생하고, EM 특성이 나쁘다는 단점이 있다. 특히, 배리어 금속막과의 접촉부에서 전자를 배리어 금속막의 Ti/TiN에 주어 TiAl3같은 화합물을 형성하는 갈바닉 부식(galvanic corrosion)이 쉽게 발생하고, 이러한 특성이 배선의 바저항을 증가시켜 소자의 신뢰성이 감소되게 된다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 특히 EM(Electro Migration) 특성을 향상시키고 배선의 부식을 방지하여 배선 저항을 감소시키기 위한 반도체 소자의 배선 형성방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 배선 형성방법은 반도체 기판상에 절연막을 형성하고 상기 절연막에 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 전표면상에 배리어 금속막을 형성하는 단계와, 상기 배리어 금속막상에 알루미늄 구리 합금막을 형성하는 단계와, 상기 트렌치를 포함한 전면에 알루미늄을 형성하여 상기 트렌치를 매립하는 단계와, 상기 절연막이 노출되도록 평탄화 공정을 실시하여 배선을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 배선 형성공정 단면도이다.
도 1a를 참조하면, 반도체 기판(10)상에 제 1 층간절연막(11)과 식각 정지막(12)과 제 2 층간절연막(13)을 순차 형성한다. 제 1 층간절연막(11)은 산화막으로 형성하고, 식각정지막(12)은 이후 형성하는 트렌치 깊이를 일정하기 유지하기 위해 형성하는 것으로, 200 내지 400Å의 두께의 질화막으로 형성함이 바람직하다. 그리고, 제 2 층간절연막(13)은 배선간 혹은 비트라인간 커패시턴스를 확보하기 위하여 유전상수가 낮은 물질 예를 들어, TOES(Tetra Ethyl Ortho Silicate), HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass) 등을 이용하여 1500 내지 3000Å의 두께로 형성함이 바람직하다.
도 1b를 참조하면, 식각정지막(12)이 노출되도록 제 2 층간절연막(13)을 식각하여 1500 내지 3000Å의 깊이로 트렌치(14)를 형성하고, 소정 시간 동안 오버 식각(over etch) 공정을 실시하여 트렌치(14) 하부의 식각정지막(12)을 제거한다. 트렌치(14) 식각시 식각정지막(12)에 의해 식각이 멈춰지게 되므로 트렌치(14)의 깊이를 일정하게 유지시킬 수 있다.
도 1c를 참조하면, 트렌치(14)를 포함한 전면에 배리어 금속막(15)을 형성한 다. 배리어 금속막(15)은 Ti/TiN, Ti/TiN/Ti, Ta/TaN, Ta/TaN/Ta, Ti/TiSiN, Ti/TiSiN/Ti 등에서 선택된 어느 하나로 형성한다. 배리어 금속막(15)의 증착법으로는 CVD(Chemical Vapor Deposition)법 또는 PVD(pHysical Vapor Deposition)법 중 어느 하나를 이용하며, 스텝 커버리지를 고려하여 트렌치(14) 측벽에서의 배리어 금속막(15)의 두께가 80Å이 넘지 않도록 한다. 특히, 배리어 금속막(15)에 Ti가 포함된 경우 Ti는 배선과 접촉되는 부분에서의 갈바닉 부식을 고려하여 가능한 최소의 두께로 형성한다.
도 1d를 참조하면, 배리어 금속막(15)상에 알루미늄 구리 합금막(16)을 형성한다. 알루미늄 구리 합금막(16)은 CVD(Chemical Vapor Deposition)법으로 알루미늄을 증착할 때 구리 소오스(source)를 첨가하여 형성하거나, 이온 플래팅(ion plating) PVD(pHysical Vapor Deposition) 방식으로 50Å 이내의 얇은 구리를 형성하고 CVD법으로 알루미늄을 증착하고 열처리하여 형성하거나, ALD(Atomic Layer Deposition)법으로 구리를 형성한 다음 CVD법으로 알루미늄을 증착하고 열처리를 하여 형성한다.
알루미늄을 증착할 때 구리 소오스를 첨가하여 알루미늄 구리 합금막(16)을 형성하는 경우 구리를 형성하기 위한 소오스로는 Cull(hfac)2(bis-hexa-fluoro-acetyl-acetonate copper) 계열 또는 CUl(hfc)L(hexa=fluoro-acetyl-actonatoL copper) 계열의 물질을 사용한다. 그리고, 알루미늄 증착시 소오스(source)로는 MPA(MethylPyrrolidine Alane), DMEAA(DiMethylEthylAmine Alane), DMAH(DiMethylAluminum Hydride),TMAA(TriMethylAmine Alane) 중 어느 하나를 이용함이 바람직하다.
알루미늄 구리 합금막(16)의 알루미늄은 갈바닉 시리즈(galvanic series)에서 음극의(anodic) 특성이 강한 물질이고, 반대로 구리는 양극의(cathodic) 특성이 강한 물질이므로 구리 알루미늄 합금막(16)을 형성하면 EM 특성을 향상시킬 수 있으며 이후 형성하는 알루미늄 배선과 배리어 금속막(15)간의 갈바닉 부식을 억제시킬 수 있다.
도 1e를 참조하면, 트렌치(14)를 포함한 전면에 알루미늄막(17)을 형성한다.
알루미늄막(17)은 CVD 또는 PVD법 등을 사용하여 형성할 수 있으나, 우선 PVD법에 비하여 스텝 커버리지(step coverage) 특성이 우수한 CVD법으로 200 내지 1000Å의 두께로 알루미늄을 증착하여 트렌치(14)를 매립하고 PVD법을 이용하여 추가로 1000 내지 5000Å의 두께로 알루미늄을 증착하여 패턴이 큰 지역이나 트렌치(14) 상부를 매립하는 것이 좋다.
도 1f를 참조하면, 제 2 층간절연막(13)이 노출되도록 평탄화 공정을 실시하여 배선(17a)을 형성한다. 평탄화 공정으로는 CMP(Chemical Mechanical Polishing) 공정을 이용함이 바람직하다.
평탄화 공정 진행 중에 표면에서의 피팅 부식(pitting corrosion), 배리어 금속막(15)과의 계면에서의 갈바닉 부식이 발생할 수 있기 때문에 연마 슬러리(slurry)의 pH 및 조성 제어가 중요하다.
이에, 연마 슬러리로는 pH가 4 내지 6인 산성 연마 슬러리를 사용한다. 평탄 화 공정은 산성 연마 슬러리를 이용하여 알루미늄을 산화시켜 제거하는 방식이므로 연마 슬러리에 산화제를 2 내지 6% 정도 첨가하는 것이 좋다. 그리고, 산화된 알루미늄막은 콜로이드 실리카(colloidal silica) 혹은 Al2O3계의 연마입자를 사용하여 제거한다.
이후, 도시하지는 않았지만 크리닝 공정을 실시한다.
크리닝 공정에서 배선(17a)의 알루미늄의 부식이 유발되지 않도록 해야 한다. NH4OH 계열이나 HF 계열의 캐미컬은 알루미늄의 부식을 유발하기 때문에 사용하지 않고 솔벤트(solvent) 계열이나 KOH에 구연성의 산(citric acid)을 첨가한 pH는 8 내지 10의 캐미컬을 사용하여 알루미늄의 부식이 방지되도록 한다.
이상으로, 본 발명에 따른 반도체 소자의 배선 형성 공정을 완료한다.
본 발명은 트렌치에 배리어 금속막을 형성한 다음 주배선재료인 알루미늄을 매립하기 전에 알루미늄 구리 합금막을 형성하여 EM 특성을 향상시킬 수 있으며 이후 형성하는 배선과 배리어 금속막간의 갈바닉 부식을 억제시킬 수 있다.
그리고, 배선을 아이솔레이션시키기 위한 평탄화 공정시 연마 슬러리로 pH가 4 내지 6인 산성 연마 슬러리를 사용하고, 연마 슬러리에 산화제를 2 내지 6% 정도 첨가한다. 또한, 평탄화 공정 이후에 실시하는 크리닝 공정시 솔벤트(solvent) 계열이나 KOH에 구연성의 산(citric acid)을 첨가한 pH는 8 내지 10의 캐미컬을 사용하여 갈바닉 부식과 피팅 부식을 방지할 수 있다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 트렌치에 배리어 금속막을 형성한 다음 주배선재료인 알루미늄을 매립하기 전에 알루미늄 구리 합금막을 형성하여 EM 특성을 향상시킬 수 있고 알루미늄과 배리어 금속막간의 갈바닉 부식을 방지할 수 있다.
둘째, 배선을 아이솔레이션시키기 위한 평탄화 공정 및 평탄화 공정 이후에 실시하는 포스트 크리닝 공정시 연마 슬러리 및 크리닝 캐미컬을 적절히 사용하여 갈바닉 부식 및 피팅 부식을 방지할 수 있다.
셋째, 배선 부식을 방지할 수 있으므로 배선 저항을 감소시킬 수 있다.

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체 기판상에 절연막을 형성하고 상기 절연막에 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 상기 절연막 전표면상에 배리어 금속막을 형성하는 단계;
    상기 베리어 금속막 상에 구리를 이온 플래팅(ion plating) PVD(pHysical Vapor Deposition)법 또는 ALD(Atomic Layer Deposition)법으로 형성하고, 알루미늄을 CVD(Chemical Vapor Deposition)법으로 형성한 후 열처리 공정을 실시하여 알루미늄 합금막을 형성하는 단계;
    상기 트렌치를 포함한 전면에 알루미늄을 형성하여 상기 트렌치를 채우는 단계; 및
    상기 절연막이 노출되도록 평탄화 공정을 실시하여 배선을 형성하는 단계를 포함하는 반도체 소자의 배선 형성방법.
  5. 반도체 기판상에 절연막을 형성하고 상기 절연막에 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 상기 절연막 전표면상에 배리어 금속막을 형성하는 단계;
    상기 배리어 금속막상에 알루미늄 구리 합금막을 형성하는 단계;
    상기 트렌치를 포함한 전면에 CVD(Chemical Vapor Deposition)법으로 알루미늄을 1차 증착한 후 PVD(pHysical Vapor Deposition)법으로 알루미늄을 2차 증착하여 상기 트렌치를 채우는 단계; 및
    상기 절연막이 노출되도록 평탄화 공정을 실시하여 배선을 형성하는 단계를 포함하는 반도체 소자의 배선 형성방법.
  6. 제 5항에 있어서, 상기 알루미늄막의 1차 증착 두께는200 내지 1000Å이고, 2차 증착 두께는 1000 내지 5000Å인 반도체 소자의 배선 형성방법.
  7. 삭제
  8. 반도체 기판상에 절연막을 형성하고 상기 절연막에 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 상기 절연막 전표면상에 배리어 금속막을 형성하는 단계;
    상기 배리어 금속막상에 알루미늄 구리 합금막을 형성하는 단계;
    상기 트렌치를 포함한 전면에 알루미늄을 형성하여 상기 트렌치를 채우는 단계; 및
    상기 절연막이 노출되도록 pH가 4 내지 6인 연마 슬러리(slurry)를 이용한 평탄화 공정을 실시하여 배선을 형성하는 단계를 포함하는 반도체 소자의 배선 형성방법.
  9. 제 8항에 있어서, 상기 연마 슬러리에 산화제를 2 내지 6% 첨가하는 반도체 소자의 배선 형성방법.
  10. 반도체 기판상에 절연막을 형성하고 상기 절연막에 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 상기 절연막 전표면상에 배리어 금속막을 형성하는 단계;
    상기 배리어 금속막상에 알루미늄 구리 합금막을 형성하는 단계;
    상기 트렌치를 포함한 전면에 알루미늄을 형성하여 상기 트렌치를 채우는 단계;
    상기 절연막이 노출되도록 평탄화 공정을 실시하여 배선을 형성하는 단계; 및
    상기 평탄화 공정 이후에 크리닝 공정을 실시하는 단계를 포함하는 반도체 소자의 배선 형성방법.
  11. 제 10항에 있어서, 상기 크리닝 공정시 솔벤트(solvent) 계열이나 KOH에 구연성의 산(citric acid)을 첨가한 pH 8 내지 10의 캐미컬을 사용하는 반도체 소자의 배선 형성방법.
KR1020060059588A 2006-06-29 2006-06-29 반도체 소자의 배선 형성방법 KR100783989B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060059588A KR100783989B1 (ko) 2006-06-29 2006-06-29 반도체 소자의 배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060059588A KR100783989B1 (ko) 2006-06-29 2006-06-29 반도체 소자의 배선 형성방법

Publications (1)

Publication Number Publication Date
KR100783989B1 true KR100783989B1 (ko) 2007-12-07

Family

ID=39140390

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060059588A KR100783989B1 (ko) 2006-06-29 2006-06-29 반도체 소자의 배선 형성방법

Country Status (1)

Country Link
KR (1) KR100783989B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100900227B1 (ko) * 2006-12-07 2009-05-29 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004598A (ko) * 1999-06-29 2001-01-15 김영환 반도체 소자의 게이트 형성방법
KR100399066B1 (ko) 2000-12-28 2003-09-26 주식회사 하이닉스반도체 반도체소자의 알루미늄 합금 박막 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004598A (ko) * 1999-06-29 2001-01-15 김영환 반도체 소자의 게이트 형성방법
KR100399066B1 (ko) 2000-12-28 2003-09-26 주식회사 하이닉스반도체 반도체소자의 알루미늄 합금 박막 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100900227B1 (ko) * 2006-12-07 2009-05-29 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법

Similar Documents

Publication Publication Date Title
US8415261B1 (en) Capping before barrier-removal IC fabrication method
US8771804B2 (en) Processes and systems for engineering a copper surface for selective metal deposition
US8747960B2 (en) Processes and systems for engineering a silicon-type surface for selective metal deposition to form a metal silicide
TWI290736B (en) Semiconductor device and method for production thereof
US7338908B1 (en) Method for fabrication of semiconductor interconnect structure with reduced capacitance, leakage current, and improved breakdown voltage
JP5528027B2 (ja) 配線構造の製造方法
US6225223B1 (en) Method to eliminate dishing of copper interconnects
US7589021B2 (en) Copper metal interconnection with a local barrier metal layer
KR101506352B1 (ko) 금속 증착을 위해 기판 표면을 가공하는 프로세스 및 통합 시스템
US20040198055A1 (en) Method for forming thick copper self-aligned dual damascene
KR100792358B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
US6348410B1 (en) Low temperature hillock suppression method in integrated circuit interconnects
US6482755B1 (en) HDP deposition hillock suppression method in integrated circuits
KR100783989B1 (ko) 반도체 소자의 배선 형성방법
KR100667905B1 (ko) 반도체 소자의 구리 금속배선 형성방법
KR20080060928A (ko) 반도체 소자의 금속배선 구조 및 그의 형성방법
US7309651B2 (en) Method for improving reliability of copper interconnects
KR100652317B1 (ko) 반도체 소자의 금속 패드 제조 방법
US6177349B1 (en) Preventing Cu dendrite formation and growth
KR20110047568A (ko) 반도체 소자의 금속 배선 형성방법
KR20090045677A (ko) 반도체 소자의 금속배선 형성방법
KR100462762B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR100690993B1 (ko) 금속캡핑층을 이용한 다마신구조의 금속배선방법
KR100900227B1 (ko) 반도체 소자의 금속배선 형성방법
KR100772252B1 (ko) 구리 배선의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee