KR100874432B1 - 웨이퍼 세정방법 및 이를 이용한 반도체 소자의 금속배선형성방법 - Google Patents

웨이퍼 세정방법 및 이를 이용한 반도체 소자의 금속배선형성방법 Download PDF

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Abstract

본 발명은 티타늄막(Ti)과 티타늄질화막(TiN) 연마 공정 후 웨이퍼 상에 잔류되는 티타늄 잔류물을 안정적으로 제거할 수 있는 웨이퍼 세정방법을 제공하기 위한 것으로, 이를 위해 본 발명은 티타늄막과 티타늄질화막이 적층된 적층막 연마 공정 후 실시하는 웨이퍼 세정방법에 있어서, 염기 분위기를 가지며, 내부에 서로 대향하도록 전극이 배치된 세정조를 준비하는 단계와, 상기 전극 사이에 위치되도록 상기 세정조 내에 상기 웨이퍼를 담구고, 상기 전극에 전압을 인가하여 상기 웨이퍼 상에 잔류된 티타늄 잔류물을 산화시키는 단계와, 산화된 티타늄 잔류물을 제거하는 단계와, 상기 웨이퍼를 건조시키는 단계를 포함하는 웨이퍼 세정방법을 제공한다.
반도체 소자, 금속배선, 장벽 금속층, 금속성 잔류물, 웨이퍼, 세정

Description

웨이퍼 세정방법 및 이를 이용한 반도체 소자의 금속배선 형성방법{METHOD FOR CLEANING A WAFER AND METHOD FOR FORMING A METAL LINE IN SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 다마신(damascene) 공정을 이용한 반도체 소자의 금속배선 형성방법에 있어서, 장벽 금속층 평탄화공정 후 장벽 금속층으로부터 떨어져 나와 웨이퍼 상에 잔류된 금속성 잔류물을 제거하기 위한 방법에 관한 것이다.
반도체 소자는 복수의 단위 소자들의 집합체로 이루어지며, 이러한 단위 소자들은 외부로부터 인가되는 구동전압에 의해 독립적으로 구동되어져야 할 필요가 있다. 이에 따라, 각각의 단위 소자로 구동전압을 전달하기 위한 수단으로 금속배선이 요구된다.
이러한 금속배선은 반도체 소자가 고집적화되어 감에 따라 보다 작은 크기의 선폭을 갖도록 제작되어야 한다. 이를 위해, 최근에는 식각공정 대신에 상대적으로 우수한 전기적 특성을 얻을 수 있고, 아울러 공정 비용의 절감 그리고 선폭 제어가 비교적 용이한 소위 '다마신 공정'이라고 불리는 상감 기법을 이용한 공정이 제안 되었다.
도 1은 종래기술에 따른 다마신 공정을 통해 제조된 반도체 소자의 금속배선의 단면을 주사전자현미경(Scanning Electron Microscope, SEM)으로 촬영한 단면도이다. 도 1을 참조하여, 종래기술에 따른 다마신 공정을 간략하게 설명하면 다음과 같다.
도 1을 참조하면, 소위 ILD(Inter Layer Dielectric)로 불리어지는 층간 절연막(100)(이하, 제1 층간 절연막이라 함) 상에 식각 저지막(101)과 IMD(Inter Metal Dielectric)로 불리어지는 층간 절연막(102)(이하, 제2 층간 절연막이라 함)을 형성한 후, 이들(100, 101, 102)을 식각하여 트렌치(trench), 비아(via) 또는 이들을 모두 포함하는 콘택홀(미도시)을 형성한다. 이어서, 상기 콘택홀의 내부면에 장벽 금속층(103)을 형성한 후 상기 콘택홀이 매립되도록 그 내부에 금속배선(104)을 형성한다.
그러나, 이러한 종래기술에 따른 다마신 공정에서는 다음과 같은 문제가 발생된다.
다마신 공정에서 금속배선(104)을 형성하기 위해서는 필수적으로 화학적기계적연마(Chemical Mechanical Polishing, 이하, CMP라 함) 공정이 요구된다. 이러한 CMP 공정시 금속배선(104) 하부에 형성된 장벽 금속층(103) 또한 연마되는데, 이 과정에서 장벽 금속층(103)의 잔류물이 도 1의 'A'와 같이 웨이퍼 상에 잔류되어 이웃하는 금속배선(104) 간의 전기적인 단락을 유발시키는 요인으로 작용하고 있다. 더욱이, 소자가 고집적화되어 갈수록 이웃하는 금속배선(104) 간의 전기적인 단락 문제는 더욱 심화되어 소자의 신뢰성 및 제품 수명을 단축시키는 문제를 야기시킨다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 티타늄막과 티타늄질화막 연마 공정 후 웨이퍼 상에 잔류되는 티타늄 잔류물을 안정적으로 제거할 수 있는 웨이퍼 세정방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 장벽 금속층 평탄화 공정 후 잔류되는 금속성 잔류물에 기인한 금속배선 간의 전기적인 단락을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 티타늄막과 티타늄질화막이 적층된 적층막 연마 공정 후 실시하는 웨이퍼 세정방법에 있어서, 염기 분위기를 가지며, 내부에 서로 대향하도록 전극이 배치된 세정조를 준비하는 단계와, 상기 전극 사이에 위치되도록 상기 세정조 내에 상기 웨이퍼를 담구고, 상기 전극에 전압을 인가하여 상기 웨이퍼 상에 잔류된 티타늄 잔류물을 산화시키는 단계와, 산화된 티타늄 잔류물을 제거하는 단계와, 상기 웨이퍼를 건조시키는 단계를 포함하는 웨이퍼 세정방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 티타늄막과 티타늄질화막이 적층된 적층막 연마 공정 후 실시하는 웨이퍼 세정방법에 있어 서, 염기 분위기를 가지며, 첨가물로 염소(Cl)나 불소(F) 이온이 첨가된 세정조를 준비하는 단계와, 상기 세정조 내에 상기 웨이퍼를 담궈 상기 웨이퍼 상에 잔류된 티타늄 잔류물을 산화시키는 단계와, 산화된 티타늄 잔류물을 제거하는 단계와, 상기 웨이퍼를 건조시키는 단계를 포함하는 웨이퍼 세정방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 티타늄막과 티타늄질화막 연마 공정 후, 웨이퍼 상에 잔류된 티타늄 잔류물-CMP 공정에 의해 환원된 티타늄 이온-을 전기화학적 반응을 통해 산화시켜 제거함으로써 웨이퍼 상에 잔류되는 티타늄 잔류물을 안정적으로 제거할 수 있다.
둘째, 본 발명에 의하면, 상기한 웨이퍼 세정방법을 반도체 소자의 금속배선에 적용하여 장벽 금속층 연마 공정 후 잔류되는 금속성 잔류물을 안정적으로 제거함으로써, 금속성 잔류물에 기인한 금속배선 간의 전기적인 단락을 방지할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미한다.
실시예
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는, 금속배선들 중 낸드(NAND type) 플래시 메모리 소자의 비트라인 형성방법을 예로 들어 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 일련의 반도체 제조공정을 통해 구조물층(미도시)이 형성된 반도체 기판(200)을 준비한다. 예컨대, 구조물층은 웰(well), 메모리 셀(게이트, 접합영역 포함), 트랜지스터, 절연층, 도전층(콘택 플러그) 등을 포함할 수 있다.
이어서, 반도체 기판(200) 상에 제1 층간 절연막(201)을 형성한다. 이때, 제1 층간 절연막(201)은 산화막, 예컨대 실리콘이 함유된 산화막(SiO2)으로 형성할 수 있으며, 더욱 구체적으로 BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate) 또는 HDP(High Density Plasma)막으로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수도 있다. 이외에도, SOD(Spin On Dielectric)막과 같이 스핀 코팅(spin coating) 방식으로 도포되는 막으로 형성할 수도 있다.
이어서, 제1 층간 절연막(201) 상에 식각 저지막(202)을 형성한다. 이때, 식각 저지막(202)은 후속 공정을 통해 형성될 산화막 계열의 제2 층간 절연막(203)과 높은 식각 선택비를 갖는 물질, 예컨대 질화막, 더욱 구체적으로 실리콘이 함유된 질화막(Si3N4)으로 형성한다. 이러한 식각 저지막(202)은 100~1000Å 정도의 두께로 형성한다.
이어서, 식각 저지막(202) 상에 제2 층간 절연막(203)을 형성한다. 이때, 제2 층간 절연막(203)은 제1 층간 절연막(201)으로 사용될 수 있는 산화막 계열의 절연막 중 선택된 어느 하나의 절연막 또는 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또한, 제2 층간 절연막(203)은 후속 CMP 공정시 손실되는 두께를 고려하여 비교적 두껍게 형성한다. 예컨대, 5000~20000Å 정도의 두께로 형성한다.
이어서, 도 2b에 도시된 바와 같이, 제2 층간 절연막(203A), 식각 저지막(202A), 제1 층간 절연막(201A)을 일부 식각하여 트렌치, 비아 또는 이들이 혼합된 구조를 갖는 콘택홀(204)을 형성한다. 이때, 콘택홀(204)을 형성하기 위한 식각공정은 도전층(208, 도 2d참조) 증착공정시 매립 특성이 저하되지 않도록 수직한 프로파일(profile)을 갖도록 형성하는 동시에 그 저부에 언더 컷(under-cut)과 같은 현상-제1 층간 절연막(201A)이 완전히 식각되지 않고 저부에서 일부가 잔류되어 돌기와 같은 형태로 돌출된 현상-이 발생되지 않도록 과도 식각공정으로 진행해야 한다.
예컨대, 콘택홀(204)을 형성하기 위한 식각공정은 2단계로 진행한다. 1단계에서는 식각 저지막(202A)에서 식각이 멈추도록 산화막과 질화막 간의 높은 식각 선택비를 이용하여 식각공정을 진행하여 제2 층간 절연막(203A)을 식각한 후, 2단계에서는 산화막과 질화막 간의 식각 선택비가 비교적 낮은 조건으로 공정을 진행하여 식각 저지막(202A)과 제1 층간 절연막(201A)을 일부 식각하는 과정으로 진행한다.
이어서, 도 2c에 도시된 바와 같이, 콘택홀(204, 도 2b참조)의 내부면을 따라 장벽 금속층(207)을 형성한다. 이때, 장벽 금속층(207)은 금속막(205)과 금속성 질화막(206)의 적층 구조로 형성할 수 있으며, 후속 금속배선용 도전층(208, 도 2d참조)의 매립 특성을 고려하여 비교적 얇게, 바람직하게는 40~100Å 두께로 형성한다.
예컨대, 금속막(205)은 전이 금속 또는 희토류 금속들 중 선택된 어느 하나로 형성할 수 있다. 더욱 구체적으로, 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo), 티타늄(Ti) 또는 탄탈륨(Ta) 등을 사용한다. 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다. 또한, 금속성 질화막(206)은 티타늄이 함유된 질화막(TiN), 탄탈륨(Ta)이 함유된 질화막(TaN), 텅스텐이 함유된 질화막(WN), 티타늄 과 보론(B)이 함유된 질화막(TiBN), 지르코늄(Zr)과 보론이 함유된 질화막(ZrBN), 티타늄과 알루미늄(Al)이 함유된 질화막(TiAlN) 또는 실리콘(Si), 알루미늄 및 티타늄이 함유된 질화막(AlSiTiN) 중 선택된 어느 하나의 금속 질화막으로 형성할 수 있다.
이어서, 도 2d에 도시된 바와 같이, 콘택홀(204, 도 2b참조)이 매립되도록 장벽 금속층(207) 상에 금속배선용 도전층(208)을 형성한다. 이때, 도전층(208)은 도프트 다결정실리콘막, 전이 금속 또는 희토류 금속들 중 선택된 어느 하나로 형성할 수 있다. 더욱 구체척으로 텅스텐, 알루미늄 또는 구리로 형성할 수 있다. 구리의 경우 물리적기상증착(Physical Vapor Deposition, PVD), 화학기상증착(Chemical Vapor Deposition, CVD), 원자층증착(Atomic Layer Deposition, ALD), 무전해 도금 또는 전기 도금법-예컨대, ECD(ElectroChemical Deposition)-으로 형성할 수 있다.
이어서, 도 2e에 도시된 바와 같이, 도전층(208, 도 2d)에 대해 평탄화 공정을 실시하여 금속배선(208A)을 형성한다. 이때, 상기 평탄화 공정은 에치백 또는 CMP 공정 모두 가능하나, 평탄화 특성을 고려하여 볼 때, CMP 공정으로 진행하는 것이 바람직하다. 예컨대, CMP 공정은 2단계로 진행한다. 먼저, 1단계에서는 금속 연마용 슬러리(slurry)를 사용하여 장벽 금속층(207A)을 연마 정지막으로 도전층(208)을 선택적으로 연마한다. 2단계에서는 제2 층간 절연막(203A)을 연마 정지막으로 장벽 금속층(207A)을 연마한다. 이때, 금속 연마용 슬러리는 실리카(silica) 연마재-예컨대, 콜로이드(colloidal) 실리카 또는 품드(fumed) 실리카- 와 산화제(oxidizer)를 포함한다. 이에 더하여 아미노산 및 트리아졸계화합물을 더 포함할 수도 있다.
한편, CMP 공정 후 웨이퍼, 즉 기판(200) 상면에는 장벽 금속층(207A)으로부터 떨어져 나온 금속성 잔류물(A)이 잔류된다. 예컨대, 장벽 금속층(207A)이 티타늄과 티타늄질화막의 적층 구조로 이루어진 경우, 금속성 잔류물(A)은 티타늄이 된다.
도 3에 도시된 티타늄의 pH-전위 도표(pourbaix diagram)를 살펴보면, 티타늄, 즉 Ti는 액체 속에서, pH 전 영역에서 TiH2와 같은 고체로 안정화되거나 산성에서 Ti 이온이 형성되게 된다. 이에 따라, CMP 공정과 같은 강산 분위기에서 연마된 Ti는 TiH2와 같은 고체의 형태로 다시 재증착이 일어날 가능성이 많다. 또한, CMP 공정 후 실시되는 세정공정은 암모니아(NH3), 불화수소(HF)와 같은 염기 또는 산의 분위기에서 일어나며, 이러한 공정에서도 TiH2로 쉽게 재증착되거나 Ti 이온 형태로 존재하다가 건조공정-세정공정 후 웨이퍼를 말리는 공정-에서 Ti로 재증착될 가능성이 많다.
한편, TiH2는 상온에서 고체 상태로 존재하며, 높은 저항을 갖는 부도체에 해당한다. 하지만, TiH2는 450℃ 이상의 비교적 낮은 온도에서 쉽게 Ti로 분해되는 성질을 가지고 있다. 이에 따라, TiH2는 금속배선(208A) 형성공정 후에 실시되는 공정에서 도전성을 갖는 Ti로 분해되어 인접한 금속배선(208A) 사이에 형성되게 된 다. 결국, 인접한 금속배선(208A)이 Ti에 의해 전기적으로 단락되는 문제가 발생된다.
이와 같이, 인접한 금속배선(208A) 간의 전기적인 단락을 방지하기 위해서는 CMP 공정 후 금속성 잔류물(A)을 안정적으로 제거해야 한다. 그 일례는 다음과 같다.
도 2f에 도시된 바와 같이, 도 2e에서 실시된 CMP 공정시 발생된 장벽 금속층(207A) 잔류물(A, 도 2e참조), 즉 금속성 잔류물들을 제거하기 위한 세정공정을 실시한다. 이때, 상기 세정공정은 크게 잔류물을 산화시키는 산화공정과, 산화된 잔류물을 제거하기 위한 제거공정과, 웨이퍼를 건조하기 위한 건조공정을 포함한다.
산화공정
먼저, 산화공정은 2가지 방법을 사용할 수 있다. 첫 번째 방법은 금속성 질화물, 예컨대 Ti에 전류를 흘려주어 TiH2와 Ti 이온을 산화시키는 방법이다. 두 번째 방법은 염소(Cl)나, 불소(F) 이온을 이용하여 TiH2와 Ti 이온을 산화시키는 방법이다.
첫 번째 방법은 다음과 같다.
먼저, Ti 잔류물에 전류를 흘려주기 위한 세정조(wet bath, 300)를 준비한다. 세정조(300)에는 금속성 잔류물을 산화시키기 위한 염기 분위기를 조성하기 위해 암모니아(NH3) 용액이나 수산화칼륨(KOH)이 채워져 있다. 또한, 전압 공급 원(303)으로부터 공급되는 전압을 인가받아 웨이퍼로 제공하는 제1 및 제2 전극(301, 302)이 서로 대향하도록 배치된다. 이때, 제1 및 제2 전극(301, 302)은 웨이퍼로 충분한 전압을 제공할 수 있도록 웨이퍼의 면적보다 큰 면적을 갖는 것이 바람직하다.
그런 다음, 세정조(300)에 금속배선(208A) 형성공정이 완료된 웨이퍼, 즉 도 2e에서 CMP 공정이 완료된 기판(200)을 담근다. 이때, 웨이퍼 전(前)면-금속배선(208A)이 형성된 기판(200)의 상면-이 제2 전극(302), 즉 음극(-)을 향하도록 배치한다.
그런 다음, 전압 공급원(303)으로부터 제1 및 제2 전극(301, 302)을 매개로 웨이퍼에 전류를 흘려준다. 이때, Ti 잔류물로 전해지는 전위(electric potential)가 -1.2~-0.4V가 되도록 한다. 이와 같이, Ti 잔류물에 전류를 흘려주면, 도 3에 도시된 바와 같이, 환원 상태에 있는 TiH2는 염기 상태에서 Ti2O3로 산화된다. 이러한 공정-전류를 인가하는 시간-을 10~60초 동안 실시하면 TiH2와 Ti 이온들은 완전히 산화된다.
두 번째 방법은 첫 번째 방법과 달리 염소나 불소 이온을 이용하여 TiH2를 산화시킨다.
세정조에 금속성 잔류물을 산화시키기 위한 염기 분위기를 조성하기 위해 암모니아(NH3) 용액이나 수산화칼륨(KOH)을 채우고, 이에 더하여 Ti에 인가되는 전위가 -1.2~-0.4V가 되도록 염소나 불소를 더 첨가한다. 이러한 분위기에서는 도 3에 도시된 바와 같이, 환원 상태에 있는 TiH2는 염기 상태에서 Ti2O3로 산화된다. 이러한 공정-세정조에 담그는 시간-을 10~60초 동안 실시하면 TiH2와 Ti 이온들은 완전히 산화된다.
제거공정
제거공정은 브러쉬(brush)를 통해 제거한다. 구체적으로, 산화공정이 완료된 웨이퍼는 트랙(track)을 통해 브러쉬로 이송되며, 산화공정을 통해 산화된 금속성 잔류물은 브러쉬에 의해 제거된다. 이때, 탈이온수(Deionized Water)를 공급할 수도 있다.
건조공정
건조공정은 스핀 건조(spin dry) 방식으로 실시한다. 구체적으로, 제거공정이 완료된 웨이퍼는 트랙을 통해 스핀 스테이션(spin station)으로 이송되어 건조된다.
지금까지 설명된 세정공정, 즉 금속성 잔류물 산화공정, 제거공정 및 건조공정은 도 2e에서 실시된 장벽 금속층(207A) 연마 공정시 사용된 CMP 장비 내에서 실시할 수 있다.
상기에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 바람직한 실시예에서는 싱글 다마신 공정을 일례로 설명하였으나, 이는 설명의 편의를 위한 것으로서, 듀얼(dual) 다마신 공정에도 적용할 수 있다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 다마신 공정을 통해 제조된 반도체 소자의 금속배선의 단면을 주사전자현미경(Scanning Electron Microscope, SEM)으로 촬영한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 도시한 공정 단면도.
도 3은 티타늄(Ti)의 pH-전위 도표(pourbaix diagram)를 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
200 : 반도체 기판
201, 201A : 제1 층간 절연막
202, 202A : 식각 저지막
203, 203A : 제2 층간 절연막
204 : 콘택홀
205, 205A : 금속막
206, 206A : 금속성 질화막
207, 207A : 장벽 금속층
208 : 도전층
208A : 금속배선

Claims (16)

  1. 티타늄막과 티타늄질화막이 적층된 적층막 연마 공정 후 실시하는 웨이퍼 세정방법에 있어서,
    염기 분위기를 가지며, 내부에 서로 대향하도록 전극이 배치된 세정조를 준비하는 단계;
    상기 전극 사이에 위치되도록 상기 세정조 내에 상기 웨이퍼를 담그고, 상기 전극에 전압을 인가하여 상기 웨이퍼 상에 잔류된 티타늄 잔류물을 산화시키는 단계;
    산화된 티타늄 잔류물을 제거하는 단계; 및
    상기 웨이퍼를 건조시키는 단계
    를 포함하는 웨이퍼 세정방법.
  2. 제 1 항에 있어서,
    상기 웨이퍼는 전(前)면이 상기 전극 중 음극과 대향하도록 배치하는 웨이퍼 세정방법.
  3. 제 1 항에 있어서,
    상기 세정조는 암모니아(NH3) 용액이나 수산화칼륨(KOH)이 채워지는 웨이퍼 세정방법.
  4. 제 1 항에 있어서,
    상기 전극은 상기 웨이퍼보다 큰 면적을 갖는 웨이퍼 세정방법.
  5. 제 1 항에 있어서,
    상기 전압은 상기 티타늄 잔류물로 전해지는 전위가 -1.2~-0.4V가 되도록 하는 웨이퍼 세정방법.
  6. 제 1 항에 있어서,
    상기 산화된 티타늄 잔류물을 제거하는 단계는 브러쉬를 이용하는 웨이퍼 세정방법.
  7. 제 1 항에 있어서,
    상기 산화된 티타늄 잔류물을 제거하는 단계는 탈이온수를 공급하여 실시하는 웨이퍼 세정방법.
  8. 제 1 항에 있어서,
    상기 웨이퍼를 건조하는 단계는 스핀 건조 방식으로 실시하는 웨이퍼 세정방법.
  9. 제 1 항에 있어서,
    상기 티타늄 잔류물을 산화시키는 단계는 10~60초 동안 실시하는 웨이퍼 세정방법.
  10. 티타늄막과 티타늄질화막이 적층된 적층막 연마 공정 후 실시하는 웨이퍼 세정방법에 있어서,
    염기 분위기를 가지며, 첨가물로 염소(Cl)나 불소(F) 이온이 첨가된 세정조를 준비하는 단계;
    상기 세정조 내에 상기 웨이퍼를 담궈 상기 웨이퍼 상에 잔류된 티타늄 잔류물을 산화시키는 단계;
    산화된 티타늄 잔류물을 제거하는 단계; 및
    상기 웨이퍼를 건조시키는 단계
    를 포함하는 웨이퍼 세정방법.
  11. 제 10 항에 있어서,
    상기 세정조는 암모니아(NH3) 용액이나 수산화칼륨(KOH)이 채워지는 웨이퍼 세정방법.
  12. 제 10 항에 있어서,
    상기 첨가물에 의해 상기 티타늄 잔류물로 전해지는 전위는 -1.2~-0.4V가 되도록 하는 웨이퍼 세정방법.
  13. 제 10 항에 있어서,
    상기 산화된 티타늄 잔류물을 제거하는 단계는 브러쉬를 이용하는 웨이퍼 세정방법.
  14. 제 10 항에 있어서,
    상기 산화된 티타늄 잔류물을 제거하는 단계는 탈이온수를 공급하여 실시하는 웨이퍼 세정방법.
  15. 제 10 항에 있어서,
    상기 웨이퍼를 건조하는 단계는 스핀 건조 방식으로 실시하는 웨이퍼 세정방법.
  16. 제 10 항에 있어서,
    상기 티타늄 잔류물을 산화시키는 단계는 10~60초 동안 실시하는 웨이퍼 세정방법.
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* Cited by examiner, † Cited by third party
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US5804505A (en) 1992-10-27 1998-09-08 Nec Corporation Method of producing semiconductor device having buried contact structure
JP2005183627A (ja) 2003-12-18 2005-07-07 Seiko Epson Corp 未反応チタン膜の除去方法及び半導体装置の製造方法、未反応チタン膜の除去装置
US6936544B2 (en) 2003-03-11 2005-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of removing metal etching residues following a metal etchback process to improve a CMP process

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