KR100691492B1 - 플래시 메모리 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자에서 드레인 컨택 플러그와 연결되는 비트라인의 면저항을 웨이퍼 또는 롯트 별로 균일하게 형성하여 플래시 메모리 소자의 전기적인 특성을 개선시킬 수 있는 플래시 메모리 소자의 금속배선 형성방법에 관한 것으로, 이를 위해 본 발명은 컨택 플러그가 형성된 기판 상에 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막에 상에 식각 정지막을 형성하는 단계와, 상기 식각 정지막 상에 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막 상에 상기 식각 정지막과 동일한 계열의 물질을 이용하여 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 식각하여 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 이용한 제1 식각공정을 통해 상기 제2 층간 절연막을 식각하여 상기 식각 정지막이 노출되는 트렌치를 형성하는 단계와, 제2 식각공정을 실시하여 상기 하드 마스크 패턴과, 상기 트렌치를 통해 노출된 상기 식각 정지막을 선택적으로 제거하는 단계와, 상기 트렌치 내부면에 상기 제1 및 제2 층간 절연막과 동일한 계열의 물질을 이용하여 스페이서를 형성하는 단계와, 상기 트렌치가 매립되도록 상기 컨택 플러그와 접속되는 금속배선을 형성하는 단계를 포함하는 플래시 메모리 소자의 금속배선 형성방법을 제공한다.
반도체 소자, 플래시 메모리 소자, 컨택 플러그, 비트라인, 하드 마스크, 인산

Description

플래시 메모리 소자의 금속배선 형성방법{METHOD FOR FORMING METAL LINE IN FLASH MEMORY DEVICE}
도 1a 내지 도 1f는 종래기술에 따른 플래시 메모리 소자의 금속배선 형성방법을 설명하기 위하여 도시한 공정 단면도.
도 2는 도 1f에 도시된 단면도의 SEM 사진.
도 3은 롯트(Lot) 별로 비트라인 면저항 변화를 도시한 도면.
도 4a 내지 도 4g는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 금속배선 형성방법을 설명하기 위하여 도시한 공정 단면도.
도 5는 도 4g에 도시된 단면도의 SEM 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판
11, 111 : 제1 층간 절연막
12, 112 : 식각 정지막
13, 113 : 제2 층간 절연막
14, 114 : 하드 마스크
14a, 114a : 하드 마스크 패턴
15, 115 : 포토레지스트 패턴
18, 21, 118 : 트렌치
19a, 119a : 스페이서
22, 122 : 금속배선
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 메모리 소자 중 70nm급 플래시(flash) 메모리 소자에서 비트라인(bit line)으로 기능하는 금속배선 형성방법에 관한 것이다.
반도체 메모리 소자에서는 외부로부터 인가되는 구동전압을 하부의 반도체 구조물층으로 전달하기 위해 금속배선이 사용된다. 그리고, 금속배선과 소정의 반도체 구조물층을 전기적으로 접속시키기 위해 컨택 플러그(contact plug)가 필요하게 된다.
일반적으로 낸드(NAND) 플래시 메모리 소자에서는 컨택 플러그로 소스 컨택 플러그(SouRce ConTact Plug, SRCT)와 드레인 컨택 플러그(DRain CoTact Plug, DRCT)가 사용된다. 소스 컨택 플러그는 기판 내에 형성된 소스 영역과 금속배선을 접속시키고, 드레인 컨택 플러그는 드레인 영역과 금속배선을 전기적으로 접속시킨 다.
70nm 이하급 낸드 플래시 메모리 소자에서 금속배선 형성공정은 싱글 다마신(single damascene) 또는 듀얼 다마신(dual damascene) 공정을 적용하고 있다. 이러한 다마신 공정에서 트렌치(trench) 또는 비아홀(via hole)를 형성하기 위한 식각공정은 금속배선의 패턴(pattern) 미세화 추세에 대응하여 포토레지스트(photoresist)의 두께 한계를 극복하기 위하여 하드 마스크 스킴(hard mask scheme)을 적용하여 실시한다.
이하, 도 1a 내지 도 1f를 참조하여 종래기술에 따른 낸드 플래시 메모리 소자의 금속배선 형성방법을 설명하기로 한다. 도 1a 내지 도 1f는 공정 단면도로서, 설명의 편의를 위해 드레인 컨택 플러그(DRCT)가 완료된 이 후의 공정부터 도시하였다.
먼저, 도 1a에 도시된 바와 같이, 이미 공지된 일반적인 제조공정을 통해 드레인 컨택 플러그가 완료된 기판(10) 상부에 순차적으로 산화막 계열의 제1 층간 절연막(Inter Layer Dielectric layer, 11), 질화막 계열의 식각 정지층(12), 산화막 계열의 제2 층간 절연막(13) 및 텅스텐(W)으로 이루어진 하드 마스크(14)를 증착한다.
이어서, 도 1b에 도시된 바와 같이, 마스크 공정을 실시하여 포토레지스트 패턴(15)을 형성한 후 이 포토레지스트 패턴(15)을 식각 마스크로 이용한 식각공정(16)을 실시하여 하드 마스크(14)를 식각한다. 이로써, 하드 마스크 패턴(14a)이 형성된다.
이어서, 도 1c에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(15)을 제거한 후 하드 마스크 패턴(14a)을 식각 마스크로 이용한 식각공정(17)을 실시하여 노출된 제2 층간 절연막(13)을 식각한다. 이로써, 제2 층간 절연막(13) 내에는 복수의 트렌치 또는 비아홀(이하, 통일해서 트렌치라 함)(18)가 형성된다.
이때, 식각공정(17)은 산화막과 질화막 간의 높은 식각 선택비를 이용하여 실시한다. 이로써, 식각 정지층(12)의 손실없이 제2 층간 절연막(13)만 선택적으로 식각된다.
이어서, 도 1d에 도시된 바와 같이, 트렌치(18)를 포함하는 전체 구조 상부면의 단차를 따라 질화막 계열로 베리어막(barrier layer, 19)을 형성한다. 이때, 베리어막(19)은 후속 금속배선 공정 전 실시되는 전처리 세정공정시 산화막 계열의 제2 층간 절연막(13)이 손실되는 것을 방지하여 금속배선 간의 간격을 유지시키기 위함이다.
이어서, 도 1e에 도시된 바와 같이, 드레인 컨택 플러그와의 접속을 위해 식각공정(20)을 실시하여 베리어막(19)과 식각 정지층(12)을 식각한다. 이때, 하부층인 제1 층간 절연막(11) 내에는 소정 각도(θ)를 갖는 슬로프(slope)를 갖도록 트렌치(18)보다 깊은 트렌치(21)가 형성된다.
이어서, 도 1f에 도시된 바와 같이, 제1 층간 절연막(11) 내에 형성된 트렌치(21)가 매립되도록 텅스텐을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화하여 트렌치(21) 내부에 고립된 금속배선(22)이 형성된다. 여기 서, 금속배선(22)은 도시되지 않았지만 드레인 컨택 플러그와 전기적으로 연결된다.
보편적으로, 식각 정지층(12)을 식각하기 위한 식각공정(20)은 드레인 컨택 플러그와의 안정적인 연결을 위해 과도식각 방식으로 진행한다. 그러나, 이 과정에서 식각 정지층(12)의 불균일성에 의해 슬로프가 서로 다른 각도를 갖도록 프로파일된다. 즉, 도 1c에서 실시되는 산화막 계열의 제2 층간 절연막(13) 식각공정(17)시 식각 정지층(12)이 리세스(recess)되는데, 이때 리세스되는 정도가 웨이퍼 또는 롯트(lot) 별로 균일하게 이루어지지 않아 서로 다른 두께로 불균일하게 잔류되게 된다.
이에 따라, 도 1e에서 실시되는 식각공정(20)시 롯트 별로 서로 다른 두께로 불균일하게 잔류된 식각 정지층(12)에 의해 제1 층간 절연막(11) 내에는 서로 다른 각도의 슬로프를 갖는 트렌치(21)가 형성된다. 이러한 트렌치(21)에는 도 1f 및 도 2에 도시된 바와 같이 비트라인으로 기능하는 금속배선(22)이 형성되는데, 금속배선(22)의 두께가 일정하더라도 롯트 별로 슬로프가 일정하지 않아 도 3에 도시된 바와 같이 비트라인의 면저항(Rs)이 웨이퍼 또는 롯트 별로 다양한 값으로 존재하는 문제가 발생된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 플래시 메모리 소자에서 드레인 컨택 플러그와 연결되는 비트라인의 면저항을 웨이퍼 또는 롯트 별로 균일하게 형성하여 플래시 메모리 소자의 전기적인 특성을 개선시킬 수 있는 플래시 메모리 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은 컨택 플러그가 형성된 기판 상에 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막에 상에 식각 정지막을 형성하는 단계와, 상기 식각 정지막 상에 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막 상에 상기 식각 정지막과 동일한 계열의 물질을 이용하여 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 식각하여 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 이용한 제1 식각공정을 통해 상기 제2 층간 절연막을 식각하여 상기 식각 정지막이 노출되는 트렌치를 형성하는 단계와, 제2 식각공정을 실시하여 상기 하드 마스크 패턴과, 상기 트렌치를 통해 노출된 상기 식각 정지막을 선택적으로 제거하는 단계와, 상기 트렌치 내부면에 상기 제1 및 제2 층간 절연막과 동일한 계열의 물질을 이용하여 스페이서를 형성하는 단계와, 상기 트렌치가 매립되도록 상기 컨택 플러그와 접속되는 금속배선을 형성하는 단계를 포함하는 플래시 메모리 소자의 금속배선 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 금속배선 형성방법을 설명하기 위하여 도시한 공정 단면도이다. 이하에서, 개시되는 '상' 또는 '상부'는 해당 층의 상 또는 상부이거나, 소정의 층이 개재된 상 또는 상부일 수 있다.
먼저, 도 4a에 도시된 바와 같이, 이미 공지된 일반적인 제조공정을 통해 드레인 컨택 플러그가 완료된 기판(110) 상부에 순차적으로 산화막 계열의 제1 층간 절연막(Inter Layer Dielectric layer, 111), 질화막 계열의 식각 정지층(112), 산화막 계열의 제2 층간 절연막(113) 및 질화막 계열의 하드 마스크(114)를 증착한다.
이때, 제1 층간 절연막(111)은 CDO(Carbon Doped Oxide) 또는 카본(carbon)이 함유된 저유전막(k<3.0), 예컨대 SiOC막으로 형성하거나, HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막 및 OSG(Organo Silicate Glass) 중 선택된 어느 하나의 막을 단층 또는 적층으로 형성한다.
또한, 식각 정지층(112)은 산화막과 식각 선택비가 높은 질화막 또는 산화 질화막으로 형성한다. 예컨대, TaN, TaAlN, TaSiN, TiN, TiSiN, WN, WBN 및 SiON 중 선택된 어느 하나의 물질로 형성한다. 이러한 식각 정지층(112)은 PVD(Physical Vapor Chemical Vapor Deposition), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Depostion) 방식을 이용하여 200~400Å 정도의 두께, 바람직하게는 300Å의 두께로 증착한다.
또한, 제2 층간 절연막(113)은 제1 층간 절연막(111)과 동일한 물질을 이용하여 CVD 또는 PVD 방식으로 1500~2000Å 정도의 두께, 바람직하게는 1800Å의 두께로 증착한다.
또한, 하드 마스크(114)는 질화막 계열의 물질, 예컨대 SiN막을 이용하여 LPCVD(Low Pressure CVD) 방식으로 300~500Å 정도의 두께, 바람직하게는 400Å의 두께로 증착한다.
한편, 제1 층간 절연막(111)과 제2 층간 절연막(113)의 증착공정이 완료된 후 평탄화를 위하여 CMP(Chemical Mechanical Polishing) 공정을 실시할 수도 있다.
이어서, 도 4b에 도시된 바와 같이, 하드 마스크(114) 상부에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(115)을 형성한다.
이어서, 포토레지스트 패턴(115)을 식각 마스크로 이용한 식각공정(116)을 실시하여 제2 층간 절연막(113)의 일부가 노출되도록 하드 마스크(114)를 식각한다. 이로써, 하드 마스크 패턴(114a)이 형성된다.
이어서, 도 4c에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(115)을 제거한다.
이어서, 하드 마스크 패턴(114a)을 포함하는 전체 구조 상부에 대하여 DHF(Diluted HF) 또는 BOE(Bufferd Oxide Etchant)를 이용하여 세정공정을 실시한다. 이는, 하드 마스크(114) 식각공정시 생성되는 폴리머(polymer), 파티클(paticle) 및 자연 산화막(native oxide)과 같은 불필요한 막을 제거하기 위함이다.
이어서, 하드 마스크 패턴(114a)을 식각 마스크로 이용한 식각공정(117)을 실시하여 제2 층간 절연막(113)을 식각한다. 이로써, 식각 정지층(112)의 일부가 노출되는 트렌치(118)가 형성된다. 이때, 식각공정(117)은 산화막과 질화막 간의 높은 식각 선택비를 이용하는 공정조건으로 실시하여 선택적으로 제2 층간 절연막(113)을 식각한다.
이어서, 도 4d에 도시된 바와 같이, 인산(H3PO4)을 이용한 습식식각공정을 실시하여 질화막 계열의 하드 마스크 패턴(114a)을 제거하는 동시에 트렌치(118)로 노출되는 질화막 계열의 식각 정지층(112)을 선택적으로 식각하여 제거한다. 이처럼, 인산을 이용한 습식식각공정을 통해 선택적으로 질화막 계열의 식각 정지층(112)을 식각하여 제거함으로써 하부층인 제1 층간 절연막(111)의 손실(loss)은 거의 일어나지 않으며, 일어난다 하더라도 균일한 두께로 미미하게 일어난다.
한편, 도 4d에서 점선은 하드 마스크 패턴(114a)이 제거된 상태를 도시하였다.
이어서, 도 4e에 도시된 바와 같이, 트렌치(118)를 포함하는 전체 구조 상부면의 단차를 따라 스페이서용 산화막(119)을 형성한다. 이때, 스페이서용 산화막(119)은 후속 금속배선 공정 전 실시되는 전처리 세정공정시 산화막 계열의 제2 층간 절연막(113)이 손실되는 것을 방지하여 금속배선 간의 간격을 유지시키기 위함이다. 여기서, 스페이서용 산화막(119)은 100~300Å 정도의 두께, 바람직하게는 200Å의 두께로 증착한다.
한편, 상기에서 설명한 바와 같이 본 발명의 실시예에서는 스페이서로 질화막 계열의 물질 대신에 산화막 계열의 물질로 형성하는데 그 이유는 질화막 계열의 물질을 사용하는 경우 과도식각 공정시 식각 선택비에 의해 제1 층간 절연막(111)이 리세스되는 과정에서 슬로프를 갖는 트렌치가 형성되기 때문이다. 따라서, 제1 층간 절연막(111)과 동일한 물질인 산화막을 형성하는 경우에는 동일한 물질을 식각하기 때문에 슬로프는 형성되지 않고, 수직한(vertical)한 프로파일을 얻을 수 있다.
이어서, 도 4f에 도시된 바와 같이, 에치백(etch back) 또는 블랭켓(blanket)과 같은 전면 식각공정(120)을 실시하여 산화막(119)을 식각한다. 이로써, 트렌치(118)의 내측벽에는 스페이서(119a)가 형성된다. 이때, 제1 층간 절연막(111)은 일정 깊이로 리세스되나, 식각공정(120)시 식각되는 대상이 모두 산화막 계열의 물질로 이루어져 있기 때문에 동도면에서와 같이 수직한 프로파일을 갖게 된다.
이어서, 도 4g에 도시된 바와 같이, 트렌치(118)가 매립되도록 금속물질을 증착한 후 CMP 공정을 이용한 평탄화 공정을 실시하여 트렌치(118) 내부에 고립된 금속배선(122)을 형성한다. 이때, 금속물질로는 Al, W, Cu, Pt, Ti, Ta, Co와 같이 전도성 물질을 사용한다.
상기에서 설명한 바와 같이, 본 발명의 바람직한 실시예에 따른 금속배선 형성방법에서는 도 4f에 도시된 'A'와 같이 트렌치(118)의 저부가 수직한 프로파일을 갖도록 형성됨에 따라 도 4g 및 도 5에 도시된 바와 같이 후속 공정을 통해 금속배선(122)이 웨이퍼 또는 롯트별로 균일하게 형성되어 비트라인의 면저항(Rs)을 일정하기 유지시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 웨이퍼 또는 롯트 별로 균일하게 드레인 컨택 플러그와 연결되는 비트라인용 금속배선을 형성함으로써 비트라인의 면저항을 웨이퍼 또는 롯트 별로 균일하게 형성하여 소자의 전기적인 특성을 개선시킬 수 있다.

Claims (8)

  1. 컨택 플러그가 형성된 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막에 상에 식각 정지막을 형성하는 단계;
    상기 식각 정지막 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 상에 상기 식각 정지막과 동일한 계열의 물질을 이용하여 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 식각하여 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각 마스크로 이용한 제1 식각공정을 통해 상기 제2 층간 절연막을 식각하여 상기 식각 정지막이 노출되는 트렌치를 형성하는 단계;
    제2 식각공정을 실시하여 상기 하드 마스크 패턴과, 상기 트렌치를 통해 노출된 상기 식각 정지막을 선택적으로 제거하는 단계;
    상기 트렌치 내부면에 상기 제1 및 제2 층간 절연막과 동일한 계열의 물질을 이용하여 스페이서를 형성하는 단계; 및
    상기 트렌치가 매립되도록 상기 컨택 플러그와 접속되는 금속배선을 형성하는 단계
    를 포함하는 플래시 메모리 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 하드 마스크는 질화막으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 금속배선 형성방법.
  3. 제 2 항에 있어서,
    상기 하드 마스크는 300~500Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 금속배선 형성방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제2 식각공정은 인산용액을 이용한 습식식각공정으로 실시하는 플래시 메모리 소자의 금속배선 형성방법.
  5. 제 4 항에 있어서,
    상기 스페이서는 에치백 또는 블랭켓 공정을 통해 형성하는 것을 특징으로 하는 플래시 메모리 소자의 금속배선 형성방법.
  6. 제 5 항에 있어서,
    상기 스페이서는 산화막으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 금속배선 형성방법.
  7. 제 6 항에 있어서,
    상기 스페이서는 100~300Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 금속배선 형성방법.
  8. 제 6 항에 있어서,
    상기 스페이서를 형성하는 단계는 상기 제1 층간 절연막의 상부가 일정 깊이로 리세스되도록 실시하는 것을 특징으로 하는 플래시 메모리 소자의 금속배선 형성방법.
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