CN103400803B - 闪存存储单元的形成方法 - Google Patents

Abstract

一种闪存存储单元的形成方法，包括：若干批次的半导体结构包括：衬底、位于衬底表面的隧穿氧化层、位于隧穿氧化层表面的浮栅层、位于浮栅层表面的牺牲层、以及位于牺牲层表面的掩膜层，掩膜层暴露出部分牺牲层表面；以掩膜层为掩膜，采用各向异性的干法刻蚀工艺依次刻蚀各批次的牺牲层和部分浮栅层，在各批次的牺牲层和浮栅层内形成第一开口，其中，每一待刻蚀批次的刻蚀时间的确定方法包括：通过待刻蚀批次前一批次的牺牲层厚度、待刻蚀批次前一批次的浮栅层刻蚀厚度、以及待刻蚀批次的牺牲层厚度获得待刻蚀批次的刻蚀时间。所述方法使各批次的浮栅层顶部表面凸起的顶端尺寸精确均一，从而提高闪存存储单元的擦除性能。

Description

闪存存储单元的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种闪存存储单元的形成方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一种重要器件类型。近年来，存储器件中的闪存（flashmemory）发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且闪存具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

图1是现有技术的一种闪存存储单元的剖面结构示意图，包括：半导体衬底10；位于所述半导体衬底10表面的第一绝缘层11；位于部分第一绝缘层11表面的浮栅层12，所述第一绝缘层11和浮栅层12具有暴露出半导体衬底10的开口（未标识）；位于所述浮栅层12顶部表面、且覆盖所述开口侧壁的侧墙13；位于所述开口底部的半导体衬底10表面的源线层14，所述源线层14覆盖所述侧墙13部分表面，所述源线层14的表面不高于所述侧墙13的顶部；位于浮栅层12、侧墙13和源线层14两侧的字线层15，所述字线层15位于第一绝缘层11表面，所述字线层15和源线层14之间由侧墙13隔离，所述字线层15的顶部不高于所述侧墙13的顶部，且所述字线层15与浮栅层12之间通过第二绝缘层16相互隔离；位于所述源线层14下方的半导体衬底10内的源区（未标识）。其中，所述浮栅层12与字线层15相邻一侧的侧壁与所述浮栅层12的顶部表面构成顶端19，所述顶端19能够用于控制擦除（Erase）。

然而，现有技术形成的顶端19的角度尺寸不精确，所述顶端19的形貌难以控制，导致所形成的闪存存储单元的擦除性能不良，芯片或集成电路的稳定性不佳。

发明内容

本发明解决的问题是提供一种闪存存储单元的形成方法，使浮栅层与字线层相邻一侧的侧壁与浮栅层的顶部表面构成顶端尺寸精确均一，提高闪存存储单元的擦除性能。

为解决上述问题，本发明提供一种闪存存储单元的形成方法，包括：

提供若干批次的半导体结构，所述半导体结构包括：衬底、位于所述衬底表面的隧穿氧化层、位于隧穿氧化层表面的浮栅层、位于浮栅层表面的牺牲层、以及位于所述牺牲层表面的掩膜层，所述掩膜层暴露出部分牺牲层表面；

以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺依次刻蚀各批次的牺牲层和部分浮栅层，在各批次的牺牲层和浮栅层内形成第一开口，其中，每一待刻蚀批次的刻蚀时间的确定方法包括：测试待刻蚀批次前一批次的牺牲层厚度，测试待刻蚀批次前一批次的浮栅层刻蚀厚度，测试待刻蚀批次的牺牲层厚度，通过待刻蚀批次前一批次的牺牲层厚度、待刻蚀批次前一批次的浮栅层刻蚀厚度、以及待刻蚀批次的牺牲层厚度获得待刻蚀批次的刻蚀时间；

在所述各向异性的干法刻蚀工艺之后，采用各向同性的刻蚀工艺刻蚀第一开口的侧壁和底部表面，使第一开口侧壁的牺牲层和浮栅层表面相对于第一开口底部的浮栅层表面倾斜，且第一开口顶部的尺寸大于第一开口底部的尺寸。

可选的，所述每一待刻蚀批次的刻蚀时间的确定方法包括：测试待刻蚀批次的前一批次的牺牲层厚度，获得牺牲层第一厚度T_Sn；测试待刻蚀批次的前一批次的浮栅层刻蚀厚度，获得浮栅层第一刻蚀厚度T_Pn；测试待刻蚀批次的牺牲层厚度，获得牺牲层第二厚度T_Sn+1；采用牺牲层第一厚度T_Sn、浮栅层第一厚度T_Pn和牺牲层第二厚度T_Sn+1，获取待刻蚀批次的刻蚀时间t_n+1=t_n*[1+(T_Sn+1-T_Sn+γ*△T_P)/(T_Sn+γT_Pn)]，其中，t_n为待刻蚀批次的前一批次的牺牲层和浮栅层的实际刻蚀时间，γ为牺牲层的刻蚀速率与浮栅层的刻蚀速率选择比，△T_P为待刻蚀批次的浮栅层预设刻蚀厚度T_P与浮栅层第一厚度T_Pn的差，即△T_P=T_P-T_Pn。

可选的，所述牺牲层的刻蚀速率与浮栅层的刻蚀速率选择比γ的确定方法包括：在采用各向异性的干法刻蚀工艺依次刻蚀各批次衬底表面的牺牲层和部分浮栅层之前，提供第一批次衬底和第二批次衬底，所述第一批次衬底和第二批次衬底的表面均具有隧穿氧化层、位于隧穿氧化层表面的浮栅层、以及位于浮栅层表面的牺牲层，所述牺牲层表面均具有掩膜层，所述掩膜层暴露出部分牺牲层表面；采用所述各向异性的干法刻蚀工艺，以第一刻蚀时间t1刻蚀第一批次衬底表面的牺牲层和部分浮栅层；测试第一批次衬底表面的牺牲层厚度，牺牲层第三厚度T_S1；测试第一批次衬底表面的浮栅层刻蚀厚度，获得浮栅层第三刻蚀厚度T_P1；采用牺牲层第三厚度T_S1、浮栅层第三刻蚀厚度T_P1、和第一刻蚀时间t₁获取刻蚀牺牲层和浮栅层的第一牺牲层刻蚀速率ER₁=(T_S1+_γT_P1)/t₁；在刻蚀第一批次衬底表面的牺牲层和部分浮栅层之后，采用所述各向异性的干法刻蚀工艺，以第二刻蚀时间t₂刻蚀第二批次衬底表面的牺牲层和部分浮栅层；测试第二批次衬底表面的牺牲层厚度，牺牲层第四厚度T_S2；测试第二批次衬底表面的浮栅层刻蚀厚度，获得浮栅层第四刻蚀厚度T_P2；采用牺牲层第四厚度T_S2、浮栅层第四刻蚀厚度T_P2、和第二刻蚀时间t₂获取刻蚀牺牲层和浮栅层的第二牺牲层刻蚀速率ER₂=(T_S2+_γT_P2)/t₂；通过第一牺牲层刻蚀速率ER₁和第二牺牲层刻蚀速率ER₂获取牺牲层的刻蚀速率与浮栅层的刻蚀速率选择比γ。

可选的，还包括：在所述各向同性的刻蚀工艺之后，在所述第一开口侧壁表面形成第一侧墙；以牺牲层和第一侧墙为掩膜，刻蚀第一开口底部的浮栅层和隧穿氧化层，直至暴露出衬底表面为止，在所述浮栅层和隧穿氧化层内形成与第一开口贯通的第二开口；在第二开口的侧壁表面形成第二侧墙；在形成第二侧墙之后，在第一开口和第二开口内形成源线层；在形成所述源线层之后，去除牺牲层；在去除牺牲层之后，以源线层和第一侧墙为掩膜，采用各向异性干法刻蚀工艺刻蚀所述浮栅层，直至暴露出隧穿氧化层为止；在刻蚀所述浮栅层之后，在源线层、第一侧墙和浮栅层两侧形成字线层，所述字线层与浮栅层、源线层和衬底之间电隔离。

可选的，所述字线层的形成工艺为：在刻蚀所述浮栅层之后，采用热氧化工艺在浮栅层暴露出的侧壁表面和源线层表面形成绝缘层；在形成绝缘层之后，沉积形成字线薄膜，所述字线薄膜覆盖衬底、浮栅层、第一侧墙和源线层表面；回刻蚀所述字线薄膜，去除源线层和衬底表面的字线薄膜，形成字线层。

可选的，还包括：在形成字线层之前，刻蚀所述浮栅层和隧穿氧化层直至暴露出衬底为止，所述热氧化工艺在衬底表面和浮栅层暴露出的侧壁表面形成绝缘层。

可选的，所述字线层的材料为多晶硅，所述字线层与浮栅层和源线层之间以氧化硅材料电隔离。

可选的，在形成字线层之后，在源线层、字线层和浮栅层两侧的衬底内形成漏区。

可选的，在形成源线层之前，在第二开口底部的衬底内形成源区。

可选的，所述第一侧墙和第二侧墙的材料为氧化硅，所述源线层的材料为多晶硅。

可选的，所述浮栅层的材料为多晶硅，所述隧穿氧化层的材料为氧化硅，所述牺牲层的材料为氮化硅。

与现有技术相比，本发明的技术方案具有以下优点：

当采用各向异性的干法刻蚀工艺依次刻蚀各批次的牺牲层和部分浮栅层并形成第一开口时，使每一待刻蚀批次的刻蚀时间根据待刻蚀批次前一批次的牺牲层厚度、待刻蚀批次前一批次的浮栅层刻蚀厚度、以及待刻蚀批次的牺牲层厚度确定，即每一待刻蚀批次的刻蚀时间基于前一批次的实际刻蚀结果实时确定；由于相邻两批次的刻蚀速率近似，因此以前一批次实际的牺牲层和浮栅层的刻蚀厚度，结合刻蚀牺牲层和浮栅层之间的刻蚀速率选择比、前一批次的刻蚀时间以及待刻蚀批次的牺牲层厚度和浮栅层刻蚀厚度，既能够获得待刻蚀批次所需要的刻蚀时间，以所得到的刻蚀时间进行刻蚀，能够使相邻两批次所形成的第一开口的深度相同，即第一开口底部的浮栅层的刻蚀深度相同；继而能够保证后续各向同性的刻蚀工艺之后，各批次的第一开口的浮栅层侧壁相对于第一开口底部的倾斜角度相同，使各批次的浮栅层的顶端形貌相同、顶端角度尺寸相同，所形成的各批次闪存存储单元的结构均一、性能稳定。

进一步，根据刻蚀时间、刻蚀牺牲层的速率和刻蚀厚度的关系可知，t_n*ER_n=T_Sn+γT_Pn，t_n+1*ER_n+1=T_Sn+1+γT_P，其中ER_n为前一批次的牺牲层刻蚀速率，ER_n+1为待刻蚀批次的牺牲层刻蚀速率，由于相邻两批次的牺牲层刻蚀速率相近，进而能够获得待刻蚀批次的刻蚀时间公式t_n+₁=t_n*[1+(T_n+₁-T_Sn+γ*△T_P)/(T_Sn+_γT_Pn)]；将经过测试获得的牺牲层第一厚度T_Sn、浮栅层第一厚度T_Pn和牺牲层第二厚度T_Sn+1代入所述待刻蚀批次的刻蚀时间公式，既能够得到既能够得到所需的待刻蚀批次刻蚀牺牲层和部分浮栅层时间；采用所述刻蚀时间对待刻蚀批次进行刻蚀，所形成的第一开口的深度精确，能够使若干批次所形成的第一开口深度均一。

进一步，在对若干批次衬底表面的牺牲层和浮栅层进行刻蚀之前，以第一刻蚀时间t₁刻蚀第一批次衬底表面的牺牲层和部分浮栅层，并经过测试获得牺牲层第三厚度T_S1、浮栅层第三刻蚀厚度T_P1、和第一刻蚀时间t₁，继而能够获得第一牺牲层刻蚀速率ER₁=(T_S1+γT_P1)/t₁；以第二刻蚀时间t₂刻蚀第二批次衬底表面的牺牲层和部分浮栅层，并经过测试获得牺牲层第四厚度T_S2、浮栅层第四刻蚀厚度T_P2、和第二刻蚀时间t₂，继而能够获得第二牺牲层刻蚀速率ER₂=(T_S2+γT_P2)/t₂；由于相邻两次的刻蚀速率相似，从而能够获得牺牲层的刻蚀速率与浮栅层的刻蚀速率选择比γ的定值。

附图说明

图1是现有技术的一种闪存存储单元的剖面结构示意图；

图2至图5是形成如图1所述的闪存的存储单元的浮栅层、侧墙和源线层的过程的剖面结构示意图；

图6是刻蚀设备的保养周期T之内，刻蚀速率随时间的变化示意图；

图7至图13是本发明的实施例所述的闪存存储单元的形成过程的示意图。

具体实施方式

如背景技术所述，现有技术形成的浮栅层的顶端角度尺寸不精确，顶端的形貌难以控制，所形成的闪存存储单元的擦除性能不良，芯片或集成电路的稳定性不佳。

图2至图5是形成如图1所述的闪存的存储单元的浮栅层、侧墙和源线层的过程的剖面结构示意图。

请参考图2，提供半导体衬底100，所述半导体衬底100表面具有隧穿氧化层101、位于隧穿氧化层101表面的浮栅薄膜102、以及位于浮栅薄膜102表面的介质层103；采用各向异性干法刻蚀工艺刻蚀所述介质层103和部分浮栅薄膜102，形成第一开口104，使第一开口104底部的浮栅薄膜102表面低于未被刻蚀的浮栅薄膜102表面。

请参考图3，采用各向同性的刻蚀工艺刻蚀所述第一开口104的侧壁和底部表面，使第一开口104的浮栅薄膜102侧壁相对于第一开口104底部表面倾斜。

请参考图4，在所述第一开口104（如图3所示）的侧壁表面形成第一侧墙106；以所述第一侧墙106和介质层103为掩膜，刻蚀所述浮栅薄膜102和隧穿氧化层101直至暴露出半导体衬底100为止，形成第三开口107，并在所述第三开口107的侧壁表面形成第二侧墙108。

请参考图5，在形成第二侧墙108之后，在第一开口104（如图3所示）和第三开口107（如图4所示）内形成源线层109；在形成源线层109之后，去除所述介质层103（如图4所示），并以源线层和第一侧墙106为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述浮栅薄膜102（如图4所示）直至暴露出隧穿氧化层101为止，形成浮栅层102a，所述浮栅层102a具有顶端B。

所述顶端B由所述浮栅层102a的顶部表面和所述浮栅层102a侧壁构成；所述顶端B用于控制闪存存储单元的擦除电流，一旦所述顶端B形貌改变、或者所述顶端B的角度尺寸改变都会导致擦除电流的改变，甚至导致擦除操作失效。

由上述过程可知，所述各向异性干法刻蚀工艺使第一开口104底部的浮栅薄膜102表面低于未被刻蚀的浮栅薄膜102表面，之后由各向同性刻蚀工艺使第一开口104的浮栅薄膜102侧壁相对于第一开口104底部表面倾斜，因此所述顶端B的形貌和角度尺寸由刻蚀形成第一开口104的各向异性干法刻蚀工艺和各向同性刻蚀工艺决定，尤其是所述各向异性的干法刻蚀工艺对于顶端B的形状确定起了决定性作用。

经过研究，在现有技术的实际生产过程中，当采用刻蚀工艺依次刻蚀若干批次的半导体衬底100表面的介质层103和部分浮栅薄膜102以形成第一开口104时，通常采用固定的刻蚀时间对若干批次依次进行刻蚀。然而，在实际生产过程中，刻蚀各批次的介质层103和部分浮栅薄膜102的刻蚀速率并不一致，会导致刻蚀浮栅薄膜102的深度不一致。具体请参考图6，在刻蚀设备的保养周期T之内，刻蚀速率逐渐下降，直至刻蚀速率接近临界值A，对刻蚀设备进行保养。因此，在刻蚀设备的同一保养周期T内，若以某一固定刻蚀时间形成若干批次的第一开口104，容易导致若干批次的第一开口104深度不一致，继而导致若干批次所形成的浮栅层102a的顶端B的形貌或角度尺寸不一致，从而影响所形成的芯片或半导体器件的尺寸均一性以及性能的稳定性。

本发明提出一种闪存存储单元的形成方法，采用各向异性的干法刻蚀工艺依次刻蚀各批次的牺牲层和部分浮栅层，在各批次的牺牲层和浮栅层内均形成第一开口，所述第一开口底部表面低于未被刻蚀的浮栅层表面；每一待刻蚀批次的刻蚀时间根据待刻蚀批次前一批次的牺牲层厚度、待刻蚀批次前一批次的浮栅层刻蚀厚度、以及待刻蚀批次的牺牲层厚度确定，即每一待刻蚀批次的刻蚀时间基于前一批次的实际刻蚀结果实时确定；由于相邻两批次的刻蚀速率近似，因此以前一批次实际的牺牲层和浮栅层的刻蚀厚度，结合刻蚀牺牲层和浮栅层之间的刻蚀速率选择比、前一批次的刻蚀时间以及待刻蚀批次的牺牲层厚度和浮栅层刻蚀厚度，既能够获得待刻蚀批次所需要的刻蚀时间，以所得到的刻蚀时间进行刻蚀，能够使相邻两批次所形成的第一开口的深度相同，即第一开口底部的浮栅层的刻蚀深度相同；继而能够保证后续各向同性的刻蚀工艺之后，各批次的第一开口的浮栅层侧壁相对于第一开口底部的倾斜角度相同，使各批次的浮栅层的顶端形貌相同、顶端角度尺寸相同，所形成的各批次闪存存储单元的结构均一、性能稳定。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图7至图13是本发明的实施例所述的闪存存储单元的形成过程的示意图。

请参考图7，提供若干批次的半导体结构，所述半导体结构包括：衬底200、位于所述衬底200表面的隧穿氧化层201、位于隧穿氧化层201表面的浮栅层202、位于浮栅层202表面的牺牲层203、以及位于所述牺牲层203表面的掩膜层204，所述掩膜层204暴露出部分牺牲层203表面。

所述衬底200用于为后续工艺提供工作平台，所述衬底300为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓或砷化镓等。

所述隧穿氧化层201的材料为氧化硅，形成工艺为沉积工艺，例如化学气相沉积工艺；当所述衬底200表面的材料为硅时，所述隧穿氧化层201的形成工艺还能够为热氧化工艺。所述隧穿氧化层201用于隔离衬底200和浮栅层202，当所形成的闪存存储单元工作时，浮栅层202下方的衬底200内形成沟道区，载流子能够穿过所述隧穿氧化层201在沟道区和浮栅层202之间移动，以实现写入、擦除或编程等操作。

所述浮栅层202的材料为多晶硅，所述浮栅层202的形成工艺为沉积工艺，所述浮栅层202的厚度根据具体的工艺需求而定，此处不应过于限制。所述浮栅层202用于向衬底200内的沟道区获取或输送电子，以实现写入、擦除或编程等操作。

所述牺牲层203的材料为氮化硅，所述牺牲层203的厚度为3500埃～4000埃，所述牺牲层203的形成工艺为沉积工艺，例如化学气相沉积工艺；所述牺牲层203的厚度决定了后续形成的源线层和字线层的高度，因此所述牺牲层203应根据具体的技术需求而定，在此不作限制。在本实施例中，所述牺牲层203的厚度为3000埃～4500埃。

所述掩膜层204用于定义后续需要形成的源线层的位置和图形，所述掩膜层204的材料与牺牲层203不同，所述掩膜层204的材料为氮氧化硅、碳氧化硅或无定形碳，所述掩膜层204的形成工艺为：在牺牲层203表面沉积掩膜薄膜，在掩膜薄膜表面形成图形化的光刻胶层，以图形化的光刻胶层为掩膜，刻蚀所述掩膜薄膜，形成掩膜层。在其他实施例中，还能够直接在牺牲层表面形成图形化的光刻胶层，而不形成所述掩膜层。

请参考图8，以所述掩膜层204为掩膜，采用各向异性的干法刻蚀工艺依次刻蚀各批次的牺牲层203和部分浮栅层202，在各批次的牺牲层203和浮栅层202内形成第一开口205，其中，每一待刻蚀批次的刻蚀时间的确定方法包括：测试待刻蚀批次前一批次的牺牲层厚度，测试待刻蚀批次前一批次的浮栅层刻蚀厚度，测试待刻蚀批次的牺牲层厚度，通过待刻蚀批次前一批次的牺牲层厚度、待刻蚀批次前一批次的浮栅层刻蚀厚度、以及待刻蚀批次的牺牲层厚度获得待刻蚀批次的刻蚀时间。

采用各向异性干法刻蚀工艺形成的第一开口205的侧壁相对于衬底200表面垂直，所述第一开口205在后续工艺中用于形成源线层，所述第一开口205的尺寸决定了后续源线层的尺寸。在本实施例中，所述第一开口205的侧壁相对于衬底200表面垂直；由于牺牲层203的材料为氮化硅，浮栅层202的材料为多晶硅，刻蚀气体包括CF₄和SF₆。在其他实施例中，所述第一开口的侧壁还能够相对于衬底表面倾斜，所述第一开口的侧壁与衬底表面之间的倾斜角的角度为85度～89度，且第一开口顶部的宽度大于底部的宽度，有利于后续刻蚀后的浮栅层的顶部表面与侧壁构成凸起的顶端。

所述第一开口205底部的浮栅层202表面低于未被刻蚀的浮栅层202表面，后续通过各向同性的刻蚀工艺能够使第一开口205的浮栅层侧壁相对于第一开口205底部表面倾斜，有利于在浮栅层的顶部形成凸起的顶端，所述顶端能够增强擦除电流。所述第一开口205底部的浮栅层202被刻蚀的深度为150埃～200埃；在本实施例中，所述浮栅层202的刻蚀深度为160埃。

在现有技术中，当需要刻蚀若干批次的牺牲层和部分浮栅层并形成第一开口时，通常以固定的刻蚀时间进行刻蚀。然而，在实际生产过程中，由于在刻蚀设备的同一保养周期T之内，刻蚀速率会逐渐下降，因此，在刻蚀设备的同一保养周期T内，以某一固定刻蚀时间刻蚀形成若干批次的第一开口，容易导致所形成的若干批次的第一开口深度不一致，继而使若干批次后续形成的浮栅层顶端的形貌或角度尺寸不一致，从而影响所形成的芯片或半导体器件结构的均一性以及性能的稳定性。

因此，在本实施例中，使每一待刻蚀批次的刻蚀时间基于前一批次的刻蚀时间和实际刻蚀结果实时确定，由于相邻两批次之间的刻蚀速率变化相对较小，采用前一批次的刻蚀时间以及前一批次实际的牺牲层203厚度和浮栅层202的刻蚀厚度，能够获得使用于待刻蚀批次的刻蚀时间；以所得到的刻蚀时间刻蚀待刻蚀批次，能够使相邻两批次的浮栅层202刻蚀深度相同，有利于使各批次所形成的浮栅层202顶端形貌相同、角度尺寸相同。以下将对确定待刻蚀批次的刻蚀时间的方法进行具体说明。

请参考图12，每一待刻蚀批次的刻蚀时间的确定方法，包括：

步骤S11，测试待刻蚀批次的前一批次的牺牲层厚度，获得牺牲层第一厚度T_Sn。

在本实施例中，所述待刻蚀批次为第n+1批次，则所述待刻蚀批次的前一批次为第n批次。在第n批次的浮栅层202表面形成牺牲层203之后，或者在刻蚀第n批次的牺牲层203和部分浮栅层202以形成第一开口205之后，对第n批次进行取样，并测试得到第n批次的牺牲层203的厚度，所获得的牺牲层第一厚度T_Sn即第n批次所形成的牺牲层203的实际厚度，且所述牺牲层203的实际厚度即形成第n批次的第一开口205时，牺牲层203的刻蚀厚度。在实际的生产过程中，由于工艺误差的存在，所形成的各批次牺牲层203之间的厚度具有差异，因此第n批次和第n+1批次所形成的牺牲层厚度存在差异，需要分别进行测试。

步骤S12，测试待刻蚀批次的前一批次的浮栅层刻蚀厚度，获得浮栅层第一刻蚀厚度T_Pn。

所述浮栅层第一刻蚀厚度T_Pn为第n批次刻蚀浮栅层202的实际厚度，在第n批次形成第一开口205之后，对第n批次进行取样，并通过测试获得第n批次的浮栅层刻蚀厚度。在本实施例中，在刻蚀第n批次的牺牲层203和部分浮栅层202之后，对第n批次进行取样，并测试获得牺牲层第一厚度T_Sn和浮栅层第一刻蚀厚度T_Pn。

步骤S13，测试待刻蚀批次的牺牲层203的厚度，获得牺牲层第二厚度T_Sn+1。

在形成第n+1批次的牺牲层203之后，形成第一开口205之前，测试获得所述牺牲层第二厚度T_Sn+1；由于所述第一开口205为刻蚀牺牲层203和部分浮栅层202获得，因此第n+1批次的牺牲层刻蚀厚度即所形成的牺牲层203的实际厚度。在形成第n+1批次的牺牲层203之后，对第n+1批次进行取样，并测试获得牺牲层203第二厚度T_Sn+1。

步骤S14，采用牺牲层第一厚度T_Sn、浮栅层第一厚度T_Pn和牺牲层第二厚度T_Sn+1，获取待刻蚀批次的刻蚀时间t_n+1=t_n*[1+(T_Sn+1-T_Sn+γ*△T_P)/(T_Sn+γT_Pn)]，其中，t_n为待刻蚀批次的前一批次的牺牲层203和浮栅层202的实际刻蚀时间，γ为牺牲层203的刻蚀速率与浮栅层202的刻蚀速率选择比，△T_P为待刻蚀批次的浮栅层202预设刻蚀厚度T_P与浮栅层202第一厚度T_Pn的差，即△T_P=T_P-T_Pn。

根据刻蚀速率、刻蚀时间以及刻蚀深度之间的关系，能够获得：

第n批次刻蚀第一开口205的时间t_n=(T_Sn+γT_Pn)/ER_n；

第n+1批次刻蚀第一开口205的时间t_n+1=（T_Sn+1+γT_P）/ER_n+1；

其中，T_P为第n+1批次符合设计需求的预设浮栅层202刻蚀深度，ER_n为第n批次牺牲层203的刻蚀速率，ER_n+1为第n+1批次的刻蚀速率，γ为牺牲层203的刻蚀速率与浮栅层202的刻蚀速率比。

由于相邻两批次的刻蚀速率变化极小，能够忽略，因此ER_n≈ER_n+1，获得：

t_n+1/t_n=(T_Sn+γT_Pn)/(T_Sn+1+γT_Pn)=1+(T_Sn+1-T_Sn+γT_P-γT_Pn)/(T_Sn+γT_Pn)=1+(T_Sn+1-T_Sn+γ*△T_P)/(T_Sn+γT_Pn)；

继而获得待刻蚀批次的刻蚀时间：

t_n+1=t_n*[1+(T_Sn+1-T_Sn+γ*△T_P)/(T_Sn+γT_Pn)]；

若干批次的第一开口205刻蚀时间均能够以所述t_n+1公式获得。

将前序测试得到的牺牲层203第一厚度T_Sn、浮栅层202第一厚度T_Pn和牺牲层203第二厚度T_Sn+1代入t_n+1公式，能够得到第n+1批次刻蚀第一开口205所需的时间。而且，以所得的待刻蚀批次的刻蚀时间t_n+1形成第一开口205，能够使第n+1批次的浮栅层202刻蚀深度更接近浮栅层202预设刻蚀厚度T_P，从而有利于使后续形成的闪存存储单元内的浮栅层202的顶端形貌及角度尺寸更精确且符合设计需求。

需要说明的是，在依次刻蚀各批次牺牲层和部分浮栅层202以形成第一开口205之前，确定所述牺牲层203的刻蚀速率与浮栅层202的刻蚀速率选择比γ，方法请参考图13，包括：

步骤S21，在采用所述各向异性的干法刻蚀工艺依次刻蚀各批次衬底表面的牺牲层和部分浮栅层之前，提供第一批次衬底和第二批次衬底，所述第一批次衬底和第二批次衬底的表面均具有隧穿氧化层、位于隧穿氧化层表面的浮栅层、以及位于浮栅层表面的牺牲层，所述牺牲层表面均具有掩膜层，所述掩膜层暴露出部分牺牲层表面。

所述第一批次衬底及其表面的结构、所述第二批次衬底及其表面的结构与若干批次衬底200及其表面的结构相同，通过对第一衬底和第二衬底表面的牺牲层和掩膜层的刻蚀，能够获得若干批次衬底200表面的牺牲层203和浮栅层202速率选择比γ。

步骤S22，采用所述各向异性的干法刻蚀工艺，以第一刻蚀时间t₁刻蚀第一批次衬底表面的牺牲层和部分浮栅层。

步骤S23，测试第一批次衬底表面的牺牲层厚度，获得牺牲层第三厚度T_S1。

步骤S24，测试第一批次衬底表面的浮栅层刻蚀厚度，获得浮栅层第三刻蚀厚度T_P1。

步骤S25，采用牺牲层第三厚度T_S1、浮栅层第三刻蚀厚度T_P1、和第一刻蚀时间t₁获取刻蚀牺牲层和浮栅层的第一刻蚀速率ER₁=(T_S1+γT_P1)/t₁。

步骤S26，在刻蚀第一批次衬底表面的牺牲层和部分浮栅层之后，采用所述各向异性的干法刻蚀工艺，以第二刻蚀时间t₂刻蚀第二批次衬底表面的牺牲层和部分浮栅层。所述第二刻蚀时间t₂与第一刻蚀时间t₁不同。

步骤S27，测试第二批次衬底表面的牺牲层厚度，获得牺牲层第四厚度T_S2。

步骤S28，测试第二批次衬底表面的浮栅层刻蚀厚度，获得浮栅层第四刻蚀厚度T_P2。

步骤S29，采用牺牲层第四厚度T_S2、浮栅层第四刻蚀厚度T_P2、和第二刻蚀时间t₂获取刻蚀牺牲层和浮栅层的第二刻蚀速率ER₂=(T_S2+γT_P2)/t₂。

步骤S30，通过第一刻蚀速率ER₁和第二刻蚀速率ER₂获取牺牲层的刻蚀速率与浮栅层的刻蚀速率选择比γ。

需要说明的是，由于形成若干批次的第一开口205的工艺、形成第一衬底表面的第一开口的刻蚀工艺、以及形成第二衬底表面的第一开口的刻蚀工艺均相同，因此牺牲层和浮栅层速率选择比γ相同。

由于相邻两批次的刻蚀速率变化极小，因此ER₁≈ER₂，能够得到：

(T_S1+γT_P1)/t₁=(T_S2+γT_P2)/t₂；

其中，由于T_S1、T_P1、T_S2和T_P2均能够通过测试获得，而t₁和t₂已知，因此能够通过计算获得牺牲层203和浮栅层202速率选择比γ。

请参考图9，在所述各向异性的干法刻蚀工艺之后，采用各向同性的刻蚀工艺刻蚀第一开口205的侧壁和底部表面，使第一开口205侧壁的牺牲层203和浮栅层202表面相对于第一开口205底部表面倾斜，且第一开口205顶部的尺寸大于第一开口205底部的尺寸。需要说明的使，在所述各向同性的刻蚀工艺之前，去除掩膜层204（如图8所示）。

所述各向同性的刻蚀工艺为各向同性的干法刻蚀工艺或各向同性的湿法刻蚀工艺，较佳的是各向同性的干法刻蚀工艺。所述各向同性的刻蚀工艺用于使第一开口205的浮栅层202侧壁与第一开口205底部表面之间的夹角呈圆角，从而使第一开口205的浮栅层202侧壁相对于第一开口205底部表面倾斜，所述第一开口205底部的浮栅层202表面能够与后续经过刻蚀的浮栅层202侧壁构成凸起的顶端。

请参考图10，在所述各向同性的刻蚀工艺之后，在所述第一开口205（如图9所示）侧壁表面形成第一侧墙206；以牺牲层203和第一侧墙206为掩膜，刻蚀第一开口205底部的浮栅层202和隧穿氧化层201，直至暴露出衬底200表面为止，在所述浮栅层202和隧穿氧化层201内形成与第一开口205贯通的第二开口（未标示）；在第二开口的侧壁表面形成第二侧墙208；在形成第二侧墙208之后，在第一开口205和第二开口内形成源线层209。

所述第一侧墙206的材料与牺牲层203不同，当后续去除牺牲层203之后，保留所述第一侧墙206，所述第一侧墙206用于电隔离源线层209和字线层。本实施例中，所述第一侧墙206的材料为氧化硅，所述第一侧墙206的宽度为2500埃～3500埃；所述第一侧墙206的形成工艺为：在牺牲层203表面、以及第一开口204的侧壁和底部表面沉积第一侧墙层；采用回刻蚀工艺去除牺牲层203表面和第一开口206底部表面的第一侧墙层，在第一开口206侧壁形成第一侧墙。所述第一侧墙206的宽度由所述第一侧墙层的厚度决定，而所述第一侧墙206作为后续刻蚀浮栅层202的掩膜，因此所述第一侧墙206的宽度决定了所形成的闪存存储单元内浮栅层202的尺寸，即后续所形成的浮栅层202宽度尺寸为2500埃～3500埃。

所述刻蚀第一开口205底部的浮栅层202和隧穿氧化层201的工艺为各向异性的干法刻蚀工艺，所述第二开口的宽度为1000埃～1500埃，所形成的第二开口和第一开口204用于形成源线层209，后续所形成的闪存存储单元分别位于所述源线层209两侧，且位于源线层209两侧的闪存存储单元共用所述源线层209。

所述第二侧墙层208的材料为氧化硅，用于隔离所述浮栅层202与源线层209，所述第二侧墙208的形成工艺与第一侧墙206的形成工艺相同，在此不做赘述。

需要说明的是，在形成源线层209之前，对第二开口底部的衬底200进行离子注入，形成源区。所述源线层209的材料为多晶硅，所述源线层209形成于第二开口底部的衬底200表面，与所述源区相接触。本实施例中，所述源线层209的形成工艺为：在牺牲层203表面、以及第一开口205和第二开口内沉积填充满第一开口205和第二开口的多晶硅层；抛光去除高于牺牲层203表面的多晶硅层。在另一实施例中，所述源线层209的形成工艺还能够为选择性外延沉积工艺。

请参考图11，在形成所述源线层209之后，去除牺牲层203（如图10所示）；在去除牺牲层203之后，以源线层209和第一侧墙206为掩膜，采用各向异性干法刻蚀工艺刻蚀所述浮栅层202，直至暴露出隧穿氧化层201为止。

所述去除牺牲层203的工艺为刻蚀工艺，包括干法刻蚀或湿法刻蚀，在去除所述牺牲层203之后，暴露出部分浮栅层202；在本实施例中，所述牺牲层203的材料为氮化硅，去除所述牺牲层203的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺能够快速彻底地去除牺牲层203，所述湿法刻蚀的刻蚀液包括磷酸。

刻蚀浮栅层202的工艺为各向异性干法刻蚀工艺，所述各向异性的刻蚀工艺以所述第一侧墙206为掩膜，且所述刻蚀工艺与刻蚀形成第二开口的工艺相似，在此不做赘述。在其他实施例中，所述刻蚀工艺还能够进行至暴露出衬底200表面为止。

在本实施例中，刻蚀后的浮栅层202顶部表面与浮栅层外侧的侧壁能够构成顶端C，所述顶端C有利于增强所形成的闪存存储单元的擦除电流，使擦除操作易于进行。由于在形成各批次的第一开口205（如图9所示）时，每一待刻蚀批次的刻蚀时间能够通过前一批次的实际刻蚀结果进行实时调整，使浮栅层202的刻蚀深度能够精确控制，因此，所形成的顶端C的形貌符合设计需求，而且顶端C的角度尺寸精确易控，使所形成的各批次闪存存储单元的性能稳定。

需要说明的是，在刻蚀所述浮栅层202之后，在源线层209、第一侧墙206和浮栅层202两侧形成字线层（未示出），所述字线层与浮栅层202、源线层209和衬底200之间电隔离。本实施例中，所述字线层与浮栅层202之间通过绝缘层电隔离，字线层与衬底200之间通过隧穿氧化层201电隔离，所述绝缘层的材料为氧化硅，绝缘层的形成工艺为热氧化工艺。在其他实施例中，以所述第一侧墙206和源线层209为掩膜，刻蚀浮栅层202和隧穿氧化层201直至暴露出衬底200为止，热氧化工艺形成的绝缘层还形成于衬底200表面，用于隔离衬底200和字线层。

所述字线层的材料为多晶硅，形成工艺为：在形成绝缘层之后，在隧穿氧化层201、绝缘层、第一侧墙206和源线层209表面沉积字线薄膜；回刻蚀所述字线薄膜直至暴露出源线层209为止，形成字线层。需要说明的是，在形成字线层之后，在所述源线层209、字线层和浮栅层202的两侧的衬底200内进行离子注入形成漏区。

综上所述，当采用各向异性的干法刻蚀工艺依次刻蚀各批次的牺牲层和部分浮栅层并形成第一开口时，使每一待刻蚀批次的刻蚀时间根据待刻蚀批次前一批次的牺牲层厚度、待刻蚀批次前一批次的浮栅层刻蚀厚度、以及待刻蚀批次的牺牲层厚度确定，即每一待刻蚀批次的刻蚀时间基于前一批次的实际刻蚀结果实时确定；由于相邻两批次的刻蚀速率近似，因此以前一批次实际的牺牲层和浮栅层的刻蚀厚度，结合刻蚀牺牲层和浮栅层之间的刻蚀速率选择比、前一批次的刻蚀时间以及待刻蚀批次的牺牲层厚度和浮栅层刻蚀厚度，既能够获得待刻蚀批次所需要的刻蚀时间，以所得到的刻蚀时间进行刻蚀，能够使相邻两批次所形成的第一开口的深度相同，即第一开口底部的浮栅层的刻蚀深度相同；继而能够保证后续各向同性的刻蚀工艺之后，各批次的第一开口的浮栅层侧壁相对于第一开口底部的倾斜角度相同，使各批次的浮栅层的顶端形貌相同、顶端角度尺寸相同，所形成的各批次闪存存储单元的结构均一、性能稳定。

进一步，根据刻蚀时间、刻蚀牺牲层的速率和刻蚀厚度的关系可知，t_n*ER_n=T_Sn+γT_Pn，t_n+1*ER_n+1=T_Sn+1+γT_P，其中ER_n为前一批次的牺牲层刻蚀速率，ER_n+1为待刻蚀批次的牺牲层刻蚀速率，由于相邻两批次的牺牲层刻蚀速率相近，进而能够获得待刻蚀批次的刻蚀时间公式t_n+1=t_n*[1+(T_n+1-T_Sn+γ*△T_P)/(T_Sn+γT_Pn)]；将经过测试获得的牺牲层第一厚度T_Sn、浮栅层第一厚度T_Pn和牺牲层第二厚度T_Sn+1代入所述待刻蚀批次的刻蚀时间公式，既能够得到既能够得到所需的待刻蚀批次刻蚀牺牲层和部分浮栅层时间；采用所述刻蚀时间对待刻蚀批次进行刻蚀，所形成的第一开口的深度精确，能够使若干批次所形成的第一开口深度均一。

进一步，在对若干批次衬底表面的牺牲层和浮栅层进行刻蚀之前，以第一刻蚀时间t₁刻蚀第一批次衬底表面的牺牲层和部分浮栅层，并经过测试获得牺牲层第三厚度T_S1、浮栅层第三刻蚀厚度T_P1、和第一刻蚀时间t₁，继而能够获得第一牺牲层刻蚀速率ER₁=(T_S1+γT_P1)/t₁；以第二刻蚀时间t₂刻蚀第二批次衬底表面的牺牲层和部分浮栅层，并经过测试获得牺牲层第四厚度T_S2、浮栅层第四刻蚀厚度T_P2、和第二刻蚀时间t₂，继而能够获得第二牺牲层刻蚀速率ER₂=(T_S2+γT_P2)/t₂；由于相邻两次的刻蚀速率相似，从而能够获得牺牲层的刻蚀速率与浮栅层的刻蚀速率选择比γ的定值。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种闪存存储单元的形成方法，其特征在于，包括：

提供若干批次的半导体结构，所述半导体结构包括：衬底、位于所述衬底表面的隧穿氧化层、位于隧穿氧化层表面的浮栅层、位于浮栅层表面的牺牲层、以及位于所述牺牲层表面的掩膜层，所述掩膜层暴露出部分牺牲层表面；

以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺依次刻蚀各批次的牺牲层和部分浮栅层，在各批次的牺牲层和浮栅层内形成第一开口，其中，每一待刻蚀批次的刻蚀时间的确定方法包括：

测试待刻蚀批次的前一批次的牺牲层厚度，获得牺牲层第一厚度T_Sn；

测试待刻蚀批次的前一批次的浮栅层刻蚀厚度，获得浮栅层第一刻蚀厚度T_Pn；

测试待刻蚀批次的牺牲层厚度，获得牺牲层第二厚度T_Sn+1；

采用牺牲层第一厚度T_Sn、浮栅层第一厚度T_Pn和牺牲层第二厚度T_Sn+1，获取待刻蚀批次的刻蚀时间t_n+1＝t_n*[1+(T_Sn+1-T_Sn+γ*△T_P)/(T_Sn+γT_Pn)]，其中，t_n为待刻蚀批次的前一批次的牺牲层和浮栅层的实际刻蚀时间，γ为牺牲层的刻蚀速率与浮栅层的刻蚀速率选择比，△T_P为待刻蚀批次的浮栅层预设刻蚀厚度T_P与浮栅层第一厚度T_Pn的差，即△T_P＝T_P-T_Pn；

在所述各向异性的干法刻蚀工艺之后，采用各向同性的刻蚀工艺刻蚀第一开口的侧壁和底部表面，使第一开口侧壁的牺牲层和浮栅层表面相对于第一开口底部的浮栅层表面倾斜，且第一开口顶部的尺寸大于第一开口底部的尺寸。

2.如权利要求1所述的闪存存储单元的形成方法，其特征在于，所述牺牲层的刻蚀速率与浮栅层的刻蚀速率选择比γ的确定方法包括：

在采用各向异性的干法刻蚀工艺依次刻蚀各批次衬底表面的牺牲层和部分浮栅层之前，提供第一批次衬底和第二批次衬底，所述第一批次衬底和第二批次衬底的表面均具有隧穿氧化层、位于隧穿氧化层表面的浮栅层、以及位于浮栅层表面的牺牲层，所述牺牲层表面均具有掩膜层，所述掩膜层暴露出部分牺牲层表面；

采用所述各向异性的干法刻蚀工艺，以第一刻蚀时间t₁刻蚀第一批次衬底表面的牺牲层和部分浮栅层；

测试第一批次衬底表面的牺牲层厚度，牺牲层第三厚度T_S1；

测试第一批次衬底表面的浮栅层刻蚀厚度，获得浮栅层第三刻蚀厚度T_P1；

采用牺牲层第三厚度T_S1、浮栅层第三刻蚀厚度T_P1、和第一刻蚀时间t₁获取刻蚀牺牲层和浮栅层的第一牺牲层刻蚀速率ER₁＝(T_S1+γT_P1)/t₁；

在刻蚀第一批次衬底表面的牺牲层和部分浮栅层之后，采用所述各向异性的干法刻蚀工艺，以第二刻蚀时间t₂刻蚀第二批次衬底表面的牺牲层和部分浮栅层；

测试第二批次衬底表面的牺牲层厚度，牺牲层第四厚度T_S2；

测试第二批次衬底表面的浮栅层刻蚀厚度，获得浮栅层第四刻蚀厚度T_P2；

采用牺牲层第四厚度T_S2、浮栅层第四刻蚀厚度T_P2、和第二刻蚀时间t₂获取刻蚀牺牲层和浮栅层的第二牺牲层刻蚀速率ER₂＝(T_S2+γT_P2)/t₂；

通过第一牺牲层刻蚀速率ER₁和第二牺牲层刻蚀速率ER₂获取牺牲层的刻蚀速率与浮栅层的刻蚀速率选择比γ。

3.如权利要求1所述的闪存存储单元的形成方法，其特征在于，还包括：在所述各向同性的刻蚀工艺之后，在所述第一开口侧壁表面形成第一侧墙；以牺牲层和第一侧墙为掩膜，刻蚀第一开口底部的浮栅层和隧穿氧化层，直至暴露出衬底表面为止，在所述浮栅层和隧穿氧化层内形成与第一开口贯通的第二开口；在第二开口的侧壁表面形成第二侧墙；在形成第二侧墙之后，在第一开口和第二开口内形成源线层；在形成所述源线层之后，去除牺牲层；在去除牺牲层之后，以源线层和第一侧墙为掩膜，采用各向异性干法刻蚀工艺刻蚀所述浮栅层，直至暴露出隧穿氧化层为止；在刻蚀所述浮栅层之后，在源线层、第一侧墙和浮栅层两侧形成字线层，所述字线层与浮栅层、源线层和衬底之间电隔离。

4.如权利要求3所述的闪存存储单元的形成方法，其特征在于，所述字线层的形成工艺为：在刻蚀所述浮栅层之后，采用热氧化工艺在浮栅层暴露出的侧壁表面和源线层表面形成绝缘层；在形成绝缘层之后，沉积形成字线薄膜，所述字线薄膜覆盖衬底、浮栅层、第一侧墙和源线层表面；回刻蚀所述字线薄膜，去除源线层和衬底表面的字线薄膜，形成字线层。

5.如权利要求4所述的闪存存储单元的形成方法，其特征在于，还包括：在形成字线层之前，刻蚀所述浮栅层和隧穿氧化层直至暴露出衬底为止，所述热氧化工艺在衬底表面和浮栅层暴露出的侧壁表面形成绝缘层。

6.如权利要求3述的闪存存储单元的形成方法，其特征在于，在形成字线层之后，在源线层、字线层和浮栅层两侧的衬底内形成漏区。

7.如权利要求3所述的闪存存储单元的形成方法，其特征在于，在形成源线层之前，在第二开口底部的衬底内形成源区。

8.如权利要求3所述的闪存存储单元的形成方法，其特征在于，所述第一侧墙、第二侧墙和绝缘层的材料为氧化硅，所述字线层和源线层的材料为多晶硅。

9.如权利要求1所述的闪存存储单元的形成方法，其特征在于，所述浮栅层的材料为多晶硅，所述隧穿氧化层的材料为氧化硅，所述牺牲层的材料为氮化硅。