KR102094535B1 - 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
트랜지스터의 제조 방법이 제공된다. 트랜지스터의 제조방법은 기판 상으로 돌출된 핀 부분을 형성하는 것; 상기 기판 상에 상기 핀 부분의 측벽을 덮는 소자분리 패턴을 형성하는 것; 상기 소자분리 패턴 내에 트렌치를 형성하되, 상기 트렌치는 상기 핀 부분의 채널 영역의 상면 및 측벽들을 노출하는 것; 및 상기 핀 부분의 채널 영역에 4족 원소를 주입하여, 상기 핀 부분의 채널 영역의 부피를 증가시키는 것을 포함할 수 있다.
Description
본 발명은 트랜지스터에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 일 기술적 과제는 채널의 폭이 증가된 트랜지스터를 제조하는 것에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 신뢰성이 향상된 트랜지스터의 형성 방법을 제공하는데 있다.
본 발명의 개념에 따른 트랜지스터 제조방법은 기판 상으로 돌출된 핀 부분을 형성하는 것; 상기 기판 상에 상기 핀 부분의 측벽을 덮는 소자분리 패턴을 형성하는 것; 상기 소자분리 패턴 내에 트렌치를 형성하되, 상기 트렌치는 상기 핀 부분의 채널 영역의 상면 및 측벽들을 노출하는 것; 및 상기 핀 부분의 채널 영역에 4족 원소를 주입하여, 상기 핀 부분의 채널 영역의 부피를 증가시키는 것을 포함할 수 있다.
실시예에 따르면, 상기 부피가 증가된 핀 부분의 엣지는 상기 부피가 증가되기 전의 핀 부분의 엣지보다 라운드질 수 있다.
실시예에 따르면, 상기 4족 원소는 5x1019 atoms/cm3 내지 5x1021 atoms/cm3의 도즈량으로 상기 핀 부분의 채널 영역에 주입될 수 있다.
실시예에 따르면, 상기 4족 원소는 상기 기판의 상부면과 수직한 방향으로부터 틸트되어 주입될 수 있다.
실시예에 따르면, 상기 핀 부분에 4족 원소를 주입하는 것은 상기 핀 부분을 결정화시키는 것을 포함하되, 상기 핀 부분의 결정화 공정은 상기 4족 원소의 주입 공정 이후에 진행될 수 있다.
실시예에 따르면, 상기 트렌치 내에 게이트 절연막을 형성하되, 상기 게이트 절연막은 상기 부피가 증가된 핀 부분의 채널 영역의 상면 및 측벽들을 덮는 것; 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 것을 포함할 수 있다.
실시예에 따르면, 상기 핀 부분의 채널 영역을 상기 핀 부분의 양단보다 더 리세스시키는 것을 포함하되, 상기 4족 이온은 상기 리세스된 채널 영역에 주입될 수 있다.
실시예에 따르면, 상기 4족 원소는 실리콘, 게르마늄 또는 탄소를 포함할 수 있다.
실시예에 따르면, 상기 핀 부분은 상기 소자분리 패턴에 의해 덮은 하단부 및 상기 소자분리 패턴에 의해 노출된 상단부를 포함하고, 상기 4족 이온이 주입된 상기 핀 부분의 상단부의 최대 폭은 상기 하단부의 상면의 폭보다 넓을 수 있다.
본 발명의 개념에 따른 트랜지스터의 제조방법은 기판 상으로 돌출된 핀 부분을 형성하는 것; 상기 핀 부분의 양단을 덮되, 상기 핀 부분의 채널 영역을 노출시키는 마스크 패턴을 형성하는 것; 상기 노출된 핀 부분의 엣지를 라운드지게 하되, 상기 라운드진 엣지를 갖는 핀 부분의 부피는 라운드진 엣지를 형성하기 전의 상기 핀 부분의 부피보다 증가된 것; 및 상기 라운드진 핀 부분 상에 게이트 전극을 형성하는 것을 포함할 수 있다.
실시예에 따르면, 상기 핀 부분의 엣지를 라운드지게 하는 것은 상기 핀 부분에 4족 원소를 주입하는 것을 포함할 수 있다.
실시예에 따르면, 상기 핀 부분의 엣지를 라운드지게 하는 것은 상기 4족 원소가 주입된 핀 부분을 결정화시키는 것을 포함할 수 있다.
실시예에 따르면, 상기 4족 원소의 주입은 경사 이온주입 기술(tilted ion implantation technique)을 사용하여 진행될 수 있다.
실시예에 따르면, 상기 핀 부분의 채널 영역 및 상기 게이트 전극 사이에 개재되고, 상기 채널 영역의 라운드진 엣지를 따라 연장되는 게이트 절연막을 형성하는 것을 더 포함할 수 있다.
실시예에 따르면, 상기 노출된 핀 부분을 상기 핀 부분의 양단보다 리세스시키는 것을 더 포함하되, 상기 노출된 핀 부분을 리세스시키는 것은 상기 핀 부분의 엣지를 라운드지게 하기 이전에 수행될 수 있다.
본 발명에 따른 트랜지스터는 돌출된 핀 부분을 갖는 기판; 상기 핀 부분의 측벽의 하부를 덮는 소자분리 패턴; 상기 기판 상에 제공되며, 상기 핀 부분을 가로지르는 게이트 전극; 및 상기 핀 부분 및 상기 게이트 전극 사이에 개재된 게이트 절연막을 포함하되, 상기 소자분리 패턴에 의해 노출된 상기 핀 부분은 상기 소자분리 패턴에 의해 덮인 상기 핀 부분보다 높은 4족 원소의 농도를 갖고, 상기 4족 원소는 게르마늄 및 탄소 중에서 선택된 어느 하나인 포함할 수 있다.
실시예에 따르면, 상기 핀 부분은 상기 소자 분리 패턴에 의해 노출된 활성 핀을 포함하되, 상기 활성 핀의 표면부는 상기 활성 핀의 코어부보다 높은 상기 4족 원소 농도를 가질 수 있다.
실시예에 따르면, 상기 활성 핀의 엣지에서의 상기 4족 원소의 농도는 상기 활성 핀의 상면에서의 상기 4족 원소의 농도보다 높을 수 있다.
실시예에 따르면, 상기 핀 부분은 상기 게이트 전극 양측의 소스/드레인 영역들 및 상기 소스/드레인 영역 사이에 개재된 채널 영역을 갖고, 상기 핀 부분의 상기 채널 영역의 상면은 상기 핀 부분의 소스/드레인 영역의 상면보다 높은 레벨을 가질 수 있다.
실시예에 따르면, 상기 핀 부분은 소스/드레인 영역들 및 채널 영역을 갖고, 상기 채널 영역의 상기 4족 원소의 농도는 상기 소스/드레인 영역들의 상기 4족 원소의 농도보다 높을 수 있다.
본 발명에 따르면, 4족 원소가 핀 부분의 채널 영역에 주입되어, 핀 부분의 부피가 증가될 수 있다. 이에 따라, 채널 폭(channel width)이 증가된 핀 부분이 제조될 수 있다. 본 발명의 트랜지스터는 온 전류(on current) 특성이 향상될 수 있다. 또한, 상기 4족 원소의 주입에 의해, 핀 부분의 엣지는 라운드될 수 있다. 이에 따라, 트랜지스터 동작 시, 채널의 엣지 부분에서 전계가 집중되는 현상이 방지될 수 있다. 본 발명에 따라 제조된 트랜지스터는 향상된 신뢰성을 가질 수 있다.
도 1a 내지 도 4a는 본 발명의 일 실시예에 따른 트랜지스터의 제조공정을 도시한 사시도들이다.
도 1b 내지 도 4b는 각각 도 1a 내지 도 4a의 B-B'선에 따른 단면도들이다.
도 1c 내지 도 4c는 각각 도 1a 내지 도 4a의 C-C'선에 따른 단면도들이다.
도 3d는 본 발명의 다른 실시예에 따른 핀 부분을 도시한 단면도들이다.
도 3e 및 도 3f는 실시예들에 따른 이온 주입 공정을 도시한 단면도들이다.
도 5a 내지 도 8a는 본 발명의 다른 실시예에 따른 트랜지스터의 제조공정을 도시한 사시도들이다.
도 5b 내지 도 8b는 각각 도 5a 내지 도 8a의 B-B'선에 따른 단면도들이다.
도 5c 내지 도 8c는 각각 도 5a 내지 도 8a의 C-C'선에 따른 단면도들이다.
도 9는 본 발명의 실시예들에 따른 트랜지스터들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도이다.
도 10은 본 발명의 실시예들에 따른 트랜지스터들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도이다.
도 1b 내지 도 4b는 각각 도 1a 내지 도 4a의 B-B'선에 따른 단면도들이다.
도 1c 내지 도 4c는 각각 도 1a 내지 도 4a의 C-C'선에 따른 단면도들이다.
도 3d는 본 발명의 다른 실시예에 따른 핀 부분을 도시한 단면도들이다.
도 3e 및 도 3f는 실시예들에 따른 이온 주입 공정을 도시한 단면도들이다.
도 5a 내지 도 8a는 본 발명의 다른 실시예에 따른 트랜지스터의 제조공정을 도시한 사시도들이다.
도 5b 내지 도 8b는 각각 도 5a 내지 도 8a의 B-B'선에 따른 단면도들이다.
도 5c 내지 도 8c는 각각 도 5a 내지 도 8a의 C-C'선에 따른 단면도들이다.
도 9는 본 발명의 실시예들에 따른 트랜지스터들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도이다.
도 10은 본 발명의 실시예들에 따른 트랜지스터들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안 된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다.
이하, 본 발명의 실시예들에 따른 트랜지스터의 제조방법을 설명한다.
도 1a 내지 도 4a는 본 발명의 일 실시예에 따른 트랜지스터의 제조공정을 도시한 사시도들이다. 도 1b 내지 도 4b는 각각 도 1a 내지 도 4a의 B-B'선에 따른 단면도들이다. 도 1c 내지 도 4c는 각각 도 1a 내지 도 4a의 C-C'선에 따른 단면도들이다.
도 1a 내지 1c를 참조하면, 기판(100)으로부터 돌출된 핀 부분(F)이 형성될 수 있다. 핀 부분(F)은 D2방향으로 연장될 수 있다. 기판(100)은 실리콘 기판 또는 SOI(Silicon On Insulator) 기판 수 있다. 일 예로, 핀 부분(F)의 형성 공정은 기판(100) 상에 마스크막(미도시)을 형성한 후, 이를 식각 마스크로 기판(100)에 트렌치(101)를 형성하는 것을 포함할 수 있다. 다른 실시예에 있어서, 기판(100)이 제 1 및 제 2 반도체층과 상기 제 1 및 제 2 반도체층 사이에 유전층을 포함하는 SOI 기판(100)인 경우, 유전층 상의 제 2 반도체층을 패터닝하여 핀 부분(F)을 형성할 수 있다.
트렌치(101)를 채우는 소자분리 패턴(110)이 형성될 수 있다. 소자분리 패턴(110)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass Layer) 및/또는 CVD 산화막일 수 있다. 소자분리 패턴(110)은 트렌치(101) 내에서 핀 부분(F)의 측벽을 덮도록 형성될 수 있다. 다른 실시예에 있어서, 핀 부분(F)은 기판(100)의 상면 상에 마스크층(미도시)을 형성한 후, 마스크층에 의하여 노출된 기판(100)의 상면을 씨드로 하는 에피택시얼 공정에 의하여 형성될 수 있다. 이 경우, 핀 부분(F)은 기판(100)과 동일한 물질 또는 기판(100)과 격자 상수 및/또는 밴드갭이 다른 물질로 형성될 수 있다. 일 예로, 기판(100)은 단결정 실리콘 기판이고 핀 부분(F)은 Ge, SiGe, 또는 SiC를 포함할 수 있다.
도핑 공정에 의해, 소스/드레인 영역들(SD)이 핀 부분(F)의 양단에 형성될 수 있다. 일 예로, 핀 부분(F)의 양단에 도펀트가 주입될 수 있다. 이에 따라, 핀 부분(F)의 채널 영역(CH)은 상기 소스/드레인 영역들(SD) 사이에 개재될 수 있다. 상기 도펀트는 붕소(B)와 같은 3족 원소일 수 있다. 다른 예로, 상기 도펀트는 인(P) 또는 비소(As)와 같은 5족 원소일 수 있다. 도핑 공정은 소자분리 패턴(110)의 형성 이전에 수행되거나, 소자분리 패턴(110)의 형성 이후에 수행될 수 있다.
도 2a 내지 2c를 참조하면, 게이트 트렌치(120)가 소자분리 패턴(110) 내에 형성될 수 있다. 게이트 트렌치(120)는 D1 방향을 따라 연장될 수 있다. 예를 들어, 마스크 패턴(200)이 소자분리 패턴(110) 상에 형성될 수 있다. 마스크 패턴(200)은 핀 부분(F)의 소스/드레인 영역들(SD)을 덮되, 채널 영역(CH)을 노출시킬 수 있다. 상기 마스크 패턴(200)을 사용하여, 소자분리 패턴(110)이 식각될 수 있다. 이에 따라, 게이트 트렌치(120)가 형성될 수 있다. 게이트 트렌치(120)는 핀 부분(F)의 채널 영역(CH)의 양 측벽(Fs) 및 상면(Fu)을 노출시킬 수 있다. 핀 부분(F)은 상면(Fu) 및 측벽(Fs)이 만나는 엣지(Fe)를 가질 수 있다. 핀 부분(F)의 엣지(Fe)는 각질 수 있다. 게이트 트렌치(120)의 바닥면은 소자분리 패턴(110)의 하면보다 높은 레벨을 가질 수 있다. 이 때, 추가 마스크 패턴(미도시)이 핀 부분(F)의 채널 영역(CH) 상에 형성될 수 있다. 이에 따라, 핀 부분(F)의 채널 영역(CH)의 상면(Fu)은 식각되지 않을 수 있다.
도 3a 내지 3c를 참조하면, 4족 원소의 주입에 의해, 핀 부분(F)의 부피가 증가될 수 있다. 4족 원소는 상기 소자분리 패턴(110)에 의해 노출된 핀 부분(F)에 주입될 수 있다. 도 3b에 도시된 바와 같이, 4족 원소가 주입된 핀 부분(F)의 높이(H2)는 점선으로 도시된 4족 원소가 주입되기 전의 핀 부분(F)의 높이(H1)보다 클 수 있다. 4족 원소가 주입된 핀 부분(F)의 상면(Fu')은 상기 4족 원소가 주입되기 전의 핀 부분(F)의 상면(Fu)보다 높은 레벨을 가질 수 있다. 4족 원소가 주입된 핀 부분(F)의 폭(W2)은 4족 원소가 주입되지 전의 핀 부분(F)의 폭(W1)보다 클 수 있다. 상기 폭들(W1, W2)들은 소자분리 패턴(110)에 의해 노출된 핀 부분(F)의 동일한 레벨에서의 폭들을 의미할 수 있다. 4족 원소가 주입된 핀 부분(F)의 엣지(Fe')는 상기 4족 원소가 주입되기 전의 핀 부분(F)의 엣지(Fe)보다 라운드질 수 있다. 4족 원소는 5x1019 atoms/cm3 내지 5x1021 atoms/cm3, 상세하게는, 5x1020 atoms/cm3의 도즈량으로 핀 부분(F)의 채널 영역(CH)에 주입될 수 있다. 도즈량이 5x1019 atoms/cm3보다 작은 경우, 핀 부분(F)의 부피가 충분하게 증가되지 않거나, 핀 부분(F)의 엣지(Fe')가 충분히 라운드지지 않을 수 있다.
상기 이온 주입에 의해, 핀 부분(F) 내에 4족 원소의 개수가 증가됨에 따라, 핀 부분(F)의 부피가 증가될 수 있다. 예를 들어, 핀 부분(F)은 실리콘을 포함할 수 있다. 상기 4족 원소는 실리콘, 게르마늄, 및/또는 탄소를 포함할 수 있다. 일 실시예에 따르면, 4족 원소의 주입 과정에서, 핀 부분(F)의 결정질 구조가 손상될 수 있다. 4족 원소의 주입된 핀 부분(F)은 비정질 상태의 표면을 가질 수 있다. 상기 비정질 상태의 핀 부분(F)의 단위 부피 당 원소 개수는, 4족 원소의 주입에 의해 증가될 수 있다. 4족 원소의 주입 후, 핀 부분(F)의 결정화 공정이 진행될 수 있다. 예를 들어, 핀 부분(F)은 고상 에피텍시(solid phase epitaxy)법에 의해 결정화될 수 있다. 결정질 상태의 핀 부분(F)은 단위 부피 당 일정한 개수의 원소를 포함할 수 있다. 이에 따라, 핀 부분(F)의 부피가 증가될 수 있다. 본 발명에 따르면, 채널 폭(channel width)이 증가된 핀 부분(F)이 제조될 수 있다. 이에 따라, 트랜지스터(1)의 온 전류 특성이 향상될 수 있다. 4족 원소는 도펀트와 달리 채널 영역(CH)의 문턱 전압 특성에는 영향을 미치지 않을 수 있다.
일 예로, 게르마늄이 주입되는 경우, 소자분리 패턴(110)에 의해 노출된 핀 부분(F)에서의 게르마늄 농도는, 소자분리 패턴(110)에 의해 덮인 핀 부분(F)에서의 게르마늄 농도보다 높을 수 있다. 소자분리 패턴(110)에 의해 노출된 핀 부분(F)의 표면부에서의 게르마늄 농도는 소자분리 패턴(110)에 의해 노출된 핀 부분(F)의 코어부에서의 게르마늄 농도보다 높을 수 있다. 다른 예로, 소자분리 패턴(110)에 의해 노출된 핀 부분(F)에서의 탄소의 농도는, 소자분리 패턴(110)에 의해 덮인 핀 부분(F)에서의 탄소의 농도보다 높을 수 있다. 소자분리 패턴(110)에 의해 노출된 핀 부분(F)의 표면부에서의 탄소 농도는 소자분리 패턴(110)에 의해 노출된 핀 부분(F)의 코어부에서의 탄소 농도보다 높을 수 있다.
마스크 패턴(200)에 의해, 4족 원소는 핀 부분(F)의 소스/드레인 영역들(SD)에 주입되지 않을 수 있다. 이에 따라, 핀 부분(F)의 소스/드레인 영역들(SD)은 상기 4족 원소의 주입 공정에서 부피가 증가되지 않을 수 있다. 도 3c에 도시된 바와 같이, 핀 부분(F)의 채널 영역(CH)의 높이(H2)는 핀 부분(F)의 소스/드레인 영역들(SD)의 높이(H3)보다 높을 수 있다. 일 예로, 핀 부분(F)의 채널 영역(CH)은 핀 부분(F)의 소스/드레인 영역들(SD)보다 높은 게르마늄 농도를 가질 수 있다. 다른 예로, 핀 부분(F)의 채널 영역(CH)은 핀 부분(F)의 소스/드레인 영역들(SD)보다 높은 탄소 농도를 가질 수 있다.
도펀트가 핀 부분(F)의 채널 영역(CH)에 더 주입될 수 있다. 상기 도펀트는 3족 원소 또는 5족 원소일 수 있다. 상기 도펀트의 주입에 의해, 채널 영역(CH)의 문턱 전압 특성이 제어될 수 있다. 상기 도펀트 주입 공정은 상기 4족 원소의 주입 공정과 다른 도즈량 조건에서 수행될 수 있다. 예를 들어, 상기 도펀트 주입은 1017atoms/cm3 내지 1018 atoms/cm3의 도즈량 조건에서 진행될 수 있다. 상기 도펀트의 주입 공정은 상기 4족 원소의 주입 공정 및 채널 영역(CH)의 결정화 공정 이후에 진행될 수 있다. 이와 달리, 상기 도펀트의 주입 공정은 생략될 수 있다. 상기 마스크 패턴(200)은 제거될 수 있다.
도 3d는 본 발명의 다른 실시예에 따른 핀 부분을 도시한 단면도들이다.
도 3d를 참조하면, 핀 부분(F)은 하부 핀(F1) 및 상부 핀(F2)을 포함할 수 있다. 하부 핀(F1)의 측벽은 소자분리 패턴(110)에 의해 덮여있을 수 있다. 상부 핀(F2)의 측벽(Fs)은 소자분리 패턴(110)에 의해 노출될 수 있다. 상부 핀(F2)은 활성 핀일 수 있다. 4족 원소는 상기 소자분리 패턴(110)에 의해 노출된 상부 핀(F2)에 주입될 수 있다. 이에 따라, 상부 핀(F2)의 부피는 증가하되, 하부 핀(F1)의 부피는 증가하지 않을 수 있다. 본 실시예에서, 상부 핀(F2)의 최대 폭(W4)은 하부 핀(F1)의 상면에서의 폭(W3)보다 넓을 수 있다.
도 3e 및 도 3f는 실시예들에 따른 이온 주입 공정을 도시한 단면도들이다. 도 3e 및 도 3f를 참조하여, 실시예들에 따른 이온 주입 공정을 보다 상세히 설명한다.
도 3e를 참조하면, 4족 원소는 기판(100)의 상부면(100u)과 수직한 방향에서 주입될 수 있다. 4족 원소가 주입된 방향을 향해 배치된 핀 부분(F)의 면은 핀 부분(F)의 타 면들보다 4족 원소의 유입량이 클 수 있다. 이에 따라, 4족 원소가 주입된 방향의 상기 핀 부분(F)의 면의 부피 증가율은 상기 타면들의 부피 증가율보다 클 수 있다. 예를 들어, 핀 부분(F)의 상면(Fu)은 핀 부분(F)의 측벽(Fs)들보다 부피 증가율이 클 수 있다. 핀 부분(F)의 부피는 D3 방향을 따라 증가될 수 있다.
도 3f를 참조하면, 4족 원소는 경사 이온주입 기술(tilted ion implantation technique)을 사용하여 핀 부분(F)의 채널 영역(CH)에 주입될 수 있다. 4족 원소는 기판(100)의 상부면(100u)과 수직한 방향으로부터 틸트(tilt)되어 주입될 수 있다. 이에 따라, 핀 부분(F)의 부피는 상기 틸트된 방향들을 향하여 증가될 수 있다. 상기 틸트된 방향들을 향한 핀 부분(F)의 부피 증가율은 다른 방향들에서의 핀 부분(F)의 부피 증가율보다 클 수 있다. 4족 원소가 틸트되어 주입된 핀 부분(F)의 엣지(Fe')는 보다 라운드 질 수 있다. 게르마늄이 주입되는 경우, 채널 영역(CH)의 엣지(Fe')는 채널 영역(CH)의 상면(Fu')보다 높은 게르마늄 농도를 가질 수 있다. 다른 예로, 채널 영역(CH)의 엣지(Fe')는 채널 영역(CH)의 상면(Fu')보다 높은 탄소 농도를 가질 수 있다.
본 발명에 따르면, 4족 원소가 주입되는 방향을 제어하여, 핀 부분(F)의 부피 증가 방향이 조절할 수 있다. 4족 원소의 주입 방향 조절에 의해, 핀 부분(F)의 엣지(Fe)의 라운드되는 정도가 조절될 수 있다. 예를 들어, 4족 원소는 기판(100)의 상부면(100u)과 수직한 방향 및 틸트된 방향들로부터 동시에 주입될 수 있다. 또 다른 예로, 4족 원소는 기판(100)의 상부면(100u)과 수직한 방향에서 핀 부분(F)에 주입된 후, 기판(100)의 상부면(100u)과 수직한 방향으로부터 틸트된 방향에서 핀 부분(F)에 주입될 수 있다.
도 4a 내지 도 4c를 참조하면, 게이트 절연막(GIL) 및 게이트 전극(G)이 게이트 트렌치(120) 내에 형성될 수 있다. 예를 들어, 게이트 절연막(GIL)은 게이트 트렌치(120) 내에서 핀 부분(F)의 상면(Fu') 및 측벽(Fs')을 콘포말하게 덮을 수 있다. 핀 부분(F)의 엣지(Fe)가 각진 경우, 핀 부분(F)의 엣지(Fe) 상의 게이트 절연막(GIL)은 핀 부분(F)의 상면(Fu) 및 측벽(Fs) 상의 게이트 절연막(GIL)보다 얇은 두께를 가질 수 있다. 이에 따라, 트랜지스터(1)의 신뢰성이 저하될 수 있다. 본 발명에 따르면, 핀 부분(F)의 채널 영역(CH)의 엣지(Fe')가 라운드짐에 따라, 본 발명의 게이트 절연막(GIL)은 보다 균일한 두께로 형성될 수 있다. 예를 들어, 핀 부분(F)의 엣지(Fe') 상의 게이트 절연막(GIL)의 두께는 핀 부분(F)의 상면(Fu') 및 측벽(Fs') 상의 게이트 절연막(GIL)과 실질적으로 동일한 두께를 가질 수 있다. 또한, 본 발명의 핀 부분(F)의 엣지(Fe')가 라운드짐에 따라, 핀 부분(F)의 엣지(Fe')에 전계가 집중되는 현상이 방지될 수 있다. 이에 따라, 트랜지스터의 문턱 전압 특성 및 신뢰성이 향상될 수 있다. 게이트 전극(G)이 게이트 절연막(GIL) 상에 형성될 수 있다. 게이트 전극(G)은 게이트 트렌치(120)를 채울 수 있다. 게이트 전극(G)은 소자분리 패턴(110) 상으로 더 연장될 수 있다. 게이트 전극(G)은 도전성 물질을 포함할 수 있다.
도 5a 내지 도 8a는 본 발명의 다른 실시예에 따른 트랜지스터의 제조공정을 도시한 사시도들이다. 도 5b 내지 도 8b는 각각 도 5a 내지 도 8a의 B-B'선에 따른 단면도들이다. 도 5c 내지 도 8c는 각각 도 5a 내지 도 8a의 C-C'선에 따른 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a 내지 5c를 참조하면, 기판(100)으로부터 돌출된 핀 부분(F)이 형성될 수 있다. 기판(100)은 실리콘 기판(100) 또는 SOI(Silicon On Insulator) 기판(100)일 수 있다. 트렌치(101)을 채우는 소자분리 패턴(110)이 형성될 수 있다. 핀 부분(F), 소자분리 패턴(110), 및 소스/드레인 영역들(SD)은 앞서 도 1a 내지 1c의 예로써 설명한 바와 동일한 방법으로 형성될 수 있다.
도 6a 내지 6c를 참조하면, 리세스된 핀 부분(RF) 및 게이트 트렌치(120)가 형성될 수 있다. 예를 들어, 마스크 패턴(미도시)이 소자분리 패턴(110) 상에 형성될 수 있다. 마스크 패턴(200)은 핀 부분(F)의 소스/드레인 영역들(SD)을 덮되, 핀 부분(F)의 채널 영역(CH)의 적어도 일부를 노출시킬 수 있다. 마스크 패턴(200)은 소자분리 패턴(110)의 일부를 노출시킬 수 있다. 상기 마스크 패턴(200)을 사용하여, 노출된 핀 부분(F) 및 소자분리 패턴(110)이 식각될 수 있다. 마스크 패턴(200)에 의해 노출된 핀 부분(F)의 상부가 식각되어, 리세스된 핀 부분(RF)이 형성될 있다. 리세스된 핀 부분(RF)은 소스/드레인 영역들(SD) 사이에서, 소자분리 패턴(120)에 의해 노출된 핀 부분(RF)의 영역을 의미할 수 있다. 채널 영역(CH)은 리세스된 핀 부분(RF)과 일부 중첩될 수 있다. 도 6b와 같이, 리세스된 핀 부분(RF)의 엣지(RFe)는 각질 수 있다. 도 6c에 도시된 바와 같이, 리세스된 핀 부분(RF)의 상면(RFu)은 상기 핀 부분(F)의 소스/드레인 영역들(SD)의 상면(Fu)보다 낮은 레벨을 가질 수 있다. 리세스된 핀 부분(RF)에 의해, 보다 높은 문턱전압 및 긴 유효 채널 길이(length)가 구현될 수 있다. 소자분리 패턴(110)의 식각에 의하여, 게이트 트렌치(120)가 형성될 수 있다. 게이트 트렌치(120)는 리세스된 핀 부분(RF)의 양 측벽(RFs)들 및 상면(RFu)을 노출시킬 수 있다. 상기 식각 공정에서, 핀 부분(F)의 식각 선택비는 소자분리 패턴(110)의 식각 선택비와 다를 수 있다. 다른 예로, 소자분리 패턴(110)의 식각 공정이 더 수행될 수 있다. 리세스된 핀 부분(RF)의 상면(RFu)은 게이트 트렌치(120)의 바닥면(120b)보다 높은 레벨을 가질 수 있다.
도 7a 내지 7c를 참조하면, 4족 원소의 주입에 의해, 리세스된 핀 부분(RF)의 부피가 증가될 수 있다. 4족 원소는 상기 소자분리 패턴(110)에 의해 노출된 리세스된 핀 부분(RF)에 주입될 수 있다. 4족 원소가 주입된 리세스된 핀 부분(RF)의 높이(H6)는 4족 원소가 주입되기 전의 리세스된 핀 부분(RF)의 높이(H5)보다 클 수 있다. 4족 원소가 주입된 리세스된 핀 부분(RF)의 엣지(Fe')는 상기 4족 원소가 주입되기 전의 리세스된 핀 부분(RF)의 엣지(Fe)보다 라운드질 수 있다. 4족 원소는 5x1019 atoms/cm3 내지 5x1021 atoms/cm3, 상세하게는, 5x1020 atoms/cm3의 도즈량으로 리세스된 핀 부분(RF)의 채널 영역(CH)에 주입될 수 있다. 4족 원소는 실리콘, 게르마늄, 및/또는 탄소를 포함할 수 있다. 예를 들어, 리세스된 핀 부분(RF)의 표면부는 상기 핀 부분(RF)의 리세스된 코어부보다 높은 4족 원소(게르마늄 또는 탄소)의 농도를 가질 수 있다. 4족 원소는 도펀트와 달리 채널의 문턱 전압 특성에는 영향을 미치지 않을 수 있다. 일 예로, 4족 원소는 기판(100)의 상부면(100u)과 수직한 방향에서 주입될 수 있다. 다른 예로, 4족 원소는 기판(100)의 상부면(100u)과 수직한 방향으로부터 틸트(tilt)되어 주입될 수 있다. 또 다른 예로, 4족 원소는 기판(100)의 상부면(100u)과 수직한 방향 및 틸트된 방향들로부터 동시에 주입될 수 있다. 또 다른 예로, 4족 원소는 기판(100)의 상부면(100u)과 수직한 방향에서 리세스된 핀 부분(RF)에 주입된 후, 기판(100)의 상부면(100u)과 수직한 방향으로부터 틸트된 방향에서 리세스된 핀 부분(RF)에 주입될 수 있다.
4족 원소의 주입 후, 리세스된 핀 부분(RF)의 결정화 공정이 진행될 수 있다. 예를 들어, 리세스된 핀 부분(RF)은 고상 에피텍시(solid phase epitaxy)법에 의해 결정화될 수 있다. 본 발명에 따르면, 리세스된 핀 부분(RF)은 증가된 채널 폭(channel width)을 가지도록 형성될 수 있다. 이에 따라, 트랜지스터의 온 전류 특성이 향상될 수 있다.
4족 원소는 핀 부분(F)의 소스/드레인 영역들(SD) 상에 주입되지 않을 수 있다. 이에 따라, 핀 부분(F)의 소스/드레인 영역들(SD)은 상기 4족 원소의 주입 공정에서 부피가 증가되지 않을 수 있다.
도펀트가 리세스된 핀 부분(RF)에 더 주입될 수 있다. 상기 도펀트는 3족 원소 또는 5족 원소일 수 있다. 상기 도펀트 주입 공정은 앞서 설명한 바와 동일한 방법에 의해 진행될 수 있다. 다른 예로, 상기 도펀트의 주입 공정은 생략될 수 있다. 상기 마스크 패턴(200)이 제거될 수 있다.
도 8a 내지 도 8c를 참조하면, 게이트 절연막(GIL) 및 게이트 전극(G)이 게이트 트렌치(120) 내에 차례로 형성될 수 있다. 게이트 전극(G)은 소자분리 패턴(110)과 동일하거나 더 낮은 레벨을 가질 수 있다. 리세스된 핀 부분(RF)의 엣지(RFe')가 라운드짐에 따라, 본 발명의 게이트 절연막(GIL)은 보다 균일한 두께로 형성될 수 있다. 리세스된 핀 부분(RF)의 상부는 채널 영역(CH)에 해당할 수 있다. 리세스된 핀 부분(RF)의 엣지(Fe')에 전계가 집중되는 현상이 방지될 수 있다. 이에 따라, 트랜지스터의 문턱 전압 특성 및 신뢰성이 향상될 수 있다.
도 9는 본 발명의 실시예들에 따른 트랜지스터들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도이다.
도 9을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상술된 트랜지스터들이 논리 소자들로 구현되는 경우에, 상기 컨트롤러(1110)는 상술된 트랜지스터들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 비휘발성 기억 소자를 포함할 수 있다. 상술된 실시예들의 트랜지스터들이 플래쉬 기억 소자, 자기 기억 소자, 및/또는 상변화 기억 소자로 구현되는 경우에, 상기 기억 장치(1130)는 상술된 실시예들의 트랜지스터들 중에서 적어도 하나를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다. 상술된 트랜지스터들이 에스램 소자로 구현되는 경우에, 상기 동작 기억 소자는 상술된 트랜지스터들 중에서 적어도 하나를 포함할 수 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 10은 본 발명의 실시예들에 따른 트랜지스터들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상술된 실시예들의 트랜지스터들이 플래쉬 기억 소자, 자기 기억 소자, 및/또는 상변화 기억 소자로 구현되는 경우에, 상기 기억 장치(1210)는 상술된 실시예들에 따른 트랜지스터들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 상술된 트랜지스터들이 논리 소자들로 구현되는 경우에, 상기 프로세싱 유닛(1222)은 상술된 트랜지스터들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 상술된 실시예들의 트랜지스터가 상기 에스램(1221)에 적용될 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메 모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (11)
- 기판 상으로 돌출된 핀 부분을 형성하는 것;
상기 기판 상에 상기 핀 부분의 측벽의 하부를 덮는 소자분리 패턴을 형성하는 것;
상기 소자분리 패턴 내에 트렌치를 형성하되, 상기 트렌치는 상기 핀 부분의 채널 영역의 상면 및 측벽들을 노출하는 것; 및
상기 채널 영역의 양측의 소스/드레인 영역보다 상기 채널 영역을 더 리세스시켜, 제1 리세스 채널 영역을 형성하는 것, 상기 제1 리세스 채널 영역의 상면은 상기 소스/드레인 영역의 상면보다 더 낮고; 그리고
상기 핀 부분의 상기 제1 리세스 채널 영역에 4족 원소를 주입하여, 상기 제1 리세스 채널 영역의 부피를 증가시키는 것을 포함하는 트랜지스터 제조방법.
- 제 1항에 있어서,
상기 부피가 증가된 핀 부분의 엣지는 상기 부피가 증가되기 전의 상기 핀 부분의 엣지보다 라운드진 트랜지스터 제조방법.
- 제 1항에 있어서,
상기 4족 원소는 5x1019 atoms/cm3 내지 5x1021 atoms/cm3의 도즈량으로 상기 제1 리세스 채널 영역에 주입되는 트랜지스터 제조방법.
- 제 1항에 있어서,
상기 4족 원소는 상기 기판의 상부면과 수직한 방향으로부터 틸트되어 주입되는 트랜지스터 제조방법.
- 삭제
- 기판 상으로 돌출된 핀 부분을 형성하는 것;
상기 핀 부분의 소스/드레인 영역을 덮되, 상기 핀 부분의 채널 영역을 노출시키는 마스크 패턴을 형성하는 것;
상기 핀 부분의 상기 채널 영역 및 상기 마스크 패턴 상에 4족 원소를 주입하여, 상기 채널 영역의 엣지를 라운드지게 하여, 라운드진 엣지를 상기 채널 영역에 형성하되, 상기 라운드진 엣지를 갖는 상기 핀 부분의 부피는 상기 라운드진 엣지를 형성하기 전의 상기 핀 부분의 부피보다 증가된 것; 및
상기 라운드진 엣지를 갖는 상기 핀 부분 상에 게이트 전극을 형성하는 것을 포함하는 트랜지스터 제조방법.
- 제 6항에 있어서,
상기 채널 영역의 엣지를 라운드지게 하는 것은:
상기 4족 원소가 주입된 상기 채널 영역을 결정화시키는 것을 더 포함하는 트랜지스터 제조방법.
- 돌출된 핀 부분을 갖는 기판;
상기 핀 부분의 측벽의 하부를 덮는 소자분리 패턴;
상기 기판 상에 제공되며, 상기 핀 부분을 가로지르는 게이트 전극; 및
상기 핀 부분 및 상기 게이트 전극 사이에 개재된 게이트 절연막을 포함하되,
상기 소자분리 패턴에 의해 노출된 상기 핀 부분은 상기 소자분리 패턴에 의해 덮인 상기 핀 부분보다 높은 4족 원소의 농도를 갖고, 상기 4족 원소는 게르마늄 및 탄소 중에서 선택된 어느 하나를 포함하고,
상기 핀 부분은 소스/드레인 영역들 및 채널 영역을 갖고,
상기 채널 영역의 상기 4족 원소의 농도는 상기 소스/드레인 영역들의 상기 4족 원소의 농도보다 높은 트랜지스터.
- 제 8항에 있어서.
상기 핀 부분은 상기 소자 분리 패턴에 의해 노출된 활성 핀을 포함하되, 상기 활성 핀의 표면부는 상기 활성 핀의 코어부보다 높은 상기 4족 원소 농도를 갖는 트랜지스터.
- 삭제
- 제 1항에 있어서,
상기 제1 리세스 채널 영역의 부피 증가시키는 것에 의해 제2 리세스 채널 영역이 형성되고,
상기 제2 리세스 채널 영역의 상면은 상기 소스/드레인 영역의 상기 상면보다 더 낮은 트랜지스터 제조방법.
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