JP2011054629A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】トレンチゲート型ＦＩＮ−ＦＥＴにおいて、微細化に対してもＦＩＮ型トランジスタの利点を十分に発揮し、また、活性領域において十分なコンタクト面積を確保し、オン電流の低下を抑制したトレンチゲート型ＦＩＮ−ＦＥＴを提供する。
【解決手段】チャネル領域のＦＩＮ幅（１６２）を活性領域の幅（１６１）よりも狭くする。
【選択図】図２２

Description

本発明は、半導体装置及びその製造方法に関し、詳しくはトレンチゲート型ＦＩＮ−ＦＥＴ（Field Effect Transistor）を含む半導体装置及びその製造方法に関する。
近年、トランジスタの微細化に伴い、所謂ショートチャネル効果による、しきい値電圧の低下やサブスレッショルド特性の悪化が問題となっている。これを抑制する高性能トランジスタとして、チャネル部をひれ（フィン）状に加工したＦＩＮ型ＦＥＴが注目されている。さらに、ＦＩＮ型ＦＥＴをＤＲＡＭ（Dynamic Random Access Memory）セルトランジスタのように低リーク電流が求められる用途へ適用するために、トレンチ（リセス）ゲート構造とフィン型構造を組み合わせたトレンチゲート型ＦＩＮ−ＦＥＴが提案されている（特許文献１、特許文献２、非特許文献１等）。
ＦＩＮ型ＦＥＴにおいてはＦＩＮ幅が実効チャネル長の１／２以下で良好な特性を示すことが知られている（非特許文献２）。しかし、トレンチゲート型ＦＩＮ−ＦＥＴは活性領域の幅がそのままＦＩＮの幅となり、実効チャネル長に対するＦＩＮの幅が広いために、微細化に伴いＦＩＮ型トランジスタの利点を十分に得ることができなくなる。
また、ＦＩＮ幅を狭くするために活性領域全体の幅を狭くすると、コンタクト面積の低下によってコンタクト抵抗が増加し、さらに実効チャネル幅が狭くなることから、オン電流が低下してしまう。特に埋め込みゲート構造のデバイスにおいては、ソース・ドレイン拡散層の抵抗が高いために、活性領域の幅を狭くすると、さらにオン電流が低下する。
特開２００８−４７９０９号公報 特開２００８−１６８４２号公報
S-W Chung, et. al., Symposium on VLSI Tech. Dig., pp. 32-33, 2006. J.Kedzierski, et. al., IEEE Trans. Electron Device, vol.50, pp 952 - 958 , Apr 2003
このように、トレンチゲート型ＦＩＮ−ＦＥＴにおいて、微細化に対してもＦＩＮ型トランジスタの利点を十分に発揮し、また、活性領域において十分なコンタクト面積を確保し、オン電流の低下を抑制したトレンチゲート型ＦＩＮ−ＦＥＴの提供が要望されている。
上記課題の少なくとも一つを解決可能な本発明の一実施形態においては、半導体基板上に素子分離により区画されたＦＩＮ構造の半導体領域と、該半導体領域内に形成され、前記半導体領域と交差するトレンチ内にゲート電極を有するトレンチゲート型ＦＩＮ−ＦＥＴを含む半導体装置であって、前記ＦＩＮ構造の半導体領域は、下部のチャネル領域の少なくとも一部のＦＩＮ幅が上部の活性領域の幅よりも狭い半導体装置が提供される。
また、本発明の別の実施形態においては、半導体基板上に素子分離により区画されたＦＩＮ構造の半導体領域と、該半導体領域内に形成され、前記半導体領域と交差するトレンチ内にゲート電極を有するトレンチゲート型ＦＩＮ−ＦＥＴをメモリセルトランジスタとして有する半導体記憶装置であって、
前記ＦＩＮ構造の半導体領域は、下部のチャネル領域の少なくとも一部のＦＩＮ幅が上部の活性領域の幅よりも狭い半導体記憶装置が提供される。
また、上記の半導体装置は、
半導体基板上に、上部の活性領域幅より下部のチャネル領域となる部分の幅を狭くしたＦＩＮ構造の半導体領域を形成する工程、
前記ＦＩＮ構造の半導体領域の周囲を素子分離絶縁膜で埋め込む工程、
前記半導体領域と交差し、少なくとも前記幅を狭くした部分に到達するトレンチを形成する工程、および
前記トレンチ内にゲート絶縁膜を介してゲート電極を形成する工程
とを備える半導体装置の製造方法によって提供することができる。
本発明によれば、実効チャネル長に対するチャネル領域のＦＩＮの幅を狭くしたことにより、微細化によってもＦＩＮ型トランジスタの利点を十分に得ることができる。一方、活性領域はチャネル領域より広くすることができるため、微細化によるコンタクト抵抗の増加に伴うオン電流の低下が抑制される。
本発明の一実施形態に係るＤＲＡＭのメモリセル領域の一部を表す平面図である。 第１の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 第１の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 第１の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 第１の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 第１の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 第１の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 第１の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 第１の実施形態の変形例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 第１の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 第１の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 第１の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 図１２の工程におけるスリットパターンの一例を示す上面図である。 第１の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 第１の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 第１の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 第１の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 第１の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 第１の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 第１の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 第１の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面を示す。 第１の実施形態例に係るＦＩＮ構造における各部の寸法を説明する断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面を示す。 しきい値電圧低下量の実効チャネル長依存性を示すグラフである。 しきい値電圧低下量のＴｆｉｎ／Ｗ比率依存性を示すグラフである。 ドレイン電流のゲート電圧依存性を示すグラフである。 第２の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面、（ｄ）は図１のＤ−Ｄ’断面を示す。 第２の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面、（ｄ）は図１のＤ−Ｄ’断面を示す。 図２７の工程における上面図を示す。 第２の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面、（ｄ）は図１のＤ−Ｄ’断面を示す。 第２の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面、（ｄ）は図１のＤ−Ｄ’断面を示す。 第２の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面、（ｄ）は図１のＤ−Ｄ’断面を示す。 第２の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面、（ｄ）は図１のＤ−Ｄ’断面を示す。 第２の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面、（ｄ）は図１のＤ−Ｄ’断面を示す。 第２の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面、（ｄ）は図１のＤ−Ｄ’断面を示す。 第２の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面、（ｄ）は図１のＤ−Ｄ’断面を示す。 第２の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面、（ｄ）は図１のＤ−Ｄ’断面を示す。 第２の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面、（ｄ）は図１のＤ−Ｄ’断面を示す。 第２の実施形態例に係る製造工程を示す工程断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面、（ｃ）は図１のＣ−Ｃ’断面、（ｄ）は図１のＤ−Ｄ’断面を示す。 第２の実施形態例に係るＦＩＮ構造における各部の寸法を説明する断面図であり、（ａ）は図１のＡ−Ａ’断面、（ｂ）は図１のＢ−Ｂ’断面を示す。 第２の実施形態例に係る埋め込みゲート型ＦＩＮ−ＦＥＴにおけるシリコン表面からゲート電極上端の距離と、接合電界およびオン電流の関係を示すグラフである。
本発明の実施形態例について、以下、図面を参照しつつ説明するが、本発明はこれらの実施形態例のみに限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、当業者が適宜変更可能なものである。
本明細書において、「活性領域の幅」とは、ＦＩＮ構造の半導体領域を上面から見た場合の半導体領域上面の幅を意味し、「チャネル領域の幅」とは、トレンチゲート型ＦＩＮ−ＦＥＴのソース／ドレイン拡散層間にトレンチゲートを迂回して形成されるチャネル領域においてＦＩＮの幅が最も狭くなる部分の幅である。
〔第１の実施形態例〕
第１の実施形態例として、活性領域の幅が６０ｎｍのトレンチゲート型ＦＩＮ−ＦＥＴにおいて、チャネル領域の幅を３０ｎｍとした半導体装置について説明する。
第１の実施形態例においては、本発明をｎ型ＭＯＳ−ＦＥＴ構造で構成されるＤＲＡＭのメモリセルトランジスタに適用した場合の実施例について、図面を参照して説明する。図１は本発明の一実施形態に係るＤＲＡＭのメモリセル領域の一部を表す平面図である。また、図２〜８、図１０〜１２，図１４〜２１は第１の実施形態例に係る製造工程を示す工程断面図であり、図９は第１の実施形態の変形例に係る製造工程を示す工程断面図であり、図１のゲート電極１０２に平行なトレンチゲート型ＦＩＮ−ＦＥＴのＡ−Ａ’断面及びＢ−Ｂ’断面、活性領域１０１に平行なトレンチゲート型ＦＩＮ−ＦＥＴのＣ−Ｃ’断面をそれぞれ各図（ａ）〜（ｃ）に示す。
まず図２に示すように、ｐ型のシリコン基板１１１に通常の熱酸化を行い、厚さ１０ｎｍのシリコン酸化膜１１２を成長させる。次いで、ＬＰ−ＣＶＤにより厚さ１５０ｎｍのシリコン窒化膜１１３を堆積する。
次に図３に示すように、周知のリソグラフィ及びドライエッチング技術を用いて、シリコン窒化膜１１３及びシリコン酸化膜１１２を幅６０ｎｍの活性領域形状にパターニングする。
次に図４に示すように、シリコン窒化膜１１３をマスクとして、シリコン基板１１１を１００ｎｍエッチングして第１のＦＩＮ構造１１１ａを形成する。
次に図５に示すように、ＬＰ−ＣＶＤにより厚さ１０ｎｍのシリコン窒化膜１１５を堆積する。
次に図６に示すように、周知のドライエッチング技術を用いてシリコン窒化膜１１５をエッチバックし、第１のＦＩＮ構造１１１ａの側壁にサイドウォールを形成する。
次に図７に示すように、シリコン窒化膜１１３及び１１５をマスクとして、シリコン基板１１１を１００ｎｍエッチングして浅溝素子分離（Shallow Trench Isolation以下、ＳＴＩという）構造を用いた素子分離のための溝（トレンチ）および第２のＦＩＮ構造１１１ｂを形成する。
次に図８に示すように、例えばアンモニア（ＮＨ３）を含む水溶液を用いた等方性エッチングによりシリコン基板１１１を２５ｎｍエッチングして第３のＦＩＮ構造１１１ｃを形成する。シリコン窒化膜１１３および１１５は実質的にエッチングされないのでシリコン基板のみを選択的にエッチングすることができる。この等方性エッチングではシリコン基板のエッチング速度が、経験的に既知であるのでエッチング時間を制御することによりエッチング量を調整することができる。また、この等方性エッチングには、以下に述べるように、一旦熱酸化膜を形成した後、その熱酸化膜をフッ酸（ＨＦ）溶液で除去する方法やＣＤＥ（ケミカルドライエッチング）で除去する方法を用いることができる。
以下、熱酸化膜を形成した後、その熱酸化膜をフッ酸含有溶液で除去する方法について説明する。図９に示すように、図７で第２のＦＩＮ構造１１１ｂを形成した後、露出しているシリコン基板表面に熱酸化法により厚さ５０ｎｍのシリコン酸化膜１１６を形成する。周知のように、熱酸化膜の形成には、形成される熱酸化膜の厚さの１／２の厚さのシリコンが消費されるので、熱酸化膜が形成された後のシリコン基板の表面は２５ｎｍ後退する。シリコン酸化膜１１６を形成した後、フッ酸水溶液（ＨＦ／Ｈ2Ｏ）や、フッ酸水溶液にフッ化アンモニウムを混合させた溶液（ＨＦ／ＮＨ4Ｆ／Ｈ2Ｏ）などを用いて熱酸化膜１１６をウエットエッチングする。これらのエッチング液ではシリコンはエッチングされないので、シリコン基板が露出した時点でエッチングを停止させることができる。すなわち、膜厚制御性に優れた熱酸化法により形成する熱酸化膜の膜厚でシリコン基板の減退量を制御できるので高精度に第３のＦＩＮ構造１１１ｃを形成できる効果がある。
一方、ＣＤＥ法を用いる場合には、以下のように実施する。本実施例のＣＤＥ法では、アンモニア（ＮＨ3）ガスとフッ化水素（ＨＦ）ガスを用いることができる。同様にシリコン酸化膜１１６を形成した後、シリコン基板１１１を反応チャンバーにセットし、温度３５℃に保持する。その後、ＮＨ3ガスとＨＦガスを等量（例えば４０sccm）で導入し、圧力を２．６７Ｐａ（２０ｍＴｏｒｒ）に保持して６０秒放置する。この処理により、昇華性を有する硅フッ化アンモニウム（（ＮＨ４）２ＳｉＦ６）が表面に析出する。その後、シリコン基板１１１を１５０〜２００℃に昇温して表面に析出している硅フッ化アンモニウムを昇華させることにより除去する。上記条件で除去できるシリコン酸化膜の厚さは５ｎｍである。条件を調整して除去量を増加できるが、１．５倍程度が限度である。したがって、厚さ５０ｎｍのシリコン酸化膜１１６を全て除去するために、上記の処理を１０回程度繰り返す。このＣＤＥではシリコンもシリコン窒化膜もエッチングされないので過剰エッチングが生じない利点がある。すなわち、微細化が進むとエッチングのマスクとして用いるシリコン窒化膜１１３や１１５の膜厚も薄くせざるを得なくなり、ＨＦ溶液を用いるウエットエッチングではシリコン窒化膜が消滅する危惧が生じるが、ＣＤＥ法ではシリコン窒化膜がエッチングされないので薄い膜厚のシリコン窒化膜であっても高精度に第３のＦＩＮ構造１１１ｃを形成することができる。なお、除去するシリコン酸化膜が４ｎｍ程度であれば、１回のＣＤＥ処理で除去可能であるが、本実施形態のように、５０ｎｍの場合には複数回処理する必要が生じる。この場合、全てＣＤＥ処理を用いてシリコン酸化膜を除去する必要はなく、シリコン窒化膜が消滅しない範囲において、ＨＦ含有溶液によるウエットエッチングで予めシリコン酸化膜１１６を途中までエッチングした後、残りのエッチングをＣＤＥで行うことができる。
次に図１０に示すように、塗布酸化膜を１００ｎｍ塗布した後８００℃３０分の熱処理を行い、さらに通常のＨＤＰ−ＣＶＤ（High Density Plasma-Chemical Vapor Deposition）法によりシリコン基板全面に４００ｎｍの酸化膜を堆積する。次いで、堆積した酸化膜をＣＭＰ法によりシリコン窒化膜１１３をストッパとして研磨除去することにより埋め込み酸化膜１１７を形成する。
次に図１１に示すように、熱リン酸によりシリコン窒化膜１１３を除去する。
次に図１２に示すように、トレンチゲート形成のために通常のリソグラフィ技術を用いてフォトレジスト１２１をスリット状の開口１２２を形成するようにパターニングする。この時、スリット状の開口１２２を有するフォトレジストパターンは、例えば、図１３の上面図に示すように形成する。なお、後述する第２の実施形態例のようにフォトレジスト１２１をライン状にパターニングして連続した開口を形成しても良い。
次に図１４に示すように、ＣＦ４とＡｒの混合ガスにＨ２を添加したガスを用いた通常の異方性ドライエッチングにより、シリコン１１１を１４０ｎｍ、埋め込み酸化膜１１７を１９０ｎｍエッチングする。
次に図１５に示すように、ＩＳＳＧ(In Situ Steam Generation)酸化を行いゲート酸化膜１２５を６ｎｍ成長させる。次いで、リンを１ｘ１０２０／ｃｍ３の濃度でドープした厚さ８０ｎｍのポリシリコン１２６、そして厚さ５ｎｍの窒化タングステン（ＷＮ）上に厚さ７０ｎｍのタングステン（Ｗ）膜を積層したＷ／ＷＮ膜１２７を形成する。次いで、通常のＬＰ−ＣＶＤ（（Low Pressure CVD））法により厚さ１４０ｎｍのシリコン窒化膜１２８を堆積する。なお、同図ではシリコン酸化膜１１２が残っているが、シリコン酸化膜１１２を除去してから、ゲート酸化膜１２５形成時のＩＳＳＧ酸化によりシリコン酸化膜を形成しても良い。
次に図１６に示すように、周知のリソグラフィ及びドライエッチング技術を用いて、シリコン窒化膜１２８をパターニングする。次いで、シリコン窒化膜１２８をマスクとして、異方性ドライエッチングを行うことで、Ｗ／ＷＮ膜１２７およびポリシリコン１２６からなるゲート電極１２９を形成する。
次に図１７に示すように、ＬＰ−ＣＶＤ法により厚さ１０ｎｍのシリコン窒化膜１３１を堆積する。
次に図１８に示すように、通常の異方性ドライエッチングによりシリコン窒化膜１３１をエッチバックした後、フッ酸溶液によりシリコン１１１上の酸化膜１２５を除去する。次いでシリコン１１１上に通常の選択Ｅｐｉ法によりシリコン１３５を５０ｎｍ成長させる。なお、同図では選択Ｅｐｉ法による積み上げシリコン１３５の幅は活性領域の幅と同等として示しているが、絶縁膜等で規制されていない部分では横方向へも成長することから活性領域の幅よりも積み上げシリコン１３５の幅が広くなる場合もある。
次に図１９に示すように、配線との層間絶縁膜としてＣＶＤ法によりＢＰＳＧ（Boro-phospho silicate glass）膜１４１を４００ｎｍ堆積し、７５０℃３０分のリフロー処理を行う。
次に図２０に示すように、周知のリソグラフィ及びドライエッチング技術を用いてコンタクトホールを形成する。次いで、１．０ｘ１０１３／ｃｍ２のリンを２０ｋｅＶの加速エネルギーでイオン注入し、９００℃１０秒の熱処理を行うことでソース・ドレイン拡散層１４５を形成する。
次に図２１に示すように、ＬＰ−ＣＶＤを用いてリンを１ｘ１０２０／ｃｍ３の濃度でドープしたポリシリコンを厚さ８０ｎｍで堆積し、堆積したポリシリコンをＣＭＰ（Chemical Mechanical Polishing）法により研磨除去することにより、ポリシリコンプラグ１５１を形成する。
このように形成したトレンチゲート型ＦＩＮ−ＦＥＴは、図２２に示すように活性領域の幅１６１（Ｗ）よりもＦＩＮの幅１６２（Ｔｆｉｎ）を狭くすることが出来る。ＦＩＮ−ＦＥＴのショートチャネル効果によるしきい値電圧（Ｖｔｈ）の低下量（Ｖｔｈ roll-off）ΔＶｔｈは
である。ここでＳはサブスレッショルド係数、ｑは電子の電荷、ｋはボルツマン定数、Ｔは絶対温度、Ｌｅｆｆは実効チャネル長、Ｌｄはドレインポテンシャルの減衰長、φｍｓはゲート電極と半導体基板との仕事関数差、Ｖｄｓはドレイン電圧を示す。
ドレインポテンシャルの減衰長Ｌｄは実効的なＦＩＮの幅（Ｔｅｆｆ）と高さ（Ｈｅｆｆ）の関数として、次のように表される。
ここで、ゲート酸化膜厚をＴｏｘとし、シリコンと酸化膜の誘電率をそれぞれεｓｉ及びεｏｘとすると、Ｔｅｆｆ及びＨｅｆｆは次のように表される。
図２３は、図２２におけるＦＩＮ高さ１６３（Ｈｆｉｎ）が５０ｎｍの場合の、しきい値電圧低下量の実効チャネル長依存性を示す。従来のＴｆｉｎ＝Ｗ（活性領域幅）と比較し、本発明によりＴｆｉｎ＜Ｗとすることでしきい値電圧低下量が抑制される。特に、Ｔｆｉｎ≦０．５×Ｗにおいて効果が大きい。なおＴｆｉｎの下限値は、第３のＦＩＮ構造が製造工程において倒壊する等の危惧がなく、安定して製造できる幅までである。
図２４はＦＩＮ高さＨｆｉｎが５０ｎｍ、活性領域幅Ｗが６０ｎｍの場合の、しきい値電圧低下量のＴｆｉｎ／Ｗ比率依存性を示す。従来のＴｆｉｎ／Ｗ＝１のままＬｅｆｆを８０ｎｍから６０ｎｍへシュリンクすると、しきい値電圧低下量が増加するが、本発明によりＴｆｉｎ／Ｗ＝０．５とすると、しきい値電圧低下量を保ったままＬｅｆｆを６０ｎｍへシュリンクすることが可能となる。
図２５は同じプロセス世代で形成されたトレンチゲート型ＦＩＮ−ＦＥＴに本発明を適用した場合の、ドレイン電流のゲート電圧依存性を示している。従来のＴｆｉｎ＝Ｗと比較し、本発明はショートチャネル効果が抑制されるため、サブスレッショルド特性が改善される。
〔第２の実施形態例〕
本発明の第２の実施形態例として、トレンチゲートの一種である埋め込みゲートを有するＦＩＮ−ＦＥＴ（以下、埋め込みゲート型ＦＩＮ−ＦＥＴという）において、活性領域の幅を６０ｎｍ、チャネル領域の幅を３０ｎｍとした半導体装置について説明する。
第２の実施形態例として、埋め込みゲート型ＦＩＮ−ＦＥＴをＤＲＡＭのメモリセルトランジスタに適用した場合について、図面を参照して説明する。まず、第１の実施形態例と同様に図２〜１０に示す工程を実施する。なお、図４におけるシリコン基板１１１のエッチング量は、第１の実施形態例と同様に１００ｎｍとしたが、ＤＲＡＭの容量側のソース・ドレイン拡散層の深さよりも深く設定する。
次に図２６に示すように、熱リン酸によりシリコン窒化膜１１３を除去する。次いで、１ｘ１０１３／ｃｍ２のリンを１５ｋｅＶでイオン注入し、さらに２ｘ１０１３／ｃｍ２のヒ素を１５ｋｅＶでイオン注入した後、９５０℃１０秒の熱処理を行うことにより、接合深さが８０ｎｍのソース・ドレイン拡散層２１９を形成する。
次に図２７に示すように、トレンチゲート形成のために通常のリソグラフィ技術を用いてフォトレジスト２２１をライン状の開口２２２を形成するようにパターニングする。この時の上面図を図２８に示す。
次に図２９に示すように、ＣＦ４とＡｒの混合ガスにＨ２を添加したガスを用いた通常の異方性ドライエッチングにより、シリコン１１１を１４０ｎｍ，埋め込み酸化膜１１７を１９０ｎｍエッチングし、トレンチ２２３を形成する。
次に図３０に示すように、トレンチ２２３に露出するシリコン１１１にＩＳＳＧ酸化を行いゲート酸化膜２２５を４ｎｍ成長させる。次いで、厚さ５ｎｍの窒化チタン（ＴｉＮ）上に厚さ８０ｎｍのタングステン（Ｗ）膜を積層したＷ／ＴｉＮ膜２２６を形成する。
次に図３１に示すように、通常のドライエッチングにより、ゲート絶縁膜２２５上のＷ／ＴｉＮ膜２２６の厚さが８０ｎｍとなるようエッチバックし、埋め込みゲート電極２２９を形成する。
次に図３２に示すように、塗布絶縁膜２３１によりゲート電極上に絶縁膜を埋め込み、次いで通常のプラズマＣＶＤにより厚さ１５０ｎｍの酸化膜２３２を堆積する。
次に図３３に示すように、周知のリソグラフィ及びドライエッチング技術を用いて、ビット線とのコンタクトホールとなる開口２３３を形成する。この時、開口２３３底には、酸化膜１１２が少し残るように酸化膜２３２，１１２をエッチングする。次いで、１ｘ１０１５／ｃｍ２のリンを１５ｋｅＶでイオン注入し、９５０℃１０秒の熱処理を行うことによりビット線側のソース・ドレイン拡散層２３５を形成する。
次に図３４に示すように、通常のウェットエッチングにより開口２３３底の酸化膜１１２を除去してコンタクトホールを完成した後、リンを１ｘ１０２０／ｃｍ３の濃度でドープした厚さ８０ｎｍのポリシリコン２３６、そして厚さ５ｎｍの窒化タングステン（ＷＮ）上に厚さ７０ｎｍのタングステン（Ｗ）膜を積層したＷ／ＷＮ膜２３７を形成する。次いで、通常のＬＰ−ＣＶＤ法により厚さ１４０ｎｍのシリコン窒化膜２３８を堆積する。
次に図３５に示すように、周知のリソグラフィ及びドライエッチング技術を用いて、シリコン窒化膜２３８をパターニングする。次いで、シリコン窒化膜２３８をマスクとして、異方性ドライエッチングを行うことで、Ｗ／ＷＮ膜２３７およびポリシリコン２３６からなるビット線２３９を形成する。
次に図３６に示すように、ＬＰ−ＣＶＤ法により厚さ１０ｎｍのシリコン窒化膜を成膜した後、通常の異方性ドライエッチングによりエッチバックすることにより、ビット線の側面にサイドウォールシリコン窒化膜２４１を形成する。
次に図３７に示すように、配線との層間絶縁膜としてＣＶＤ法によりＢＰＳＧ膜２４５を４００ｎｍ堆積し、７５０℃３０分のリフロー処理を行う。
次に図３８に示すように、周知のリソグラフィ及びドライエッチング技術を用いてコンタクトホールを形成する。次いで、ＬＰ−ＣＶＤを用いてリンを１ｘ１０２０／ｃｍ３の濃度でドープしたポリシリコンを厚さ８０ｎｍで堆積し、堆積したポリシリコンをＣＭＰ法により研磨除去することにより、ポリシリコンプラグ２５１を形成する。ポリシリコンプラグ２５１は後に形成する容量と接続される。
このように形成した埋め込みゲート型ＦＩＮ−ＦＥＴは、図３９に示すようにＦＩＮの幅２６３（Ｔｆｉｎ）よりもポリシリコンプラグ２５１とのコンタクト幅２６２を広くすることが出来るため、コンタクト抵抗の増加によるオン電流の低下が抑制される。
さらに埋め込みゲート型トランジスタをＤＲＡＭセルに適用する場合、容量素子が電気的に接続される側の拡散層（ソース・ドレイン）とゲート電極の上端との距離を離して、接合電界を緩和する必要がある。図４０に示すようにゲート電極の埋め込み深さと接合電界が反比例の関係となり、ＤＲＡＭのリテンション特性を満足するためには、シリコン表面（ＦＩＮ構造の上面）とゲート電極上端との距離を７０ｎｍ以上離してゲート電極を埋め込むことが好ましい。しかし、埋め込みを深くすると、容量側のソース・ドレインとゲート電極の上端との距離が離れ、容量側のソース・ドレイン拡散層の抵抗が上昇する。この抵抗上昇により、ゲート電極を埋め込まないトランジスタよりも、オン電流の活性領域幅依存性が大きくなる。
本発明はソース・ドレイン拡散層部分の活性領域幅を狭めることなく、チャネル領域のＦＩＮの幅を制御することができるため、埋め込みゲート型ＦＩＮ−ＦＥＴにおいても図４０に示すようにオン電流の低下を効果的に抑制することができる。
以上の説明では、本発明についてＤＲＡＭメモリセルにおけるセルトランジスタにトレンチゲート型ＦＩＮ−ＦＥＴを適用した実施形態を例示して説明したが、これに限定されるものではなく、トレンチゲート型ＦＩＮ−ＦＥＴを利用可能な全ての半導体装置に適用できるものである。
１０１ 活性領域
１０２ ゲート電極
１１１ シリコン
１１１ａ 第１のＦＩＮ構造
１１１ｂ 第２のＦＩＮ構造
１１１ｃ 第３のＦＩＮ構造
１１２ シリコン酸化膜
１１３ シリコン窒化膜
１１５ シリコン窒化膜
１１６ シリコン酸化膜
１１７ ＳＴＩ埋め込み酸化膜
１２１ フォトレジスト
１２２ スリット状開口
１２３ トレンチ
１２５ ゲート酸化膜
１２６ ポリシリコン膜
１２７ Ｗ／ＷＮ膜
１２８ シリコン窒化膜
１２９ ゲート電極
１３１ シリコン窒化膜
１３５ シリコンＥＰＩ層
１４１ ＢＰＳＧ膜
１４５ ソース・ドレイン拡散層
１５１ ポリシリコンプラグ
１６１ 活性領域幅
１６２ ＦＩＮ幅 （Ｔｆｉｎ）
１６３ ＦＩＮ高さ （Ｈｆｉｎ）
２２１ フォトレジスト
２２２ ライン状開口
２２３ トレンチ
２２５ ゲート酸化膜
２２６ Ｗ／ＴｉＮ積層膜
２２９ 埋め込みゲート電極
２３１ 塗布絶縁膜
２３２ プラズマ酸化膜
２３３ 開口（コンタクトホール用）
２３５ ビット線側ソース・ドレイン拡散層
２３６ ポリシリコン膜
２３７ Ｗ／ＷＮ膜
２３８ シリコン窒化膜
２３９ ビット線
２４１ サイドウォールシリコン窒化膜
２４５ ＢＰＳＧ膜
２５１ ポリシリコンプラグ
２６１ 容量側ソース・ドレイン拡散層深さ
２６２ ポリシリコンプラグのコンタクト幅
２６３ ＦＩＮ幅 （Ｔｆｉｎ）

Claims (26)

  1. 半導体基板上に素子分離により区画されたＦＩＮ構造の半導体領域と、該半導体領域内に形成され、前記半導体領域と交差するトレンチ内にゲート電極を有するトレンチゲート型ＦＩＮ−ＦＥＴを含む半導体装置であって、
    前記ＦＩＮ構造の半導体領域は、下部のチャネル領域の少なくとも一部のＦＩＮ幅が上部の活性領域の幅よりも狭い半導体装置。
  2. チャネル領域のＦＩＮ幅が活性領域の幅の１／２以下である請求項１に記載の半導体装置。
  3. 一つのＦＩＮ構造の半導体領域に２つのトレンチゲート型ＦＩＮ−ＦＥＴが一つの拡散層を共有して備えられている請求項１又は２に記載の半導体装置。
  4. トレンチゲート型ＦＩＮ−ＦＥＴは、ゲート電極構造としてＦＩＮ構造の半導体領域中に形成されたトレンチからＦＩＮ構造上に突き出したリセスゲートを有する請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 拡散層の少なくとも一部が積み上げ構造の半導体層である請求項４に記載の半導体装置。
  6. トレンチゲート型ＦＩＮ−ＦＥＴは、ゲート電極構造としてＦＩＮ構造の半導体領域中に形成されたトレンチ内にＦＩＮ構造の上面よりも低く埋め込まれた埋め込みゲートを有する請求項１乃至３のいずれか１項に記載の半導体装置。
  7. 埋め込みゲートの両側に接合深さの異なる拡散層を有する請求項６に記載の半導体装置。
  8. トレンチゲート型ＦＩＮ−ＦＥＴは、一方の拡散層に容量素子が電気的に接続されたメモリセルを構成する請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 半導体基板上に素子分離により区画されたＦＩＮ構造の半導体領域と、該半導体領域内に形成され、前記半導体領域と交差するトレンチ内にゲート電極を有するトレンチゲート型ＦＩＮ−ＦＥＴをメモリセルトランジスタとして有する半導体記憶装置であって、
    前記ＦＩＮ構造の半導体領域は、下部のチャネル領域の少なくとも一部のＦＩＮ幅が上部の活性領域の幅よりも狭い半導体記憶装置。
  10. チャネル領域のＦＩＮ幅が活性領域の幅の１／２以下である請求項９に記載の半導体記憶装置。
  11. 一つのＦＩＮ構造の半導体領域に２つのトレンチゲート型ＦＩＮ−ＦＥＴが一つの拡散層を共有して備えられており、共有される拡散層にビット線が電気的に接続され、共有されない拡散層に容量素子が電気的に接続されている請求項９又は１０に記載の半導体記憶装置。
  12. トレンチゲート型ＦＩＮ−ＦＥＴは、ゲート電極構造としてＦＩＮ構造の半導体領域中に形成されたトレンチからＦＩＮ構造上に突き出したリセスゲートを有する請求項９乃至１１のいずれか１項に記載の半導体記憶装置。
  13. 拡散層の少なくとも一部が積み上げ構造の半導体層である請求項１２に記載の半導体記憶装置。
  14. トレンチゲート型ＦＩＮ−ＦＥＴは、ゲート電極構造としてＦＩＮ構造の半導体領域中に形成されたトレンチ内にＦＩＮ構造の上面よりも低く埋め込まれた埋め込みゲートを有する請求項９乃至１１のいずれか１項に記載の半導体記憶装置。
  15. 埋め込みゲートの両側に接合深さの異なる拡散層を有し、接合深さの深い拡散層にビット線が電気的に接続され、接合深さの浅い拡散層に容量素子が電気的に接続されている請求項１４に記載の半導体記憶装置。
  16. 埋め込みゲートの上面がＦＩＮ構造の上面から７０ｎｍ以上離れており、容量素子が電気的に接続される接合深さの浅い拡散層が埋め込みゲートの上面よりも上に形成された請求項１５に記載の半導体記憶装置。
  17. 半導体基板上に、上部の活性領域幅より下部のチャネル領域となる部分の幅を狭くしたＦＩＮ構造の半導体領域を形成する工程、
    前記ＦＩＮ構造の半導体領域の周囲を素子分離絶縁膜で埋め込む工程、
    前記半導体領域と交差し、少なくとも前記幅を狭くした部分に到達するトレンチを形成する工程、および
    前記トレンチ内にゲート絶縁膜を介してゲート電極を形成する工程
    とを備える半導体装置の製造方法。
  18. 前記ＦＩＮ構造の半導体領域を形成する工程は、
    半導体基板上にハードマスク層を形成し、活性領域形状にパターニングする工程、
    前記ハードマスク層をマスクに前記半導体基板をエッチングして第１のＦＩＮ構造を形成する工程、
    前記第１のＦＩＮ構造側面にサイドウォールを形成する工程、
    前記ハードマスク層およびサイドウォールをマスクに半導体基板をさらにエッチングして第２のＦＩＮ構造を形成する工程、および
    ハードマスク層およびサイドウォールをマスクに第２のＦＩＮ構造を等方性エッチングして、サイドウォールで囲まれた活性領域幅よりも幅を狭くしたチャネル領域となる部分を有する第３のＦＩＮ構造を形成する工程、
    とを備える請求項１７に記載の半導体装置の製造方法。
  19. 前記ＦＩＮ構造の半導体領域を形成する工程は、
    半導体基板上にハードマスク層を形成し、活性領域形状にパターニングする工程、
    前記ハードマスク層をマスクに前記半導体基板をエッチングして第１のＦＩＮ構造を形成する工程、
    前記第１のＦＩＮ構造側面にサイドウォールを形成する工程、
    前記ハードマスク層およびサイドウォールをマスクに半導体基板をさらにエッチングして第２のＦＩＮ構造を形成する工程、
    露出する半導体基板表面を熱酸化して酸化シリコン膜を形成する工程、および
    前記熱酸化により形成した酸化シリコン膜を除去して、サイドウォールで囲まれた活性領域幅よりも幅を狭くしたチャネル領域となる部分を有する第３のＦＩＮ構造を形成する工程、
    とを備える請求項１７に記載の半導体装置の製造方法。
  20. チャネル領域となる部分の幅を活性領域の幅の１／２以下とする請求項１７乃至１９のいずれか１項に記載の半導体装置の製造方法。
  21. 一つのＦＩＮ構造の半導体領域に少なくとも２つのゲート電極用トレンチを形成する請求項１７乃至２０のいずれか１項に記載の半導体装置の製造方法。
  22. 前記ゲート電極の構造として、ＦＩＮ構造の半導体領域中に形成されたトレンチからＦＩＮ構造上に突き出したリセスゲートを形成する請求項１７乃至２１のいずれか１項に記載の半導体装置の製造方法。
  23. ＦＩＮ構造上に突き出したゲート電極の側面にサイドウォールを形成した後、露出するＦＩＮ構造上に積み上げ半導体層を形成し、該積み上げ半導体層にイオン注入してトランジスタの拡散層を形成する工程をさらに有する請求項２２に記載の半導体装置の製造方法。
  24. 前記ゲート電極の構造として、ＦＩＮ構造の半導体領域中に形成されたトレンチ内にＦＩＮ構造の上面よりも低く埋め込まれた埋め込みゲートを形成する請求項１７乃至２１のいずれか１項に記載の半導体装置の製造方法。
  25. 埋め込みゲートの両側に接合深さの異なる拡散層を形成する工程を有する請求項２４に記載の半導体装置の製造方法。
  26. トレンチゲート型ＦＩＮ−ＦＥＴの一方の拡散層に電気的に接続された容量素子を形成する工程と、他方の拡散層に電気的に接続されたビット配線を形成する工程とをさらに有する請求項１７乃至２５のいずれか１項に記載の半導体装置の製造方法。
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