JP2012248686A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】ゲート電極用溝18の底部に設けられた第1の不純物拡散領域27と、第1の側面18aに配置されたゲート絶縁膜21の上部21Aを覆うように、半導体基板13に設けられた第2の不純物拡散領域28と、少なくとも第2の側面18bに配置されたゲート絶縁膜21を覆うように半導体基板13に設けられ、第1の不純物拡散領域27と接合された第3の不純物拡散領域29と、を有する。
【選択図】図2
Description
そのため、半導体装置としてDRAM(Dynamic Random Access Memory)を用いて、DRAMのメモリセルを微細化した場合、リフレッシュ特性の悪化が深刻な問題となる。
トランジスタをトレンチゲート型トランジスタとすることにより、有効チャネル長(ゲート長)を物理的かつ十分に確保することが可能となり、最小加工寸法が60nm以下の微細なセルを有したDRAMが実現可能となる。
この問題も隣接するトレンチゲートの間にチャネル領域が形成されることが悪影響を及ぼしていると推察される。
したがって、トレンチを利用するトランジスタを備えたDRAMであっても、トランジスタのオン電流を充分確保すると共に隣接トランジスタの動作干渉を回避し、製造の困難性を解消する半導体装置、とその製造方法が望まれる。
図26を参照するに、半導体基板301の表面には、規則的に配列された複数の活性領域302が設けられている。個々の活性領域302は、半導体基板301の表面に形成された溝を絶縁膜で埋設する素子分離領域303に囲まれている。活性領域302と交差するY方向には、Y方向に延在する複数のワード線WLが配置されている。
ワード線WL1,WL2の上面には、キャップ絶縁膜306が溝に埋め込まれて形成されている。一つの活性領域302には、ワード線WL1及びワード線WL2よりなる二つのワード線が交差して設けられている。
また、トランジスタTr2は、ワード線WL2からなるゲート電極の他、ドレイン拡散層312及びソース拡散層308で構成されている。ソース拡散層308は、トランジスタTr1,Tr2に共通し、ビット線コンタクト311においてビット線BLに接続されている。
下部電極313,314は、図示しない容量絶縁膜及び上部電極と共にそれぞれ容量素子316,317を構成している。ワード線が埋め込まれた溝の底面及び対向する2つの側面に対応する半導体基板301の表面がトランジスタTr1,Tr2のチャネルとなる。
すなわちデータ「1」がデータ「0」に変化するモードの不良が発生する。この不良は、ワード線WL1のオン/オフ回数に依存し、例えば、オン/オフ回数を1万回繰り返すと複数のセルの内、1個のセルが破壊され、10万回では10個のセルが破壊される頻度で発生する。
しかし、メモリセルが縮小され、ワード線WL1とワード線WL2との間隔が50nmより小さくなると、顕在化してきた。さらに小さくなると、より大きな問題となる。
図1は、本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略平面図であり、図2は、図1に示すメモリセルアレイのA−A線方向の断面図である。
図1及び図2では、第1の実施の形態の半導体装置10の一例としてDRAM(Dynamic Random Access Memory)を挙げる。また、図1では、DRAMのメモリセルアレイのレイアウトの一例を図示する。
図1において、X方向は、ビット線34の延在方向を示しており、Y方向は、X方向に対して交差するゲート電極22、及び第2の素子分離領域17の延在方向(第1の方向)を示している。
また、図2では、実際には、図1に示すX方向に延在するビット線34を模式的に図示する。また、図2において、図1に示す半導体装置10と同一構成部分には同一符号を付す。
上記構成とされた第1の素子分離領域14は、第2の方向に対して帯状に延在する活性領域16を区画している。各活性領域16は、複数の素子形成領域Rを有する。
第2の素子分離用溝54の深さは、例えば、250nmとすることができる。
上記構成とされた第2の素子分離領域17は、第2の方向に対して複数の素子形成領域Rを区画している。
すなわち、第1のトランジスタ19−1を構成するゲート電極用溝18の第2の側面18b、及び第2のトランジスタ19−2を構成するゲート電極用溝18の第2の側面18bは、第3の不純物拡散領域29を介して対向する構成となっている。
これにより、素子形成領域Rに形成された第1及び第2のトランジスタ19−1,19−2と、該素子形成領域Rと隣り合う位置に配置された素子形成領域Rに形成された第1及び第2のトランジスタ19−1,19−2とは、第2の方向において、第2の素子分離領域17により分離されている。
ゲート絶縁膜21として単層のシリコン酸化膜(SiO2膜)を用いる場合、ゲート絶縁膜21の厚さは、例えば、6nmとすることができる。
第1の不純物拡散領域27は、半導体基板13(p型シリコン基板)と異なる導電型のn型不純物を、2つのゲート電極用溝18の底面18cに対してイオン注入することで形成される領域である。第1の不純物拡散領域27は、2つのゲート電極用溝18の底面18cに形成されたゲート絶縁膜21を覆っている。
これにより、第1の不純物拡散領域27の底部27Aと第3の不純物拡散領域29の底部29Aとの間には、段差56が設けられている。第3の不純物拡散領域29の底部29Aを基準としたときの第1の不純物拡散領域27の底部27Aの突出量は、例えば、30nmとすることができる。
上記構成とされた2つの第1の不純物拡散領域27は、第3の不純物拡散領域29と共に、第1及び第2のトランジスタ19−1,19−2の共通のソース/ドレイン領域(具体的には、本実施の形態の図2に示す構造の場合、ドレイン領域)として機能する。
第1の不純物拡散領域27と第2の不純物拡散領域28との間には、第1の側面18aに設けられたゲート絶縁膜21が露出されている。第1の側面18aのうち、第1及び第2の不純物拡散領域27,28から露出された部分が、第1及び第2のトランジスタ19−1,19−2のチャネル領域として機能する。
すなわち、第1のトランジスタ19−1を構成するゲート電極用溝18の第1の側面18a、及び第2のトランジスタ19−2を構成するゲート電極用溝18の第1の側面18aは、半導体基板13を介して第2の素子分離溝54の側面に各々対向する構成となっている。
第2の不純物拡散領域28の底面28bは、ゲート電極用溝18内に埋め込まれたゲート電極22の上面22aよりも高い位置(半導体基板13の上面13a側の位置)に配置されている。第2の不純物拡散領域28の底面28bを含む水平線と埋め込みゲート電極22の上面22aを含む水平線との距離は、10nm以内であることが望ましい。
第2の不純物拡散領域28は、第1及び第2のトランジスタ19−1,19−2のソース/ドレイン領域(具体的には、本実施の形態の図2に示す構造の場合、ソース領域)として機能する不純物拡散領域である。半導体基板13がp型シリコン基板の場合、第2の不純物拡散領域28は、半導体基板13にn型不純物をイオン注入することで形成する。
つまり、ゲート電極用溝18を構成する3面の内、1つの側面(第1の側面18a)と底面(底面18c)との2面のみをチャネル領域とし、他の1つの側面(第2の側面18b)はチャネル領域としない構成とすることができる。
よって、半導体装置10を微細化して、ゲート電極22を狭ピッチで配置した場合でも、第1及び第2のトランジスタ19−1,19−2を独立して、安定して動作させることができる。
また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。
ビット線34の材料としては、ポリシリコン膜、窒化チタン膜、及びタングステン膜を順次積層した積層膜や、ポリシリコン膜、或いは窒化チタン膜等を用いることができる。
これにより、容量コンタクトプラグ42は、第2の不純物拡散領域28と電気的に接続されている。容量コンタクトプラグ42の上面42aは、層間絶縁膜38の上面38aに対して面一とされている。容量コンタクトプラグ42は、例えば、窒化チタン膜と、タングステン膜と、を順次積層した積層構造とすることができる。
つまり、容量コンタクトパッド44は、Y方向に沿って1つおきにゲート電極22上に容量コンタクトパッド44の中心部を配置するか、Y方向に沿って1つおきにゲート電極22の側面上方に容量コンタクトパッド44の中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。言い換えると、容量コンタクトパッド44は、Y方向に千鳥状に配置されている。
キャパシタ48は、容量コンタクトパッド44に対してそれぞれ1つ設けられている。1つのキャパシタ48は、1つの下部電極57と、複数の下部電極57に対して共通の容量絶縁膜58と、複数の下部電極57に対して共通の電極である上部電極59と、を有する。
容量絶縁膜58は、シリコン窒化膜46から露出された複数の下部電極57の表面、及びシリコン窒化膜46の上面を覆うように設けられている。
なお、上部電極59の上面59aを覆う層間絶縁膜(図示せず)、該層間絶縁膜に内設されたコンタクトプラグ(図示せず)、及び該コンタクトプラグと接続された配線(図示せず)等を設けてもよい。
また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。
つまり、第1の実施の形態の半導体装置10の構成と比較して、第1のトランジスタ19−1のチャネルに誘起された電子e−(図示せず)をトラップする確立を向上させることができる。
具体的には、第1及び第2のトランジスタ19−1,19−2がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタよりも少なくすることが可能となるので、微細化されたメモリセルにおいても、チャネル抵抗を減少させてオン電流を増加させることができる。
図6Aは、メモリセルアレイが形成される領域の平面図であり、図6Bは、図6Aに示す構造体のA−A線方向の断面図であり、図6Cは、図6Aに示す構造体のB−B線方向の断面図である。
図7Aは、メモリセルアレイが形成される領域の平面図であり、図7Bは、図7Aに示す構造体のA−A線方向の断面図であり、図7Cは、図7Aに示す構造体のB−B線方向の断面図である。
図8Aは、メモリセルアレイが形成される領域の平面図であり、図8Bは、図8Aに示す構造体のA−A線方向の断面図であり、図8Cは、図8Aに示す構造体のB−B線方向の断面図である。
図9Aは、メモリセルアレイが形成される領域の平面図であり、図9Bは、図9Aに示す構造体のA−A線方向の断面図であり、図9Cは、図9Aに示す構造体のB−B線方向の断面図である。
図11Aは、メモリセルアレイが形成される領域の平面図であり、図11Bは、図11Aに示す構造体のA−A線方向の断面図であり、図11Cは、図11Aに示す構造体のB−B線方向の断面図である。
図12Aは、メモリセルアレイが形成される領域の平面図であり、図12Bは、図12Aに示す構造体のA−A線方向の断面図であり、図12Cは、図12Aに示す構造体のB−B線方向の断面図である。
図13Aは、メモリセルアレイが形成される領域の平面図であり、図13Bは、図13Aに示す構造体のA−A線方向の断面図であり、図13Cは、図13Aに示す構造体のB−B線方向の断面図である。
図14Aは、メモリセルアレイが形成される領域の平面図であり、図14Bは、図14Aに示す構造体のA−A線方向の断面図であり、図14Cは、図14Aに示す構造体のB−B線方向の断面図である。
図15Aは、メモリセルアレイが形成される領域の平面図であり、図15Bは、図15Aに示す構造体のA−A線方向の断面図であり、図15Cは、図15Aに示す構造体のB−B線方向の断面図である。
このとき開口部66aは、図5Aに示すように、X方向に所定角度傾斜した方向(第2の方向)に対して帯状に延在し、かつY方向に所定の間隔で複数形成する。
第1の素子分離用溝51の幅W1は、例えば、43nmとすることができる。また、第1の素子分離用溝51の深さD1(半導体基板13の表面13aを基準としたときの深さ)は、例えば、250nmとすることができる。
具体的には、HDP(High Density Plasma)法により形成されたシリコン酸化膜(SiO2膜))、或いはSOG(Spin on Grass)法により形成された塗布系のシリコン酸化膜(SiO2膜)により、第1の素子分離用溝51を埋め込む。
これにより、第1の素子分離用溝51及び第1の素子分離用絶縁膜52よりなり、かつ第2の方向に延在する帯状の活性領域16を区画する第1の素子分離領域14が形成される。
第2の素子分離用溝54の深さ312(半導体基板13の表面13aを基準としたときの深さ)は、例えば、250nmとすることができる。
これにより、第2の素子分離用溝54及び第2の素子分離用絶縁膜55よりなり、かつ図7A〜図7Cに示す帯状の活性領域16を複数の素子形成領域Rに区画する第2の素子分離領域17を形成する。
このとき、開口部26Bは、ゲート電極用溝18の形成領域に対応する半導体基板13の表面13aを露出するように形成する。
第1及び第2の素子分離用溝51,54の深さD1,D2が250nmの場合、ゲート電極用溝18の深さD3は、例えば、150nmとすることができる。
また、第1の不純物拡散領域27は、第1の不純物拡散領域27の深さが第1及び第2の素子分離領域14,17の深さよりも浅くなるように形成する。
ゲート絶縁膜21としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
具体的には、例えば、CVD法により、ゲート電極用溝18を埋め込むように、窒化チタン膜と、タングステン膜とを順次積層させ、次いで、ゲート電極用溝18の下部に窒化チタン膜及びタングステン膜が残存するように、ドライエッチングにより、窒化チタン膜及びタングステン膜を全面エッチバックすることで、窒化チタン膜及びタングステン膜よりなるゲート電極22を形成する。各々のゲート電極22は、メモリセルのワード線を構成する。
具体的には、HDP法により形成された絶縁膜(例えば、シリコン酸化膜(SiO2膜))、或いはSOG法により形成された塗布系の絶縁膜(例えば、シリコン酸化膜(SiO2膜))により、ゲート電極用溝18の上部及び開口部26Bを埋め込む。
これにより、第1の実施の形態のように、半導体装置10としてDRAMを用いた場合、ゲート電極22を形成する工程よりも後の工程で形成されるビット線34やキャパシタ48の形成を容易に行なうことが可能となるので、半導体装置10を容易に製造できる。
このとき、第1不純物拡散領域28は、第1の側面18aと第2の素子分離用溝54に挟まれた半導体基板13の上面13aを含み、かつ埋め込みゲート電極22の上面22aよりも高い位置に底面28bを有するように形成する。なお、この段階でのマスク絶縁膜26の厚さは、例えば、50nmとすることができる。
これにより、不純物拡散領域71の上面71aが露出されると共に、不純物拡散領域71の上面71aに対して面一とされた第1の素子分離用絶縁膜52の上面52aの一部が露出される。
また、第3の不純物拡散領域29の底部29Aの位置を2つの第1の不純物拡散領域27の底部27Aの位置よりも浅い位置に形成することで、第3の不純物拡散領域29の底部29Aと2つの第1の不純物拡散領域27の底部27Aとの間には、段差56が形成される。
これにより、ゲート電極用溝18の配設ピッチを狭くした場合において、第1及び第2のトランジスタ19−1,19−2のうち、一方のトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他方のトランジスタに干渉することがなくなるため、独立して第1及び第2のトランジスタ19−1,19−2を動作させることができる。
また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。
具体的には、埋め込み絶縁膜24の上面24aに、開口部32を埋め込むように、図示していないポリシリコン膜、窒化チタン膜、及びタングステン膜を順次成膜(このとき、ポリシリコン膜が開口部32を埋め込むように成膜)する。
その後、ホトリソグラフィ技術により、シリコン窒化膜(SiN膜)上に、ビット線34の形成領域を覆うホトレジスト(図示せず)を形成する。
また、上記SOG法によりシリコン酸化膜(塗布系の絶縁膜)を形成する際には、ポリシラザンを含有した塗布液を用いる。また、上記熱処理は、水蒸気雰囲気中で行なうとよい。
なお、図13に示す構造体には図示していないが、上記シリコン酸化膜(塗布系の絶縁膜)の研磨後に、CVD法により、キャップ絶縁膜36の上面36a及び層間絶縁膜38の上面38aを覆うシリコン酸化膜(SiO2膜)を形成してもよい。
この際のドライエッチングは、シリコン酸化膜(SiO2膜)を選択的にエッチングするステップと、シリコン窒化膜(SiN膜)を選択的にエッチングするステップとに分けて行なう。
具体的には、コンタクト孔41を埋め込むように、CVD法により、窒化チタン膜(図示せず)と、タングステン膜(図示せず)とを順次積層させ、次いで、CMP法を用いた研磨により、層間絶縁膜38の上面38aに形成された不要な窒化チタン膜及びタングステン膜を除去することで、コンタクト孔41内に、窒化チタン膜及びタングステン膜よりなる容量コンタクトプラグ42を形成する。
具体的には、キャップ絶縁膜36の上面36a、容量コンタクトプラグ42の上面42a、及び層間絶縁膜38の上面38aを覆うように、容量コンタクトパッド44の母材となる金属膜(図示せず)を成膜する。
次いで、キャップ絶縁膜36の上面36a、容量コンタクトプラグ42の上面42a、及び層間絶縁膜38の上面38aに、容量コンタクトパッド44を覆うシリコン窒化膜46を形成する。
次いで、ウエットエッチングにより、シリコン酸化膜(図示せず)を除去することで、シリコン窒化膜46の上面を露出させる。次いで、シリコン窒化膜46の上面、及び下部電極57を覆う容量絶縁膜58を形成する。
これにより、第1の実施の形態の半導体装置10が製造される。なお、実際には、上部電極59の上面59aに、図示していない層間絶縁膜、ビア、及び配線等を形成する。
また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。
図19は、本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの断面図であり、図1に示すA−A線方向の切断面に対応している。
図19では、第2の実施の半導体装置80の一例としてDRAMを挙げる。また、図19では、実際には、図1に示すX方向に延在するビット線34を模式的に図示する。さらに、図19において、図2に示す第1の実施の形態の半導体装置10と同一構成部分には同一符号を付し、その説明を省略する。
メモリセルアレイ81は、第1の実施の形態で説明したメモリセルアレイ11に設けられた第2の素子分離領域17の替わりに、第2の素子分離領域82を設けた以外は、メモリセルアレイ11と同様に構成される。
第2の素子分離用絶縁膜55は、第2の素子分離用溝54の下部を埋め込むように設けられている。第2の素子分離用絶縁膜55の上面55aは、ゲート電極用溝18の底面18cに対して略面一とされている。
ゲート絶縁膜21は、第2の素子分離用溝54の上部側面、及び第2の素子分離用絶縁膜55の上面55aを覆うように設けられている。
具体的には、ダミーゲート用電極85は、例えば、窒化チタン膜と、タングステン膜と、を順次積層した積層構造とすることができる。ダミーゲート用電極85の上面85aは、ゲート電極22の上面22aに対して略面一とされている。ダミーゲート用電極85は、ゲート電極22とは独立して駆動される電極である。
これにより、埋め込み絶縁膜24は、ダミーゲート用電極85の上面85aを覆うと共に、半導体基板13の表面13aから突出している。
埋め込み絶縁膜24の上面24aは、平坦な面とされており、マスク絶縁膜26の上面26aに対して略面一とされている。
これにより、半導体装置80がDRAMの場合、DRAMの記憶保持特性を向上させることができる。
具体的には、ゲート電極用溝18の配設ピッチを狭くした場合において、第1及び第2のトランジスタ19−1,19−2のうち、一方のトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他方のトランジスタに干渉することがなくなるため、独立して第1及び第2のトランジスタ19−1,19−2を動作させることができると共に、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。
つまり、第1の実施の形態の半導体装置10の構成と比較して、第1のトランジスタ19−1のチャネルに誘起された電子e−(図示せず)をトラップする確立を向上させることができる。
具体的には、第2の素子分離領域17の構成の一部として、ゲート電極22とは独立して電位を変化させることの可能なダミーゲート用電極85を設けることにより、第2の不純物拡散領域28とダミーゲート用電極85との間の電位差を小さくして、接合リーク電流を減少させることが可能となるので、半導体装置80がDRAMの場合、DRAMの記憶保持特性を向上させることができる。
具体的には、ゲート電極用溝18の配設ピッチを狭くした場合において、第1及び第2のトランジスタ19−1,19−2のうち、一方のトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他方のトランジスタに干渉することがなくなるため、独立して第1及び第2のトランジスタ19−1,19−2を動作させることができる。
図22Aは、メモリセルアレイが形成される領域の平面図であり、図22Bは、図22Aに示す構造体のA−A線方向の断面図であり、図22Cは、図22Aに示す構造体のB−B線方向の断面図である。
図23Aは、メモリセルアレイが形成される領域の平面図であり、図23Bは、図23Aに示す構造体のA−A線方向の断面図であり、図23Cは、図23Aに示す構造体のB−B線方向の断面図である。
半導体基板13の表面13aを基準としたときのエッチバック後の第2の素子分離用絶縁膜55の上面55aの深さD4は、ゲート電極用溝18の深さD3と略等しい。
次いで、第1の実施の形態で説明した図10A〜図10Cに示す工程と同様な手法により、各々のゲート電極用溝18の底部に第1の不純物拡散領域27を形成する。その後、ホトレジスト(図示せず)を除去する。
上記ゲート電極22及びダミーゲート用電極85の母材となる導電膜としては、例えば、窒化チタン膜と、タングステン膜と、を順次積層させたTiN/W積層膜を用いることができる。各々のゲート電極22は、メモリセルのワード線を構成する。
具体的には、HDP法により形成された絶縁膜(例えば、シリコン酸化膜(SiO2膜))、或いはSOG法により形成された塗布系の絶縁膜(例えば、シリコン酸化膜(SiO2膜))により、ゲート電極用溝18の上部、第2の素子分離用溝54の上部、及び開口部26A,26Bを埋め込む。
これにより、半導体装置80がDRAMの場合、DRAMの記憶保持特性を向上させることができる。
上記第1及び第2の実施の形態で説明した半導体装置10,60,80,90は、図25に示すような活性領域16及びビット線34がジグザグ形状とされたレイアウトにも適用可能である。
Claims (24)
- 第1の方向に延在するように半導体基板の表面側に設けられ、底面及び対向する第1及び第2の側面を有するゲート電極用溝と、
ゲート絶縁膜を介して、前記ゲート電極用溝の下部を埋め込むように配置されたゲート電極と、
前記ゲート電極用溝の上部を埋め込むように配置され、前記ゲート電極の上面を覆う埋め込み絶縁膜と、
前記ゲート電極用溝の底部に設けられた第1の不純物拡散領域と、
前記第1の側面に配置された前記ゲート絶縁膜の上部を覆うように、前記半導体基板に設けられた第2の不純物拡散領域と、
少なくとも前記第2の側面に配置された前記ゲート絶縁膜を覆うように、前記半導体基板に設けられ、前記第1の不純物拡散領域と接合された第3の不純物拡散領域と、
を有し、
前記第1の不純物拡散領域の底部と前記第3の不純物拡散領域の底部との間には、段差が設けられていることを特徴とする半導体装置。 - 前記第1の不純物拡散領域の底部は、前記第3の不純物拡散領域の底部から前記半導体基板の裏面側に突出することを特徴とする請求項1記載の半導体装置。
- 前記第3の不純物拡散領域の底部は、前記第1の不純物拡散領域の底部から前記半導体基板の裏面側に突出することを特徴とする請求項1記載の半導体装置。
- 前記第2の側面が対向するように、隣り合う位置に前記ゲート電極用溝を2つ設け、
前記第3の不純物拡散領域を、前記半導体基板のうち、2つの前記ゲート電極用溝の間に配置された部分全体に設けたことを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置。 - 前記第1の方向と交差する第2の方向に延在するように前記半導体基板に内設され、複数の素子形成領域を有した活性領域を区画する第1の素子分離領域と、
前記第1の方向に延在するように前記半導体基板に内設され、前記活性領域を複数の前記素子形成領域に区画する第2の素子分離領域と、
を有することを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置。 - 前記第1の不純物拡散領域の深さ、及び前記第3の不純物拡散領域の深さは、前記第1及び第2の素子分離領域の深さよりも浅いことを特徴とする請求項5記載の半導体装置。
- 前記第1の素子分離領域は、前記半導体基板に形成され、前記第2の方向に延在する第1の素子分離用溝、及び該第1の素子分離用溝を埋め込む第1の素子分離用絶縁膜よりなることを特徴とする請求項5または6記載の半導体装置。
- 前記第2の素子分離領域は、前記半導体基板に形成され、前記第1の方向に延在する第2の素子分離用溝、及び該第2の素子分離用溝を埋め込む第2の素子分離用絶縁膜よりなることを特徴とする請求項5ないし7のうち、いずれか1項記載の半導体装置。
- 前記第2の素子分離領域は、前記半導体基板に形成され、前記第1の方向に延在する第2の素子分離用溝、該第2の素子分離用溝の下部を埋め込む第2の素子分離用絶縁膜、及びゲート絶縁膜を介して第2の素子分離用絶縁膜上に位置する前記第2の素子分離用溝に設けられたダミー用ゲート電極を有することを特徴とする請求項5ないし7のうち、いずれか1項記載の半導体装置。
- 前記第3の不純物拡散領域と電気的に接続され、かつ前記ゲート電極と交差する方向に延在するビット線を設けたことを特徴とする請求項1ないし9のうち、いずれか1項記載の半導体装置。
- 前記埋め込み絶縁膜上に設けられた層間絶縁膜と、
前記第2の不純物拡散領域の上面と接触するように、前記埋め込み絶縁膜及び前記層間絶膜に内設されたコンタクトプラグと、
前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドと、
前記容量コンタクトパッド上に設けられたキャパシタと、
を有することを特徴とする請求項1ないし10のうち、いずれか1項記載の半導体装置。 - 半導体基板に、底面及び対向する第1及び第2の側面を有し、かつ第1の方向に延在するゲート電極用溝を形成する工程と、
前記ゲート電極用溝の底面に、前記半導体基板とは異なる導電型の不純物をイオン注入することで、前記ゲート電極用溝の底部に第1の不純物拡散領域を形成する工程と、
前記第1の不純物拡散領域を形成後、ゲート絶縁膜を介して、前記ゲート電極用溝の下部を埋め込むようにゲート電極を形成する工程と、
前記ゲート電極の上面を覆うと共に、前記ゲート電極用溝の上部を埋め込むように埋め込み絶縁膜を形成する工程と、
前記第1の側面に配置された前記ゲート絶縁膜の上部を覆うように、前記半導体基板に第2の不純物拡散領域を形成する工程と、
少なくとも前記第2の側面に配置された前記ゲート絶縁膜を覆い、かつ前記第1の不純物拡散領域と接合され、さらに前記第1の不純物拡散領域の底部との間に段差が形成されるように、前記半導体基板に第3の不純物拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第3の不純物拡散領域は、該第3の不純物拡散領域の底部の位置が前記第1の不純物拡散領域の底部の位置よりも浅くなるように形成することを特徴とする請求項12記載の半導体装置の製造方法。
- 前記第3の不純物拡散領域は、該第3の不純物拡散領域の底部の位置が前記第1の不純物拡散領域の底部の位置よりも深くなるように形成することを特徴とする請求項12記載の半導体装置の製造方法。
- 前記ゲート電極用溝を形成する工程では、前記第2の側面が対向するように、隣り合う位置に前記ゲート電極用溝を2つ形成し、
前記第3の不純物拡散領域を形成する工程では、前記半導体基板のうち、2つの前記ゲート電極用溝の間に配置された部分全体に、前記第3の不純物拡散領域を形成することを特徴とする請求項12ないし14のうち、いずれか1項記載の半導体装置の製造方法。 - 前記ゲート電極用溝を形成する前に、前記半導体基板に、前記第1の方向と交差する第2の方向に延在する第1の素子分離用溝を形成する工程、及び該第1の素子分離用溝を第1の素子分離用絶縁膜で埋め込む工程により、複数の素子形成領域を有した活性領域を区画する第1の素子分離領域を形成することを特徴とする請求項12ないし15のうち、いずれか1項記載の半導体装置の製造方法。
- 前記第1の素子分離領域を形成後、前記半導体基板に、前記第1の方向に延在する第2の素子分離用溝を形成する工程、及び該第2の素子分離用溝を第2の素子分離用絶縁膜で埋め込む工程により、前記素子形成領域を区画する第2の素子分離領域を形成し、
前記ゲート電極用溝を形成する工程では、前記第2の素子分離領域間に、前記第2の素子分離用溝よりも深さの浅い2つの前記ゲート電極用溝を形成し、
前記ゲート電極を形成する工程では、ゲート絶縁膜を介して、2つの前記ゲート電極用溝の下部に前記ゲート電極を形成することを特徴とする請求項16項記載の半導体装置の製造方法。 - 前記第1の素子分離領域を形成後、前記半導体基板に、前記第1の方向に延在する第2の素子分離用溝を形成する工程、該第2の素子分離用溝の下部を埋め込む第2の素子分離用絶縁膜を形成する工程、及びゲート絶縁膜を介して前記第2の素子分離用絶縁膜上に位置する前記第2の素子分離用溝にダミー用ゲート電極を形成する工程を含む工程により、前記素子形成領域を区画する第2の素子分離領域を形成し、
前記ゲート電極用溝を形成する工程では、前記第2の素子分離領域間に、前記第2の素子分離用溝よりも深さの浅い2つの前記ゲート電極用溝を形成し、
前記ゲート電極を形成する工程では、前記ゲート電極、及び前記ダミー用ゲート電極を一括形成することを特徴とする請求項16記載の半導体装置の製造方法。 - 前記埋め込み絶縁膜を形成する工程では、前記ダミー用ゲート電極上に位置する前記第2の素子分離用溝も埋め込むように、前記埋め込み絶縁膜を形成することを特徴とする請求項18記載の半導体装置の製造方法。
- 前記第1及び第3の不純物拡散領域は、前記第1及び第3の不純物拡散領域の深さが前記第2の素子分離領域の深さよりも浅くなるように形成することを特徴とする請求項17ないし19のうち、いずれか1項記載の半導体装置の製造方法。
- 前記第2の不純物拡散領域を形成する工程では、前記埋め込み絶縁膜を形成後、前記半導体基板に、前記半導体基板とは異なる導電型の不純物をイオン注入することで、前記第2の不純物拡散領域を形成すると共に、前記2つのゲート電極用溝間に位置する前記半導体基板に、前記第3の不純物拡散領域の一部となる不純物拡散領域を形成し、
前記第3の不純物拡散領域を形成する工程では、前記不純物拡散領域が形成された前記2つのゲート電極用溝間に位置する前記半導体基板に、前記半導体基板とは異なる導電型の不純物をイオン注入することで、前記第3の不純物拡散領域を形成することを特徴とする請求項12ないし19のうち、いずれか1項記載の半導体装置の製造方法。 - 前記第2の不純物拡散領域を形成する工程では、前記埋め込み絶縁膜を形成後、前記半導体基板のうち、前記第2の不純物拡散領域の形成位置に対応する部分のみに、前記半導体基板とは異なる導電型の不純物をイオン注入することで、前記第2の不純物拡散領域を形成することを特徴とする請求項12ないし19のうち、いずれか1項記載の半導体装置の製造方法。
- 前記第3の不純物拡散領域の上方に、前記ゲート電極と交差する方向に延在し、かつ前記第3の不純物拡散領域と電気的に接続されたビット線を形成する工程を有することを特徴とする請求項12ないし22のうち、いずれか1項記載の半導体装置の製造方法。
- 前記埋め込み絶縁膜上に層間絶縁膜を形成する工程と、
前記埋め込み絶縁膜及び前記層間絶膜に、前記第2の不純物拡散領域の上面と接触するコンタクトプラグを形成する工程と、
前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドを形成する工程と、
前記容量コンタクトパッド上にキャパシタを形成する工程と、
を有することを特徴とする請求項12ないし23のうち、いずれか1項記載の半導体装置の製造方法。
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