CN116546815B - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN116546815B CN116546815B CN202310753578.3A CN202310753578A CN116546815B CN 116546815 B CN116546815 B CN 116546815B CN 202310753578 A CN202310753578 A CN 202310753578A CN 116546815 B CN116546815 B CN 116546815B
- Authority
- CN
- China
- Prior art keywords
- layer
- active layer
- resistivity
- active
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000000463 material Substances 0.000 claims abstract description 157
- 239000000758 substrate Substances 0.000 claims abstract description 57
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 48
- 238000002955 isolation Methods 0.000 claims description 35
- 239000011149 active material Substances 0.000 claims description 34
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 24
- 229910052733 gallium Inorganic materials 0.000 claims description 24
- 229910052738 indium Inorganic materials 0.000 claims description 24
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 24
- 239000011787 zinc oxide Substances 0.000 claims description 24
- 230000008569 process Effects 0.000 claims description 23
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 22
- 239000001301 oxygen Substances 0.000 claims description 22
- 229910052760 oxygen Inorganic materials 0.000 claims description 22
- 238000000137 annealing Methods 0.000 claims description 20
- 238000005516 engineering process Methods 0.000 abstract description 2
- 230000015654 memory Effects 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 238000005240 physical vapour deposition Methods 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000004907 flux Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- -1 IGZO) Chemical compound 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- ATFCOADKYSRZES-UHFFFAOYSA-N indium;oxotungsten Chemical compound [In].[W]=O ATFCOADKYSRZES-UHFFFAOYSA-N 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- HIVGXUNKSAJJDN-UHFFFAOYSA-N [Si].[P] Chemical compound [Si].[P] HIVGXUNKSAJJDN-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000007847 structural defect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
-
- H01L29/66969—
-
- H01L29/785—
Landscapes
- Semiconductor Memories (AREA)
Abstract
本公开涉及半导体技术领域，本公开提供一种半导体结构及其形成方法。该半导体结构包括位于衬底上的第一有源层、第二有源层、沟道层以及柱状的栅极结构；沟道层至少覆盖栅极结构的侧壁；第一有源层和第二有源层均覆盖沟道层的部分侧壁，第一有源层和第二有源层分别位于沟道层沿衬底厚度方向相对的两侧；第一有源层和第二有源层的材料为具有第一电阻率的第一材料，沟道层的材料为具有第二电阻率的第一材料，第一电阻率小于第二电阻率。第一有源层和第二有源层位于相对的两侧可以解决半导体结构占用面积大的问题。同时，沟道层的材料与第一有源层和第二有源层的材料为具有不同电阻率的第一材料，可以解决沟道电流小的问题，改善半导体存储器的性能。
Description
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体结构及其形成方法。
背景技术
动态随机存取存储器（Dynamic Random Access Memory，DRAM）是一种常见的半导体存储器，被广泛地应用于各种消费电子类产品，如电脑、手机、数码相机等。随着这些产品对半导体存储器的要求不断提高，如何进一步提高半导体存储器的集成度和优化半导体存储器性能成为了亟待解决的问题。
发明内容
有鉴于此，本公开的主要目的在于提供一种半导体结构及其形成方法。
为达到上述目的，本公开的技术方案是这样实现的：
本公开实施例提供了一种半导体结构，包括：
位于衬底上的第一有源层、第二有源层、沟道层以及柱状的栅极结构；
所述栅极结构沿所述衬底厚度的方向延伸；
所述沟道层至少覆盖所述栅极结构的侧壁；
所述第一有源层和所述第二有源层均覆盖所述沟道层的部分侧壁，所述第一有源层和所述第二有源层分别位于所述沟道层沿所述衬底厚度的方向相对的两侧；
其中，所述第一有源层和所述第二有源层的材料为具有第一电阻率的第一材料，所述沟道层的材料为具有第二电阻率的第一材料，所述第一电阻率小于所述第二电阻率。
上述方案中，所述第一材料为氧化铟镓锌；所述第一有源层和所述第二有源层的氧化铟镓锌中的氧空位的浓度大于所述沟道层的氧化铟镓锌中的氧空位的浓度。
上述方案中，所述第一有源层为源极，所述第二有源层为漏极；
所述第一有源层位于所述沟道层靠近所述衬底的一侧；所述第二有源层的顶面高于所述栅极结构的顶面;所述第二有源层的底面与所述栅极结构的顶面齐平。
上述方案中，所述半导体结构还包括位于所述栅极结构上的隔离结构和栅极插塞；
所述栅极插塞贯穿所述隔离结构且与所述栅极结构电连接。
上述方案中，所述沟道层的顶面高于所述栅极结构的顶面；所述沟道层覆盖所述第二有源层的内壁及顶面。
本公开实施例还提供了一种半导体结构的形成方法，所述半导体结构的形成方法包括：
在衬底上形成沿所述衬底厚度的方向间隔排布的第一有源材料层和第二有源材料层；
去除部分所述第一有源材料层和所述第二有源材料层，形成第一凹槽、第一有源层和第二有源层；所述第一凹槽贯穿所述第二有源层且至少部分贯穿所述第一有源层；
形成至少覆盖所述第一凹槽侧壁的沟道层；其中，所述第一有源层和所述第二有源层的材料为具有第一电阻率的第一材料，所述沟道层的材料为具有第二电阻率的第一材料，所述第一电阻率小于所述第二电阻率；
在形成有所述沟道层的第一凹槽中形成栅极结构。
上述方案中，所述第一材料为氧化铟镓锌，所述第一有源层和所述第二有源层的氧化铟镓锌中的氧空位的浓度大于所述沟道层的氧化铟镓锌中的氧空位的浓度。
上述方案中，在衬底上形成沿所述衬底厚度的方向间隔排布的第一有源材料层和第二有源材料层，包括：
在所述衬底上沉积具有第一电阻率的第一材料，形成所述第一有源材料层；
在所述第一有源材料层上形成第一隔离层；
在所述第一隔离层上沉积具有第一电阻率的第一材料，形成所述第二有源材料层；
所述半导体结构的形成方法还包括：
在所述第二有源材料层上沉积具有第二电阻率的所述第一材料，形成第一沟道材料层。
上述方案中，所述沉积具有第一电阻率的第一材料，包括：
沉积具有第二电阻率的第一材料；
对所述具有第二电阻率的第一材料执行退火处理，得到具有第一电阻率的第一材料。
上述方案中，对所述具有第二电阻率的第一材料执行退火处理，包括：
采用温度范围为：300°C至400°C，时长范围为：30s至120s的退火参数对所述具有第二电阻率的第一材料执行退火处理。
本公开实施例提供了一种半导体结构，该半导体结构中第一有源层和第二有源层分别位于沟道层沿衬底厚度的方向相对的两侧，可以有效地降低半导体结构的占用面积，提高半导体存储器的密度。此外，通过将沟道层的材料与第一有源层和第二有源层的材料设置为具有不同电阻率的第一材料，能够降低沟道层与第一有源层和第二有源层之间的接触电阻，提高沟道电流，改善半导体存储器的性能。
附图说明
图1为根据本公开一实施例示出的一种半导体结构的剖面示意图；
图2为根据本公开一实施例示出的半导体结构在图1所示的AA’处的剖面示意图；
图3a为根据本公开另一实施例示出的一种半导体结构的剖面示意图；
图3b为根据本公开又一实施例示出的一种半导体结构的剖面示意图；
图3c为根据本公开再一实施例示出的一种半导体结构的剖面示意图；
图3d为根据本公开另一实施例示出的一种存储单元的剖面示意图；
图4为根据本公开一实施例提供的半导体结构的形成方法的实现流程示意图；
图5为根据本公开一实施例提供的半导体结构的形成过程的剖面示意图一；
图6为根据本公开一实施例提供的半导体结构的形成过程的剖面示意图二；
图7为根据本公开一实施例提供的半导体结构的形成过程的剖面示意图三；
图8为根据本公开一实施例提供的半导体结构的形成过程的剖面示意图四；
图9为根据本公开一实施例提供的半导体结构的形成过程的剖面示意图五；
图10为根据本公开一实施例提供的半导体结构的形成过程的剖面示意图六；
图11为根据本公开一实施例提供的半导体结构的形成过程的剖面示意图七；
图12为根据本公开一实施例提供的半导体结构的形成过程的剖面示意图八；
图13为根据本公开一实施例提供的半导体结构的形成过程的剖面示意图九；
图14为本公开另一实施例的半导体结构的形成过程的部分工艺步骤的剖面示意图一；
图15为本公开另一实施例的半导体结构的形成过程的部分工艺步骤的剖面示意图二；
图16为本公开另一实施例的半导体结构的形成过程的部分工艺步骤的剖面示意图三。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下文的描述，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
应当明白，空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
图1为根据本公开一实施例示出的一种半导体结构的剖面示意图，图2为半导体结构在图1所示的AA’处的剖面示意图。图中所示的X方向和Y方向为半导体结构100的平面方向，Z方向为半导体结构100的厚度方向，X方向、Y方向和Z方向两两垂直。如图1和图2所示，该半导体结构100包括源极120、漏极110、沟道层130和栅极结构140，栅极结构140包括栅氧化层141和栅电极142。栅极结构140沿Z方向延伸，源极120和漏极110分别位于沟道层沿Z方向相对的两侧。沟道层130覆盖栅氧化层141的侧壁和底部，栅氧化层141覆盖栅电极142的侧壁和底部。沟道层130贯穿漏极110并延伸至源极120中。栅氧化层141的材料为氧化硅，栅电极142的材料为导电材料例如，金属铜。源极120和漏极110的材料相同且与沟道层130的材料不同，例如源极120和漏极110的材料均为硅锗（SiGe）或硅磷（SiP），沟道层130的材料为石墨烯。
需要说明的是，源极120和漏极110的位置可以互换。
半导体结构100为沟道全环绕（Channel-All-Around，CAA）结构，且源极120和漏极110分别形成于沟道层130沿Z方向相对的两侧，可以有效地降低半导体结构的占用面积，提高半导体存储器的密度。
然而，源极120和漏极110与沟道层130的材料组成元素不同，因此源极120和漏极110与沟道层130接触电阻较大，使得沟道电流较小，影响了半导体存储器的性能。另外，栅极结构140的顶面高于漏极110的顶面，从而使得栅极结构140与漏极110有较长的重叠处，该重叠处有较高的栅极诱导漏极泄漏（Gate Induced Drain Leakage，GIDL）漏电流，给存储于其中的信息带来风险，因此需要进一步的改进。
图3a为根据本公开另一实施例示出的一种半导体结构的剖面示意图。如图3a所示，半导体结构200包括：位于衬底201上的第一有源层202、第二有源层205、沟道层206以及柱状的栅极结构203；栅极结构203沿衬底201厚度的方向延伸；沟道层206至少覆盖栅极结构203的侧壁；第一有源层202和第二有源层205均覆盖沟道层206的部分侧壁，第一有源层202和第二有源层205分别位于沟道层206沿衬底201厚度的方向相对的两侧；其中，第一有源层202和第二有源层205的材料为具有第一电阻率的第一材料，沟道层206的材料为具有第二电阻率的第一材料，第一电阻率小于第二电阻率。本实施例中，第一有源层202还覆盖沟道层206的底部。
通过将沟道层的材料与第一有源层和第二有源层的材料设置为具有不同电阻率的第一材料，使得沟道层与第一有源层和第二有源层的材料组成元素相同，能够降低沟道层与第一有源层和第二有源层之间的接触电阻，增大沟道电流，改善半导体存储器的性能。在一些实施例中，第一材料具有比硅更高的电子迁移率。第一材料包括但不限于氧化铟镓锌（Indium Gallium Zinc Oxide，IGZO）、氧化铟钨（Indium Tungsten Oxide，IWO）、氧化铟锡(Indium Tin Oxide，ITO)、氧化铟锌(indium-zinc oxide，IZO)或其组合。
在一具体实施例中，第一材料为氧化铟镓锌（IGZO）。第一有源层202和第二有源层205的氧化铟镓锌中的氧空位的浓度大于沟道层206的氧化铟镓锌中的氧空位的浓度，因此，第一有源层202和第二有源层205的氧化铟镓锌中的有效载流子浓度大于沟道层206的氧化铟镓锌中的有效载流子浓度，第一有源层202和第二有源层205的导电性能大于沟道层206的导电性能。
需要说明的是，本公开实施例中的第二电阻率至少比硅的电阻率小。
在一些实施例中，可以通过在还原性气氛（例如氩气、氮气）中对第一材料进行沉积后退火处理，以减小第一材料中的氧组分，从而增加氧空位的浓度，提高了载流子浓度，从而得到具有第一电阻率的第一材料。
在其他实施例中，可以通过控制沉积条件得到具有不同电阻率的第一材料。在一些实施方式中，在沉积第一材料时，可以通过改变衬底温度或者改变通氧比例的方式调整第一材料的电阻率。
在一些实施例中，衬底201可以为单质半导体材料衬底（例如为硅衬底、锗衬底等）、复合半导体材料衬底（例如为锗硅衬底等），或绝缘体上硅衬底（Silicon onInsulator，SOI）、绝缘体上锗（Germanium on Insulator，GeOI）衬底等。
栅极结构203包括栅氧化层2032和栅电极2031。栅电极2031的材料包括但不限于金属钨（W）、金属钴（Co）、金属铜（Cu）、金属铝（Al）或者其它导电材料。
栅氧化层2032的材料包括但不限于二氧化硅（SiO2）、氮氧化硅（SiON）或者其它绝缘材料。栅氧化层2032位于沟道层206与栅电极2031之间，用于电隔离，避免栅电极2031与沟道层206直接接触产生电荷泄露。
需要说明的是，栅极结构203的横截面可以为圆形、椭圆形、矩形、菱形或者多边形等等，本公开实施例不做限定。
在一些实施例中，第一有源层202为源极，第二有源层205为漏极；第一有源层202位于沟道层206靠近衬底201的一侧；第二有源层205的顶面高于栅极结构203的顶面。如此，减少了栅极结构与第二有源层的重叠面积，能够改善栅极诱导漏极泄露带来的漏电流问题，提高半导体存储器的性能。
需要说明的是，在实际应用中，源极和漏极的位置可以互换。
在一些实施例中，半导体结构200还包括位于栅极结构203上的隔离结构208和栅极插塞209，栅极插塞209贯穿隔离结构208且与栅极结构203电连接。栅极插塞209用于实现栅极结构203与外部电路的电连接。
半导体结构200还包括位于第一有源层202和第二有源层205之间的第一隔离层204以及位于第二有源层205上的第三隔离层207。
在一些实施方式中，栅极插塞209的材料包括但不限于金属钨、金属钴、金属铜、金属铝或者其它导电材料。第一隔离层204的材料包括但不限于氮化硅、氮氧化硅、碳化硅或者二氧化硅。
这里，第一隔离层、第三隔离层和隔离结构的材料可以相同，也可以不同。
在一些实施例中，沟道层206的顶面高于栅极结构203的顶面，沟道层206覆盖第二有源层205的内壁及顶面。在一具体示例中，第二有源层205为中空结构，例如环状结构，沟道层206包括第一沟道材料层2061和第二沟道材料层2062。第一沟道材料层2061覆盖第二有源层205的顶面，第二沟道材料层2062覆盖第二有源层205的内壁。
需要说明的是，沟道层206的第二沟道材料层2062位于第一有源层202和第二有源层205之间的部分为沟道。
在一具体实施方式中，第二有源层205的底面与栅极结构203的顶面齐平。如此，第二有源层205与栅极结构203无重叠区域，能够进一步改善栅极诱导漏极泄露带来的漏电流问题。
图3b为根据本公开又一实施例示出的一种半导体结构的剖面示意图。与图3a中所示半导体结构的不同之处在于，第一有源层202仅覆盖沟道层206的部分侧壁，并不覆盖沟道层206的底部，且第一有源层202覆盖栅极结构203的底部。
在其他实施例中，如图3c所示，第一有源层202仅覆盖沟道层206的部分侧壁，并不覆盖沟道层206的底部和栅极结构203的底部，第一有源层202和栅极结构203之间设置有支撑层2033，以减小第一有源层和栅极结构之间的重叠面积，能够改善栅极诱导漏极泄露带来的漏电流问题，提高半导体存储器的性能。
在一些实施例中，支撑层2033的材料包括但不限于氮化硅、氮氧化硅。
本公开实施例还提供了一种半导体存储器，包括多个上述实施例公开的半导体结构。在一些实施方式中，半导体存储器为DRAM。
动态随机存取存储器可以包括外围电路和存储阵列；其中，外围电路可以包括配置为便于存储器实现读取操作、写操作、擦除操作等各种操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括控制逻辑（例如控制电路或控制器）、数据缓冲器、解码器（解码器也可以称为译码器）、驱动器及读写电路等。当控制逻辑收到读写操作命令及地址数据时，在控制逻辑的作用下，解码器可以基于解码的地址将从驱动器得到的相应电压施加到相应的位线、字线上，以实现数据的读写，并通过数据缓冲器与外部进行数据交互。
存储阵列可以包括多个存储单元；每一个存储单元的可以是包括一个晶体管与一个电容，即动态随机存取存储器是1个晶体管（T，Transistor）和1个电容（C，Capacitor）（1T1C）的架构；也可以是由两个晶体管构成，即动态随机存取存储器是2个晶体管（T，Transistor）和0个电容（C，Capacitor）（2T0C）的架构。但应当理解，无论动态随机存取存储器是1T1C架构还是2T0C架构，其主要的工作原理均是利用电容或晶体管间存储节点内存储电荷的多少来代表一个二进制比特是l还是0。
在一些实施例中，半导体存储器包括多个存储单元，每个存储单元包括两个半导体结构。其中，两个半导体结构中的一个半导体结构的栅极结构与另一个半导体结构的第一有源层电连接，示例性地，一个半导体结构的栅极结构通过栅极插塞与另一个半导体结构的第一有源层电连接。
上述存储单元为双晶体管无电容存储单元，利用栅电容存储电荷并改变晶体管跨导存储信息。示例性地，图3d为根据本公开另一实施例示出的一种存储单元的剖面示意图，如图3d所示，每一个存储单元210包括读取晶体管211和写入晶体管212，读取晶体管211和写入晶体管212均为上述实施例公开的半导体结构。写入晶体管212用于控制数据写入，读取晶体管211用于读取数据，可以理解的是，读取晶体管的栅极与写入晶体管的源极或者漏极中的一个相连，可通过写入晶体管改变读取晶体管的栅电容（即存储节点（StorageNode，SN））中的电荷，以便完成数据的写入和读取。
基于该存储单元的半导体存储器的结构可以有效减小器件面积，具有密度优势。
本公开实施例还提供了一种半导体结构的形成方法，图4为根据本公开一实施例提供的半导体结构的形成方法的实现流程示意图，该半导体结构的形成方法的具体步骤包括：
步骤S10：在衬底上形成沿衬底厚度的方向间隔排布的第一有源材料层和第二有源材料层；
步骤S20：去除部分第一有源材料层和第二有源材料层，形成第一凹槽、第一有源层和第二有源层；第一凹槽贯穿第二有源层且至少部分贯穿第一有源层；
步骤S30：形成至少覆盖第一凹槽侧壁的沟道层；其中，第一有源层和第二有源层的材料为具有第一电阻率的第一材料，沟道层的材料为具有第二电阻率的第一材料，第一电阻率小于第二电阻率；
步骤S40：在形成有沟道层的第一凹槽中形成栅极结构。
在一些实施例中，第一材料为氧化铟镓锌。第一有源层和第二有源层的氧化铟镓锌中的氧空位的浓度大于沟道层的氧化铟镓锌中的氧空位的浓度，因此，第一有源层和第二有源层的氧化铟镓锌中的有效载流子浓度大于沟道层的氧化铟镓锌中的有效载流子浓度，第一有源层和第二有源层的导电性能大于沟道层的导电性能。
图5至图13为本公开一实施例的半导体结构的形成过程的剖面示意图。下面结合图5至图13描述本实施例的半导体结构的形成方法。
参照图5，在衬底301上形成沿衬底301厚度的方向间隔排布的第一有源材料层302和第二有源材料层304。
在一些实施例中，衬底301可以为单质半导体材料衬底（例如为硅衬底、锗衬底等）、复合半导体材料衬底（例如为锗硅衬底等），或绝缘体上硅衬底、绝缘体上锗衬底等。
在一具体实施方式中，在衬底301上沉积具有第一电阻率的第一材料，形成第一有源材料层302；在第一有源材料层302上形成第一隔离层303；在第一隔离层303上沉积具有第一电阻率的第一材料，形成第二有源材料层304；在第二有源材料层304上沉积具有第二电阻率的第一材料，形成第一沟道材料层305。在第一沟道材料层305上形成第三隔离层306。
在一些实施例中，沉积具有第一电阻率的第一材料，包括：沉积具有第二电阻率的第一材料；对具有第二电阻率的第一材料执行退火处理，得到具有第一电阻率的第一材料。上述退火处理可以为快速热处理（Rapid Thermal Processing，RTP）。
在本公开实施例中，采用温度范围为：300°C至400°C，时长范围为：30s至120s的退火参数对上述具有第二电阻率的第一材料执行退火处理。
在一些实施例中，对具有第二电阻率的第一材料执行退火处理的温度可为300°C、350°C或400°C，对具有第二电阻率的第一材料执行退火处理的时长可为30s、60s或120s。在优选实施例中，退火处理的温度为350°C，退火处理的时长为60s。
在一具体示例中，在衬底301上沉积具有第二电阻率的第一材料，在具有第二电阻率的第一材料上形成第一隔离层303，在第一隔离层303上沉积具有第二电阻率的第一材料。对上述具有第二电阻率的第一材料执行退火处理，得到具有第一电阻率的第一材料。
在本公开实施例中，可以采用化学气相沉积工艺（Chemical Vapor Deposition，CVD）、物理气相沉积工艺（Physical Vapor Deposition，PVD）、原子层沉积工艺（AtomicLayer Deposition，ALD）或其任意组合沉积具有第二电阻率的第一材料。
在一些实施例中，在还原性气氛（例如氩气、氮气）中对具有第二电阻率的第一材料进行沉积后退火处理，可以减小具有第二电阻率的第一材料中的氧组分，从而增加氧空位的浓度，提高了载流子浓度，从而得到具有第一电阻率的第一材料。
需要说明的是，沉积具有第二电阻率的第一材料以及对具有第二电阻率的第一材料进行退火处理的两个步骤可以在一个装置中完成，例如气相沉积及退火连续制程装置。
在其他实施例中，可以通过控制沉积条件得到具有不同电阻率的第一材料。在一些实施方式中，在沉积第一材料时，可以通过改变衬底温度或者改变通氧比例的方式调整第一材料的电阻率。
示例性地，沉积具有第一电阻率的第一材料时的衬底温度高于沉积具有第二电阻率的第一材料时的衬底温度，由于增加衬底温度使得第一材料中的结构缺陷减少，载流子迁移率升高，因此第一电阻率小于第二电阻率。
示例性地，沉积具有第一电阻率的第一材料时的通氧比例低于沉积具有第二电阻率的第一材料时的通氧比例，由于沉积过程中通氧比例越高，沉积的材料中氧空位的浓度越低，载流子浓度越低，因此第一电阻率小于第二电阻率。
在一些实施例中，第一隔离层303和第三隔离层306的材料包括但不限于氮化硅、氮氧化硅、碳化硅或者二氧化硅。在一具体实施方式中，可以通过CVD、PVD、ALD或其任何组合形成第一隔离层303和第三隔离层306。
参照图5至图6，去除部分第一有源材料层302和第二有源材料层304，形成第一凹槽307、第一有源层308和第二有源层309。
具体地，依次刻蚀第三隔离层306、第一沟道材料层305、第二有源材料层304、第一隔离层303和第一有源材料层302，形成第一凹槽307、第一有源层308和第二有源层309。
上述形成第一凹槽307、第一有源层308和第二有源层309的工艺可以采用干法刻蚀工艺。
在一些实施例中，第一凹槽贯穿第二有源层且至少部分贯穿第一有源层。
在一些实施例中，如图6所示，第一凹槽307贯穿第二有源层309且延伸至第一有源层308中。
在一些实施例中，第一凹槽307贯穿第二有源层309和第一有源层308。可以通过控制刻蚀工艺参数来调节第一凹槽的深度。
参照图7，形成至少覆盖第一凹槽307侧壁的沟道层。
具体地，在第一凹槽307侧壁和底部上沉积具有第二电阻率的第一材料，形成第二沟道材料层310；第二沟道材料层310和剩余的第一沟道材料层305共同构成沟道层。
沟道层覆盖第二有源层309的内壁及顶面。在一具体示例中，第二有源层309为中空结构，例如环状结构，沟道层包括第一沟道材料层305和第二沟道材料层310。第一沟道材料层305覆盖第二有源层309的顶面，第二沟道材料层310覆盖第二有源层309的内壁。
参照图8至图10，在形成有沟道层的第一凹槽中形成栅极结构。
具体地，如图8至图9所示，在形成有沟道层的第一凹槽中形成栅氧化层311和栅电极层312，得到初始栅极结构313。
在一些实施方式中，形成栅氧化层311的方式包括但不限于PVD、CVD或者ALD。示例性的，栅氧化层311的材料包括但不限于氧化物，例如，氧化硅。
在一些实施方式中，栅电极层312的材料包括但不限于金属钨、金属钴、金属铜、金属铝或者其他导电材料。
如图10所示，对初始栅极结构进行回刻，得到栅极结构。在一些实施例中，对初始栅极结构进行回刻的工艺可以采用干法刻蚀工艺。
在一些实施例中，第一有源层308为源极，第二有源层309为漏极。需要说明的是，源极和漏极的位置可以互换。
在一些实施例中，栅极结构314的顶面低于第二有源层309的顶面。如此，通过回刻减少了栅极结构与第二有源层的重叠面积，能够改善栅极诱导漏极泄露带来的漏电流问题，提高半导体存储器的性能。
在一些实施例中，栅极结构314的顶面与第二有源层309的底面齐平，可以理解的是，栅极结构314和第二有源层309之间没有重叠区域，能够进一步改善栅极诱导漏极泄露带来的漏电流问题。
对初始栅极结构回刻的深度可以通过刻蚀的工艺参数（例如：刻蚀时间，气体流量，压强，温度等）来控制。例如在刻蚀速率一定的情况下，刻蚀时间越长对初始栅极结构回刻的深度在衬底厚度的方向上就越大。在本公开的一实施例中，可以通过调节刻蚀的工艺参数，控制初始栅极结构回刻的深度，使得栅极结构314的顶面与第二有源层309的底面齐平。刻蚀的方法可以是干法刻蚀，干法刻蚀可以例如是等离子刻蚀。
此外，栅极结构314的横截面可以为圆形、椭圆形、矩形、菱形或者多边形等等，本公开实施例不做限定。图5至图13是以栅极结构314的横截面为圆形为例进行说明。
参照图11，在栅极结构314上形成第二隔离层315，第二隔离层315的材料包括但不限于氮化硅、氮氧化硅、碳化硅或者二氧化硅。在一具体实施方式中，可以通过CVD、PVD、ALD或其任何组合形成第二隔离层315。
参照图12，对第二隔离层进行刻蚀，形成隔离结构317和栅极接触孔316；栅极接触孔316贯穿隔离结构317且暴露栅极结构314的部分顶面。在一些实施方式中，可以采用干法刻蚀工艺形成隔离结构317和栅极接触孔316。
参照图13，在栅极接触内填充导电材料，形成栅极插塞318，用于实现栅极结构314与外部电路的连接。示例性地，一个半导体结构的栅极结构通过栅极插塞与另一个半导体结构的第一有源层电连接，可形成一个2T0C存储单元，基于该2T0C存储单元的半导体存储器利用栅电容存储电荷，无需额外设置电容。
在一些实施方式中，导电材料包括但不限于金属钨、金属钴、金属铜或者金属铝。可以通过CVD、PVD、ALD或其任何组合形成栅极插塞318。
图14至图16为本公开另一实施例的半导体结构的形成过程的部分工艺步骤的剖面示意图。在图7所示的步骤之后，如图14所示，在第一凹槽307侧壁和底部上沉积具有第二电阻率的第一材料后，去除第一凹槽307底部上的具有第二电阻率的第一材料，仅保留在第一凹槽307侧壁上的具有第二电阻率的第一材料，形成第二沟道材料层310。第二沟道材料层310和剩余的第一沟道材料层305共同构成沟道层。
参照图15至图16，在形成有沟道层的第一凹槽中形成栅氧化层311和栅电极层312，得到初始栅极结构313。如此，第一有源层308仅覆盖沟道层的部分侧壁，并不覆盖沟道层的底部，且第一有源层308覆盖初始栅极结构313的底部。
在其他实施例中，第一有源层仅覆盖沟道层的部分侧壁，并不覆盖沟道层的底部和初始栅极结构的底部，第一有源层和初始栅极结构之间设置有支撑层，以减小第一有源层和初始栅极结构之间的重叠面积，能够改善栅极诱导漏极泄露带来的漏电流问题，提高半导体存储器的性能。
后续工艺步骤可参考本公开实施例中图10至图13的描述，在此不再赘述。
本公开实施例提供了一种半导体结构，该半导体结构包括：位于衬底上的第一有源层、第二有源层、沟道层以及柱状的栅极结构；栅极结构沿衬底厚度的方向延伸；沟道层至少覆盖栅极结构的侧壁；第一有源层和第二有源层均覆盖沟道层的部分侧壁，第一有源层和第二有源层分别位于沟道层沿衬底厚度的方向相对的两侧；其中，第一有源层和第二有源层的材料为具有第一电阻率的第一材料，沟道层的材料为具有第二电阻率的第一材料，第一电阻率小于第二电阻率。
该半导体结构中第一有源层和第二有源层分别位于沟道层沿衬底厚度的方向相对的两侧，可以有效地降低半导体结构的占用面积，提高半导体存储器的密度。此外，通过将沟道层的材料与第一有源层和第二有源层的材料设置为具有不同电阻率的第一材料，使得沟道层与第一有源层和第二有源层的材料组成元素相同，能够降低沟道层与第一有源层和第二有源层之间的接触电阻，提高沟道电流，改善半导体存储器的性能。
应理解，说明书通篇中提到的“一实施例”或“一些实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一实施例中”或“在一些实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。
Claims (8)
1.一种半导体结构，其特征在于，包括：
位于衬底上的第一有源层、第二有源层、沟道层以及柱状的栅极结构；
所述栅极结构沿所述衬底厚度的方向延伸；
所述沟道层至少覆盖所述栅极结构的侧壁；
所述第一有源层和所述第二有源层均覆盖所述沟道层的部分侧壁，所述第一有源层和所述第二有源层分别位于所述沟道层沿所述衬底厚度的方向相对的两侧；
其中，所述第一有源层和所述第二有源层的材料为具有第一电阻率的第一材料，所述沟道层的材料为具有第二电阻率的第一材料，所述第一电阻率小于所述第二电阻率；所述第一材料为氧化铟镓锌；所述第一有源层和所述第二有源层的氧化铟镓锌中的氧空位的浓度大于所述沟道层的氧化铟镓锌中的氧空位的浓度。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一有源层为源极，所述第二有源层为漏极；
所述第一有源层位于所述沟道层靠近所述衬底的一侧；
所述第二有源层的顶面高于所述栅极结构的顶面；
所述第二有源层的底面与所述栅极结构的顶面齐平。
3.根据权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括位于所述栅极结构上的隔离结构和栅极插塞；
所述栅极插塞贯穿所述隔离结构且与所述栅极结构电连接。
4.根据权利要求2所述的半导体结构，其特征在于，所述沟道层的顶面高于所述栅极结构的顶面；所述沟道层覆盖所述第二有源层的内壁及顶面。
5.一种半导体结构的形成方法，其特征在于，所述半导体结构的形成方法包括：
在衬底上形成沿所述衬底厚度的方向间隔排布的第一有源材料层和第二有源材料层；
去除部分所述第一有源材料层和所述第二有源材料层，形成第一凹槽、第一有源层和第二有源层；所述第一凹槽贯穿所述第二有源层且至少部分贯穿所述第一有源层；
形成至少覆盖所述第一凹槽侧壁的沟道层；其中，所述第一有源层和所述第二有源层的材料为具有第一电阻率的第一材料，所述沟道层的材料为具有第二电阻率的第一材料，所述第一电阻率小于所述第二电阻率；所述第一材料为氧化铟镓锌，所述第一有源层和所述第二有源层的氧化铟镓锌中的氧空位的浓度大于所述沟道层的氧化铟镓锌中的氧空位的浓度；
在形成有所述沟道层的第一凹槽中形成栅极结构。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，在衬底上形成沿所述衬底厚度的方向间隔排布的第一有源材料层和第二有源材料层，包括：
在所述衬底上沉积具有第一电阻率的第一材料，形成所述第一有源材料层；
在所述第一有源材料层上形成第一隔离层；
在所述第一隔离层上沉积具有第一电阻率的第一材料，形成所述第二有源材料层；
所述半导体结构的形成方法还包括：
在所述第二有源材料层上沉积具有第二电阻率的所述第一材料，形成第一沟道材料层。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述沉积具有第一电阻率的第一材料，包括：
沉积具有第二电阻率的第一材料；
对所述具有第二电阻率的第一材料执行退火处理，得到具有第一电阻率的第一材料。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，对所述具有第二电阻率的第一材料执行退火处理，包括：
采用温度范围为：300°C至400°C，时长范围为：30s至120s的退火参数对所述具有第二电阻率的第一材料执行退火处理。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310753578.3A CN116546815B (zh) | 2023-06-21 | 2023-06-21 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310753578.3A CN116546815B (zh) | 2023-06-21 | 2023-06-21 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116546815A CN116546815A (zh) | 2023-08-04 |
| CN116546815B true CN116546815B (zh) | 2023-11-24 |
Family
ID=87445558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310753578.3A Active CN116546815B (zh) | 2023-06-21 | 2023-06-21 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116546815B (zh) |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5391505A (en) * | 1993-11-01 | 1995-02-21 | Lsi Logic Corporation | Active device constructed in opening formed in insulation layer and process for making same |
| KR20100052306A (ko) * | 2008-11-10 | 2010-05-19 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그의 제조방법 |
| CN102800694A (zh) * | 2011-05-27 | 2012-11-28 | 尔必达存储器株式会社 | 半导体器件及形成该半导体器件的方法 |
| CN102867825A (zh) * | 2005-04-06 | 2013-01-09 | 飞兆半导体公司 | 沟栅场效应晶体管结构及其形成方法 |
| CN108063140A (zh) * | 2017-11-27 | 2018-05-22 | 睿力集成电路有限公司 | 晶体管结构、存储单元阵列及其制备方法 |
| CN108198815A (zh) * | 2017-12-27 | 2018-06-22 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该器件的电子设备 |
| CN110931558A (zh) * | 2018-09-20 | 2020-03-27 | 长鑫存储技术有限公司 | 双垂直沟道晶体管、集成电路存储器及其制备方法 |
| KR20200058029A (ko) * | 2018-11-19 | 2020-05-27 | 삼성전자주식회사 | 반도체 소자 |
| CN113497156A (zh) * | 2020-06-23 | 2021-10-12 | 台湾积体电路制造股份有限公司 | 晶体管和形成半导体器件的方法 |
| CN113707610A (zh) * | 2020-05-21 | 2021-11-26 | 长鑫存储技术有限公司 | 半导体器件及其形成方法 |
| CN115116933A (zh) * | 2022-06-24 | 2022-09-27 | 长鑫存储技术有限公司 | 一种半导体结构及其制备方法 |
| CN116190443A (zh) * | 2022-09-23 | 2023-05-30 | 北京超弦存储器研究院 | 半导体器件的制作方法及半导体器件 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4830285B2 (ja) * | 2004-11-08 | 2011-12-07 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| KR100780964B1 (ko) * | 2006-11-13 | 2007-12-03 | 삼성전자주식회사 | 셀 다이오드를 구비하는 상변화 메모리 소자 및 그의제조방법 |
| CN112038341B (zh) * | 2019-06-04 | 2024-06-21 | 长鑫存储技术有限公司 | 存储结构及其形成方法 |
| CN112309860B (zh) * | 2019-07-30 | 2023-07-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US20230163203A1 (en) * | 2021-11-22 | 2023-05-25 | International Business Machines Corporation | Reduced parasitic resistance two-dimensional material field-effect transistor |
-
2023
- 2023-06-21 CN CN202310753578.3A patent/CN116546815B/zh active Active
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5391505A (en) * | 1993-11-01 | 1995-02-21 | Lsi Logic Corporation | Active device constructed in opening formed in insulation layer and process for making same |
| CN102867825A (zh) * | 2005-04-06 | 2013-01-09 | 飞兆半导体公司 | 沟栅场效应晶体管结构及其形成方法 |
| KR20100052306A (ko) * | 2008-11-10 | 2010-05-19 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그의 제조방법 |
| CN102800694A (zh) * | 2011-05-27 | 2012-11-28 | 尔必达存储器株式会社 | 半导体器件及形成该半导体器件的方法 |
| CN108063140A (zh) * | 2017-11-27 | 2018-05-22 | 睿力集成电路有限公司 | 晶体管结构、存储单元阵列及其制备方法 |
| CN108198815A (zh) * | 2017-12-27 | 2018-06-22 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该器件的电子设备 |
| CN110931558A (zh) * | 2018-09-20 | 2020-03-27 | 长鑫存储技术有限公司 | 双垂直沟道晶体管、集成电路存储器及其制备方法 |
| KR20200058029A (ko) * | 2018-11-19 | 2020-05-27 | 삼성전자주식회사 | 반도체 소자 |
| CN113707610A (zh) * | 2020-05-21 | 2021-11-26 | 长鑫存储技术有限公司 | 半导体器件及其形成方法 |
| CN113497156A (zh) * | 2020-06-23 | 2021-10-12 | 台湾积体电路制造股份有限公司 | 晶体管和形成半导体器件的方法 |
| CN115116933A (zh) * | 2022-06-24 | 2022-09-27 | 长鑫存储技术有限公司 | 一种半导体结构及其制备方法 |
| CN116190443A (zh) * | 2022-09-23 | 2023-05-30 | 北京超弦存储器研究院 | 半导体器件的制作方法及半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116546815A (zh) | 2023-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6780026B2 (ja) | 強誘電体デバイス及びその形成方法 | |
| CN106796957B (zh) | 晶体管及形成晶体管的方法 | |
| KR102067946B1 (ko) | 강유전체 재료를 함유하는 리세스된 트랜지스터들 | |
| US6340629B1 (en) | Method for forming gate electrodes of semiconductor device using a separated WN layer | |
| US8859363B2 (en) | Semiconductor devices including vertical channel transistors and methods of fabricating the same | |
| KR20210057828A (ko) | 디바이스를 형성하는 방법, 및 관련 디바이스 및 전자 시스템 | |
| JP7109928B2 (ja) | トランジスタ及び半導体記憶装置並びにトランジスタの製造方法 | |
| TWI834276B (zh) | 記憶體胞元及形成包含具有不同總電阻之電流洩漏路徑之電容器之方法 | |
| KR100883741B1 (ko) | 게이티드 전계 효과 장치 및 이의 형성 방법 | |
| US11456307B2 (en) | Flash memory containing air gaps | |
| US20070166920A1 (en) | Transistor gate forming methods and transistor structures | |
| KR20080106116A (ko) | 집적 회로 및 그 제조 방법 | |
| US20050285103A1 (en) | Methods of forming semiconductor constructions comprising cerium oxide and titanium oxide | |
| TWI453868B (zh) | 記憶體陣列、半導體結構與電子系統，以及形成記憶體陣列、半導體結構與電子系統之方法 | |
| US9184167B2 (en) | Memory cell support lattice | |
| CN116546815B (zh) | 半导体结构及其形成方法 | |
| KR100848730B1 (ko) | 집적 회로 메모리 셀 및 그 제조 방법 | |
| CN112673479A (zh) | 半导体装置及半导体装置的制造方法 | |
| US20140148002A1 (en) | Nanocrystal formation using atomic layer deposition | |
| US6574131B1 (en) | Depletion mode ferroelectric memory device and method of writing to and reading from the same | |
| CN115224110A (zh) | 半导体结构及制造方法、存储器及制造方法、存储系统 | |
| CN116711084A (zh) | 一种铁电晶体管、存储阵列、存储器及制备方法 | |
| US20190088488A1 (en) | Method for manufacturing semiconductor device | |
| WO2023042022A1 (ja) | 半導体装置、記憶装置 | |
| US20230012817A1 (en) | Semiconductor structure and method for manufacturing the same, and memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |