KR102067946B1 - 강유전체 재료를 함유하는 리세스된 트랜지스터들 - Google Patents

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Abstract

일부 실시예들은 베이스내 리세스에 막을 형성하는 제 1 절연 구조를 갖는 트랜지스터 구성들을 포함한다. 제 1 전도성 구조는 제 1 절연 구조의 내부에 막을 형성하고, 강유전체 구조는 제 1 전도성 구조의 내부에 막을 형성한다. 제 2 전도성 구조는 강유전체 구조의 하단 영역내에 있고, 제 2 전도성 구조는 제 1 전도성 구조의 최상단 표면 아래에 최상단 표면을 갖는다. 제 2 절연 구조는 제 2 전도성 구조 위에 그리고 강유전체 구조내에 있다. 한 쌍의 소스/드레인 영역들은 서로 제 1 절연 구조의 반대 측면들상에 있고 그리고 제 1 절연 구조의 상단 영역에 인접하다.

Description

강유전체 재료를 함유하는 리세스된 트랜지스터들 {RECESSED TRANSISTORS CONTAINING FERROELECTRIC MATERIAL}
강유전체 재료를 함유하는 리세스된 트랜지스터들.
메모리는 집적 회로의 일 유형이며, 컴퓨터 시스템들에서 데이터를 저장하기 위해 사용된다. 메모리는 개개의 메모리 셀들의 하나 이상의 어레이들로 제작될 수 있다. 메모리 셀들은 디지트 라인(digit line)들 (비트라인들, 데이터 라인들, 감지 라인들, 또는 데이터/감지 라인들로 또한 지칭될 수 있는) 및 액세스 라인들 (워드라인들로 또한 지칭될 수 있는)을 이용하여 기록될 수 있거나 판독될 수 있다. 디지트 라인들은 메모리 셀들을 어레이의 컬럼(column)들을 따라서 전도성으로 상호연결할 수 있고, 및 액세스 라인들은 메모리 셀들을 어레이의 로우(row)들을 따라서 전도성으로 상호연결할 수 있다. 각각의 메모리 셀은 디지트 라인 및 액세스 라인의 조합을 통하여 고유하게(uniquely) 어드레스 될 수 있다.
메모리 셀들은 휘발성 또는 비휘발성일 수 있다. 컴퓨터가 턴 오프될 때를 포함하여 확장된 시간 기간들 동안에 비-휘발성 메모리 셀은 데이터를 저장할 수 있다. 휘발성 메모리는 소산시키고 따라서 많은 경우에 초당 여러번 리프레쉬(refresh)되거나/재기록되는 것을 필요로 한다. 특히, 메모리 셀들은 메모리를 적어도 2개의 상이한 선택가능 상태들로 유지하거나 저장하도록 구성된다. 이진 시스템에서, 상태들은 "0" 또는 "1"인 인 것로 간주된다. 다른 시스템들에서, 적어도 몇몇 개개의 메모리 셀들은 둘 이상의 레벨들 또는 상태들의 정보를 저장하도록 구성될 수 있다.
전계 효과 트랜지스터(field effect transistor)는 메모리 셀에서 사용될 수 있는 일 유형의 전자 컴포넌트이다. 이들 트랜지스터들은 한 쌍의 전도성 소스/드레인 영역들을 포함하되 그 사이에 반전도성 채널 영역을 갖는다. 전도성 게이트(conductive gate)는 채널 영역에 인접하고 얇은 게이트 절연체(insulator)에 의해 채널 영역으로부터 분리된다. 게이트로의 적절한 전압의 인가는 전류가 채널 영역을 통하여 소스/드레인 영역들 중 하나로부터 다른 곳으로 흐르는 것을 허용한다. 전압이 게이트로부터 제거된 때, 전류 대부분은 채널 영역을 통하여 흐르는 것이 차단된다. 전계-효과 트랜지스터들은 추가 구조, 예를 들어 게이트 구성의 일부로서 가역적으로 프로그램 가능한 전하 스토리지 영역들을 또한 포함할 수 있다. 전계-효과 트랜지스터들외에 트랜지스터들, 예를 들어 바이폴라 트랜지스터들이 추가적으로 또는 대안적으로 메모리 셀들에서 사용될 수 있다. 트랜지스터들은 많은 메모리의 유형들에서 사용될 수 있다. 더구나, 트랜지스터들은 메모리외 어레이들로 형성되고 사용될 수 있다.
일 유형의 트랜지스터는 강유전체 전계 효과 트랜지스터 (FeFET)이고 게이트 구성의 적어도 일부 부분이 강유전체(ferroelectric) 재료를 포함한다. 이런 재료들은 두개의 안정한 분극 상태들에 의해 특징된다. 전계 효과 트랜지스터들에 이들 상이한 상태들은 트랜지스터에 대한 상이한 임계 전압 (Vt) 또는 선택된 동작 전압에 대한 상이한 채널 전도성에 의해 특징지어질 수 있다. 강유전체 재료의 분극 상태는 적절한 프로그래밍 전압들의 인가에 의해 변화될 수 있고, 이는 고 채널 전도도 또는 저 채널 전도도 중 하나로 귀결된다. 강유전체 분극 상태에 의해 작동되는 고 및 저 전도도는 프로그래밍 게이트 전압의 제거 후에 (적어도 얼마간) 잔류한다. 채널 상태는 강유전체 분극을 교란시키지 않는 작은 드레인 전압을 인가함으로써 판독될 수 있다.
도면은 예시적인 실시예의 리세스된 FeFET의 도식적인 단면도이다.
통상의 FeFET들로 발생할 수 있는 문제는 강유전체 재료의 분극 상태가 완전히 스위치되기 전에 계면(interfacial)의 산화물이 항복을 접할 수 있다는 것이다. 이것은 강유전체 재료를 순환(cycle) 시키는 데 있어서 어려움들로 이어질 수 있고 및/또는 강유전체 재료를 완전히 스위칭시키는데 어려움드로 이어질 수 있다. 본 출원에 제공된 일부 실시예들에서는, 리세스된 FeFET들이 제시된다. 이런 리세스된 디바이스들은 통상의 FeFET들과 관련된 문제가 있는 계면의 산화물 항복(breakdown)을 완화 또는 방지할 수 있다.
도면에 관련하여, 베이스 (12)에 통합된 대표적 실시예 트랜지스터 구성 (10)가 도시된다.
베이스(12)는 반도체 재료를 포함할 수 있으며, 몇몇 실시예들에서 단결성 실리콘을 포함하거나, 본질적으로 이루어지거나 또는 이루어진다. 몇몇 실시예들에서, 베이스(12)는 반도체 기판을 포함하는 것으로 간주될 수 있다. 용어 "반도체 기판(semiconductor substrate)"은 반도체 웨이퍼와 같은 벌크 반도체 재료들(단독으로 또는 다른 재료들을 포함한 어셈블리들로), 및 반도체 재료 층들(단독으로 또는 다른 재료들을 포함한 어셈블리들로)을 포함하는, 반도체 재료를 포함한 임의의 구성을 의미하지만, 이에 제한되지 않는다. 용어 "기판(substrate)"은 상기 설명된 반도체 기판들을 포함한, 임의의 지지 구조를 나타내지만, 이에 제한되지 않는다. 몇몇 실시예들에서, 베이스(12)는 집적 회로 제작과 연관된 하나 이상의 재료들을 포함한 반도체 기판에 대응할 수 있다. 재료들 중 일부는 베이스(12)의 도시된 영역 아래에 있을 수 있고 및/또는 베이스(12)의 도시된 영역에 횡 방향으로 인접할 수 있으며; 예를 들면, 내화 금속 재료들, 장벽 재료들, 확산 재료들, 절연체 재료들 등 중 하나 이상에 대응할 수 있다.
반도체 베이스는 p형 도핑된 영역 및 n형 도핑된 영역들을 포함하는 것으로 도시된다 (n형 도핑된 영역들은 구체적으로 고농도-도핑된 “n+” 영역들인 것으로 도시되는).
리세스 (14)는 베이스 (12)내로 연장된다. 리세스는 깊이 “D”까지 연장된다. 이런 깊이는 임의의 적절한 치수일 수 있고; 일부 실시예들에서는 약 500Å 내지 약 5000Å의 범위내에 있을 수 있다. 리세스는 폭 “W1”을 가진다. 이런 폭은 임의의 적절한 치수일 수 있고; 일부 실시예들에서는 약 14 nm 내지 약 20 nm의 범위 내에 있을 수 있다.
절연 재료 (16)는 리세스 막을 형성한다(line). 절연 재료는 위쪽으로 개방된(upwardly-opening) 컨테이너 형상을 갖는 구조 (17)로 구성된다. 절연 재료 (16)는 그것을 구성 (10)의 다른 절연 재료들과 구별하기 위해 제 1 절연 재료로 지칭될 수 있고 구조 (17)는 제 1 절연 구조로 지칭될 수 있다. 절연 구조 (17)는 균질(homogeneous)일 수 있거나 (도시된 바와 같이) 또는 다수의 별개의 재료들 (예를 들어, 라미네이트(laminate))을 포함할 수 있다. 일부 실시예들에서, 구조(17)는 하나이상의 산화들(oxide)을 포함하거나, 본질적으로 이루어지거나, 이루어질 수 있다. 일부 실시예들에서, 구조(17)는 실리콘 이산화물 및 실리콘 질화물 중 하나 또는 둘 모두를 포함하거나, 본질적으로 이루어지거나, 이루어질 수 있다.
절연 재료 (16)는 두께 “T1”를 가진다. 이런 두께는 임의의 적절한 치수일 수 있고; 일부 실시예들에서는 약 5Å 내지 약 10Å의 범위내에 있을 수 있다.
전도성 재료 (18)가 절연 구조 (17)의 내부 막을 형성하고, 위쪽으로 개방된 컨테이너 형상을 갖는 전도성 구조 (19)로서 구성된다. 도시된 실시예에서, 전도성 구조 (19)는 컨테이너 형상의 절연 구조 (17)의 하단 영역 (30)내에 네스트(nest)되고, 절연 구조 (17)의 상단 영역 (32)을 따라서는 아니다.
절연 재료 (18)은 그것을 구성 (10)의 다른 전도성 재료들과 구별하기 위해 제 1 전도성 재료로 지칭될 수 있고 구조 (19)는 제 1 전도성 구조로 지칭될 수 있다.
전도성 구조 (19)는 균질일 수 있거나 (도시된 바와 같이) 또는 다수의 별개의 재료들을 포함할 수 있다. 일부 실시예들에서, 전도성 구조 (19)는 하나 이상의 다양한 금속들 (예를 들어, 텅스텐, 티타늄, 등), 금속-함유 조성물들 (예를 들어, 금속 질화물, 금속 탄화물, 금속 규화물, 등), 및 전도성으로-도핑된 반도체 재료들 (예를 들어, 전도성으로-도핑된 실리콘, 전도성으로-도핑된 게르마늄, 등)을 포함할 수 있거나, 본질적으로 이루어지거나 또는 이루어 질 수 있다. 예를 들어, 일부 실시예들에서, 전도성 구조(19)는 티타늄 질화물 및 탄탈륨 질화물 중 하나 또는 둘 모두를 포함하거나, 본질적으로 이루어지거나, 이루어 질 수 있다.
전도성 재료 (18)는 두께 “T2”를 가진다. 이런 두께는 임의의 적절한 치수일 수 있고; 일부 실시예들에서는 약 10Å 내지 약 20Å의 범위내에 있을 수 있다.
강유전체 재료 (20)는 컨테이너 형상의 구조들 (17 및 19)내에 있다. 강유전체 재료는 위쪽으로 개방된 컨테이너 형상의 강유전체 구조 (21)로 구성된다. 도시된 실시예에서, 강유전체 구조 (21)는 절연 구조 (17)의 하단 영역 (30)내에 하단 영역 (34)을 갖고, 절연 구조의 상단 영역 (32)내에 상단 영역 (36)을 가진다. 강유전체 구조 (21)의 상단 영역 (36)은 전도성 구조 (19) 위에 있고 절연 재료 (16)에 직접 맞닿는다. 강유전체 구조의 하단 영역 (34)은 컨테이너 형상의 전도성 구조 (19)내에 네스트된다.
강유전체 구조 (21)는 균질일 수 있거나 (도시된 바와 같이) 또는 다수의 별개의 재료들을 포함할 수 있다. 일부 실시예들에서, 강유전체 구조(21)는 하나이상의 금속 산화들을 포함하거나, 본질적으로 이루어지거나, 이루어질 수 있다. 예를 들어, 일부 실시예들에서 강유전체 구조 (21)는 알루미늄, 알루미늄 산화물, 나이오븀, 나이오븀 산화물, 지르코늄, 지르코늄 산화물, 하프늄, 하프늄 산화물, 납 지르코늄 티타네이트, 및 바륨 스트론튬 티타네이트 중 하나이상을 포함하거나, 본질적으로 이루어지거나 또는 이루어질 수 있다. 일부 실시예들에서, 강유전체 재료 (20)는 실리콘, 알루미늄, 란타넘, 이트륨, 어븀, 칼슘, 마그네슘, 스트론튬, 및 희토류 원소 중 하나이상을 포함하는 도펀트를 그 내부에 가질 수 있다. 일부 실시예들에서 이용될 수 있는 강유전체 재료들의 두개의 특정 예들은 HfxSiyOz 및 HfxZryOz이다.
강유전체 재료 (20)는 두께 “T3”를 가진다. 이런 두께는 임의의 적절한 치수일 수 있고; 일부 실시예들에서는 약 30Å 내지 약 50Å의 범위내에 있을 수 있다.
전도성 재료 (22)가 컨테이너 형상의 강유전체 구조 (21)의 하단 영역 (34)내에 있다. 전도성 재료 (22)는 강유전체 구조 (21)의 컨테이너 형상을 부분적으로 채우는 전도성 구조 (23)로 구성된다. 재료 (22)는 제 2 전도성 재료로 지칭될 수 있고, 구조 (23)는 제 2 전도성 구조로 지칭될 수 있다.
전도성 구조 (23)는 균질일 수 있거나 (도시된 바와 같이) 또는 다수의 별개의 재료들을 포함할 수 있다. 일부 실시예들에서, 전도성 구조 (23)은 다양한 금속들 (예를 들어, 텅스텐, 티타늄, 등), 금속-함유 조성물들 (예를 들어, 금속 질화물, 금속 탄화물, 금속 규화물, 등), 및 전도성으로-도핑된 반도체 재료들 (예를 들어, 전도성으로-도핑된 실리콘, 전도성으로-도핑된 게르마늄, 등)을 포함하거나, 본질적으로 이루어지거나 또는 이루어질 수 있다. 예를 들어, 일부 실시예들에서, 전도성 구조(23)는 티타늄 질화물 및 텅스텐 중 하나 또는 둘 모두를 포함하거나, 본질적으로 이루어지거나, 이루어 질 수 있다.
제 2 전도성 구조 (23)는 제 1 전도성 구조 (19)의 최상단 표면 (52) 아래에 최상단 표면 (50)을 가진다.
제 2 전도성 구조 (23)는 최상단 표면 (50)을 가로질러 폭 “W2”을 가진다. 이런 폭은 임의의 적절한 치수일 수 있고; 일부 실시예들에서는 약 40Å 내지 약 60Å의 범위내에 있을 수 있다.
절연 재료 (24)는 전도성 재료 (22) 위에 그리고 컨테이너 형상의 강유전체 구조 (21) 내에 있다. 절연 재료 (24)는 절연 구조 (25)로 구성된다. 일부 실시예들에서, 절연 재료 (24)는 제 2 절연 재료로 지칭될 수 있고, 구조 (25)는 제 2 절연 구조로 지칭될 수 있다.
절연 구조 (25)는 균질일 수 있거나 (도시된 바와 같이) 또는 다수의 별개의 재료들을 포함할 수 있다. 일부 실시예들에서, 구조(25)는 실리콘 이산화물 및 실리콘 질화물 중 하나 또는 둘 모두를 포함하거나, 본질적으로 이루어지거나, 이루어질 수 있다.
베이스 (12)의 n형 도핑된 영역들은 서로 제 1 절연 구조 (17)의 반대 측면들상에 있는 한 쌍의 소스/드레인 영역들 (60 및 62)을 형성한다. 채널 영역 (63)은 베이스 (12)의 p형 도핑된 부분내에 있고, 소스/드레인 영역들 (60)/(62) 중 하나로부터 다른 하나로 연장된다. 채널 영역은 절연 구조 (17)의 외부 주변부(periphery)를 따라서 있다.
비록 소스/드레인 영역들은 n형 도핑된 것으로 도시되고 채널 영역은 p형 도핑된 것으로 도시되지만, 다른 실시예들에서 다른 도핑 기법들이 이용될 수 있다. 또한, 비록 채널 영역은 베이스 (12)의 나머지와 동일한 반도체 재료를 포함하는 것으로 도시되지만, 다른 실시예들에서 채널 영역의 적어도 일부는 베이스의 다른 영역들과 다른 조성물을 포함할 수 있다. 일부 실시예들에서 채널 영역 (63)을 구성하는 재료는 채널 재료로 지칭될 수 있다. 이런 채널 재료는 베이스 (12)의 단결정질 실리콘을 포함할 수 있고 일부 실시예들에서, 또는 다른 실시예들에서는 다른 반도체 재료를 포함할 수 있다. 채널 재료는 베이스 (12)의 다른 영역들과 상이하게 도핑될 수 있고, 예를 들어, 그 내부에 제공된 임계 전압 도펀트를 가질 수 있다.
도시된 실시예에서, 전도성 구조 (19)의 최상단 표면들 (52)은 소스/드레인 영역들 (60)/(62)의 최하단 표면들과 대강 동일한 레벨에 있고 따라서 소스/드레인 영역들 (60)/(62)과 전도성 구조 (19)의 수직으로의 중첩은 만약에 있다도 거의 없다. 다른 실시예들에서, 전도성 구조 (19)는 소스/드레인 영역들과 전도성 구조 (19)의 수직으로의 중첩이 있도록 적어도 부분적으로 절연 구조 (17)의 예시된 상단 영역 (32)을 따라서 연장될 수 있다.
트랜지스터 구성 (10)은 MFMIS (금속-강유전체-금속-절연체-기판) 디바이스로 이용될 수 있다. 구체적으로, 전도성 구조 (23)는 디바이스의 제어 게이트에 해당할 수 있고, 전도성 구조 (19)는 디바이스의 플로팅 게이트에 해당할 수 있다. 트랜지스터 구성 (10)의 구성의 장점은 제어 게이트가 플로팅 게이트의 최상단 표면 (52) 아래에 리세스되고 컨테이너 형상의 플로팅 게이트내에 있기 때문에 플로팅 게이트의 면적이 제어 게이트의 면적보다 더 크다는 것이다. 이것은 통상의 디바이스들에 비하여 강유전체 재료 (20) 및 절연 재료 (16)에 걸쳐 개선된 전기장 분포를 가능하게 할 수 있다. 일부 실시예들에서, 충분한 전기장이 강유전체 재료 (20)에 걸쳐 전개될 수 있어서 설사 절연 재료 (16)에 걸쳐 전기장이 항복 전압보다 작게 잔존할지라도 강유전체 재료의 분극의 스위칭을 가능하게 한다.
예시된 트랜지스터 구성은 통합 회로부 (예를 들어, 메모리 어레이)에 활용되는 복수개의 실질적으로 같은 구성들 중 하나일 수 있다. 제어 게이트는 도면의 단면에 관하여 페이지 안으로 그리고 페이지 밖으로 연장되는 전도성 워드라인의 일부일 수 있고, 복수개의 워드라인들을 나타내는 이런 워드라인은 트랜지스터 구성들의 어레이에 걸쳐 연장될 수 있다. 비트라인들(미도시)은 워드라인들에 실질적으로 직교하여 연장될 수 있다. 트랜지스터 구성들은 트랜지스터 구성들 (예를 들어, 전도성 재료 (18), 전도성으로-도핑된 소스/드레인 영역들 (60)/(62), 및 어쩌면 또한 강유전체 재료 (20))의 다양한 재료들을 워드라인들을 따라서 별개의 세그먼트들로 슬라이스함으로써 워드 라인들 방향들을 따라서 서로 전기적으로 절연될 수 있다.
소스/드레인 영역들 (60)/(62)은 집적 회로의 다른 컴포넌트들에 전기적으로 연결될 수 있다. 예를 들어, 소스/드레인 영역들 중 하나는 비트라인 (미도시)에 전기적으로 결합될 수 있고 다른 하나는 전하-스토리지 디바이스 (예를 들어 커패시터)에, 또는 메모리 셀 (예를 들어, 상 변화 메모리 셀, 전도성 브리징 RAM 셀, 다른 유형의 RRAM 셀, 자기 RAM 셀, 등)에 전기적으로 결합될 수 있다.
도면에 도시된 구성은 임의의 적절한 제조 시퀀스를 이용하여 형성될 수 있다. 예제 제조 시퀀스들은 구성의 구조들 및 다양한 재료들을 형성하기 위해 마스킹, 에칭, 주입 및 증착의 다양한 조합들을 사용할 수 있다. 예를 들어, 리세스 (14)는 베이스 (12)상에 패터닝된 마스크 및 베이스 내로의 적절한 에칭을 활용하여 형성될 수 있다. 이어서, 다양한 재료들 (16,18,20,22 및 24)은 증착, 에칭, 및 가능한 마스킹의 다양한 조합들을 활용하여 리세스내에 형성될 수 있다. 임계 전압 주입들 (만약 원한다면)이 리세스 형성후에 제공될 수 있다. 소스/드레인 영역들 (60)/(62)의 n형 도핑은 일부 실시예들에서 리세스를 형성하기 전에, 및/또는 다른 실시예들에서는 리세스 형성 후에 전도될 수 있다.
상기 논의된 전자 디바이스들은 전자 시스템들에 통합될 수 있다. 이러한 전자 시스템들은, 예를 들면, 메모리 모듈들, 디바이스 드라이버들, 전력 모듈들, 통신 모뎀들, 프로세서 모듈들, 및 애플리케이션-특정 모듈들에서 사용될 수 있으며 다층, 다중칩 모듈들을 포함할 수 있다. 전자 시스템들은 예를 들면, 클록들, 텔레비전들, 셀 전화들, 개인용 컴퓨터들, 자동차들, 산업용 제어 시스템들, 항공기 등과 같은, 광범위한 시스템들 중 임의의 것일 수 있다.
다른 식으로 특정되지 않으면, 본 출원에서 설명된 다양한 재료들, 물질들, 조성물, 등이 예를 들어 ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 등을 포함하여 현재 알려지거나 또는 아직 개발되지 않은 임의의 적절한 방법론으로 형성될 수 있다.
용어들 “유전체(dielectric)” 및 “전기적으로 절연의(electrically insulative)”의 각각은 절연의 전기적 특성들을 갖는 재료들을 설명하는데 활용될 수 있다. 둘 모두의 용어들은 본 발명에서 동의어로 간주된다. 일부 경우들에서 용어 “유전체”, 및 다른 경우들에서 용어 “전기적으로 절연”의 활용은 선행하는 베이시스를 단순화하기 위해 언어 변형을 제공하기 위해 이용될 수 있고, 임의의 상당한 화학적 또는 전기적 차이들을 나타내기 위해 활용되지는 않는다.
도면들에서 다양한 실시예들의 특정한 배향은 단지 예시적인 목적들을 위한 것이며, 실시예들은 몇몇 애플리케이션들에서 도시된 배향들에 대해 회전될 수 있다. 여기에 제공된 설명, 및 이어지는 청구항들은, 구조들이 도면들의 특정한 배향에 있는지, 또는 이러한 배향에 대하여 회전되는지에 관계없이, 다양한 특징들 사이에서의 설명된 관계들을 갖는 임의의 구조들과 관련된다.
첨부한 도면들의 단면도는 단지 단면의 평면 내에서의 특징만을 도시하며, 도면을 단순화하기 위해 단면의 평면 뒤에 재료를 도시하지 않는다.
구조가 또 다른 구조 "상에(on)" 또는 "에 맞대어(against)" 있는 것으로서 상기 나타내어질 때, 그것은 다른 구조상에 직접 있을 수 있거나 또는 매개 구조들이 또한 존재할 수 있다. 반대로, 구조가 또 다른 구조 "상에 직접(directly on)" 또는 "에 직접 맞대어 (directly against)" 있는 것으로 나타내어질 때, 존재하는 중간 구조들은 없다. 구조가 또 다른 구조에 "연결(connected)" 또는 "결합(coupled)"되어 있는 것으로 나타내어질 때, 그것은 다른 구조에 직접 연결되거나 또는 결합될 수 있거나, 또는 매개 구조들이 존재할 수 있다. 반대로, 구조가 또 다른 구조에 "직접 연결(directly connected)" 또는 "직접 결합(directly coupled)"된 것으로 나타내어질 때, 존재하는 매개 구조들은 없다.
예시적인 실시예에서, 트랜지스터 구성은 베이스내 리세스에 막을 형성하는 제 1 절연 구조를 포함한다. 제 1 전도성 구조는 제 1 절연 구조의 내부에 막을 형성하고, 강유전체 구조는 제 1 전도성 구조의 내부에 막을 형성한다. 제 2 전도성 구조는 강유전체 구조의 하단 영역내에 있고, 제 2 전도성 구조는 제 1 전도성 구조의 최상단 표면 아래에 최상단 표면을 갖는다. 제 2 절연 구조는 제 2 전도성 구조 위에 그리고 강유전체 구조내에 있다. 한 쌍의 소스/드레인 영역들은 서로 제 1 절연 구조의 반대 측면들상에 있고 그리고 제 1 절연 구조의 상단 영역에 인접하다.
예시적인 실시예에서, 트랜지스터 구성은 베이스(base) 내에 위쪽으로 개방된(upwardly-opening) 컨테이너 형상의 제 1 절연 구조를 포함한다. 위쪽으로 개방된 컨테이너 형상의 제 1 전도성 구조는 컨테이너 형상의 제 1 절연 구조의 하단 영역내에 네스트된다. 위쪽으로 개방된 컨테이너 형상의 강유전체 구조는 상기 제 1 절연 구조내에 그리고 상기 제 1 전도성 구조 위에 있다. 제 2 전도성 구조는 컨테이너 형상의 강유전체 구조의 하단 영역내에 있다. 제 2 전도성 구조는 제 1 전도성 구조의 최상단 표면 아래에 최상단 표면을 갖는다. 제 2 절연 구조는 제 2 전도성 구조 위에 그리고 컨테이너 형상의 강유전체 구조내에 있다. 한 쌍의 소스/드레인 영역들은 서로 제 1 절연 구조의 반대 측면들상에 그리고 컨테이너 형상의 제 1 절연 구조의 상단 영역에 인접하다. 채널 재료는 컨테이너 형상의 제 1 절연 구조의 바깥쪽 영역을 있고 따라서 그리고 소스/드레인 영역들 중 하나로부터 다른 것으로 연장된다.
예시적인 실시예에서, 트랜지스터 구성은 반도체 베이스로서 그 내부에 연장되는 리세스를 갖는 반도체 베이스를 포함한다. 제 1 절연 재료는 리세스에 막을 형성하고 위쪽으로 개방된 컨테이너 형상을 갖는 제 1 절연 구조로서 구성된다. 제 1 전도성 재료는 제 1 절연 구조내에 있다. 제 1 전도성 재료는 제 1 절연 구조의 위쪽으로 개방된 컨테이너 형상의 하단 영역을 따라서 있고 제 1 절연 구조의 위쪽으로 개방된 컨테이너 형상의 상단 영역을 따라서는 없다. 제 1 전도성 재료는 위쪽으로 개방된 컨테이너 형상을 갖는 제 1 전도성 구조로서 구성되고 제 1 절연 구조의 위쪽으로 개방된 컨테이너 형상의 하단 영역내에 네스트된다. 강유전체 재료는 제 1 절연 구조 그리고 제 1 전도성 구조 내에 있다. 강유전체 재료는 위쪽으로 개방된 컨테이너 형상을 강유전체 구조로서 구성된다. 강유전체 구조 컨테이너 형상의 상단 영역은 제 1 전도성 구조 위에 있고 제 1 절연 구조에 직접 맞닿고, 및 강유전체 구조의 하단 영역은 제 1 전도성 구조의 위쪽으로 개방된 컨테이너 형상내에 네스트된다. 제 2 전도성 재료는 강유전체 구조의 위쪽으로 개방된 컨테이너 형상의 하단 영역내에 있다. 제 2 전도성 재료는 제 1 전도성 구조의 최상단 표면 아래에 최상단 표면을 갖는 제 2 전도성 구조로서 구성된다. 제 2 절연 재료는 제 2 전도성 재료 위에 있고 강유전체 구조의 위쪽으로 개방된 컨테이너 형상내에 있다. 한 쌍의 소스/드레인 영역들은 제 1 절연 구조의 위쪽으로 개방된 컨테이너 형상의 상단 영역에 인접하고 서로 제 1 절연 구조의 반대 측면들 상에 있다.
청구된 본 발명은 이하이다:

Claims (20)

  1. 집적 구성으로서,
    대향하는 측벽 구조들 및 상기 대향하는 측벽 구조들 사이의 개구를 포함하는 제 1 전도성 구조로서, 상기 개구는 내부 베이스를 가지며 상기 제 1 전도성 구조의 최상단 표면으로부터 연장하는, 상기 제 1 전도성 구조;
    상기 개구의 내부에 막을 형성하며 그 안에 리세스를 갖는 강유전체 재료;
    상기 리세스의 하단 영역 내의 제 2 전도성 구조로서, 상기 제 1 전도성 구조의 최상단 표면 아래에 최상단 표면을 갖는, 상기 제 2 전도성 구조; 및
    상기 제 1 전도성 구조의 서로 대향하는 측면들 상의 한 쌍의 소스/드레인 영역들을 포함하는, 집적 구성.
  2. 청구항 1에 있어서, 상기 제 1 전도성 구조는 금속을 포함하는, 집적 구성.
  3. 청구항 1에 있어서, 상기 제 1 전도성 구조는 금속 질화물을 포함하는, 집적 구성.
  4. 청구항 1에 있어서, 상기 제 1 전도성 구조는 티타늄 질화물 및 탄탈륨 질화물 중 하나 또는 둘 모두를 포함하는, 집적 구성.
  5. 청구항 1에 있어서, 상기 강유전체 재료는 금속 산화물을 포함하는, 집적 구성.
  6. 청구항 5에 있어서, 상기 강유전체 재료는 알루미늄, 바륨, 칼슘, 어븀, 하프늄, 란타넘, 납, 마그네슘, 나이오븀, 스트론튬, 티타늄, 이트륨 및 지르코늄 중 하나 이상을 포함하는, 집적 구성.
  7. 청구항 1에 있어서, 상기 제 2 전도성 구조는 금속을 포함하는, 집적 구성.
  8. 청구항 1에 있어서, 상기 제 2 전도성 구조는 텅스텐 및 티타늄 질화물 중 하나 또는 둘 모두를 포함하는, 집적 구성.
  9. 청구항 1에 있어서, 상기 베이스는 단결정질 실리콘을 포함하고; 상기 소스/드레인 영역들은 상기 베이스의 상기 단결정질 실리콘의 n형 도핑된 영역들이고; 및 상기 소스/드레인 영역들 사이에 채널 영역은 상기 베이스의 상기 단결정질 실리콘의 p형 도핑된 영역인, 집적 구성.
  10. 집적 구성으로서,
    베이스 표면, 상부 표면 및 대향하는 측벽들을 포함하는 바깥쪽 주변부를 갖는 제 1 전도성 재료;
    상기 베이스 표면에 맞닿아 있고 그리고 상기 대향하는 측벽들에 맞닿아 있는 강유전체 재료;
    상기 강유전체 재료에 의해 상기 제 1 전도성 재료로부터 이격되며 상기 베이스 표면 및 대향하는 측벽들을 따라서 있는 제 2 전도성 재료;
    상부 표면으로부터 연장하는 개구를 갖는 실리콘 함유 베이스 재료로서, 상기 제 1 전도성 재료, 상기 강유전체 재료 및 상기 제 2 전도성 재료의 각각은 상기 개구 내에 배치되어 있는, 상기 실리콘 함유 베이스 재료; 및
    상기 제 1 전도성 재료의 상기 상부 표면 위의 절연 재료로서 상기 개구 내에서 연장하는 절연 재료를 포함하는, 집적 구성.
  11. 청구항 10에 있어서, 상기 제 2 전도성 재료와 상기 실리콘 함유 베이스 재료 사이에 절연 구조를 더 포함하는, 집적 구성.
  12. 청구항 11에 있어서, 상기 절연 구조는, 상기 제 2 전도성 재료를 넘어 높이 방향으로 위쪽으로 연장하는 상단 영역을 포함하는, 집적 구성.
  13. 청구항 12에 있어서, 상기 강유전체 재료는 상기 절연 구조의 상기 상단 영역과 직접 접촉해 있는, 집적 구성.
  14. 청구항 12에 있어서, 상기 절연 구조는 제 1 절연 구조이며, 상기 제 1 전도성 재료 위에서 높이 방향으로 상기 제 1 전도성 재료와 직접 접촉해 있는 제 2 절연 구조를 더 포함하는, 집적 구성.
  15. 청구항 14에 있어서, 상기 제 2 절연 구조는 균질한, 집적 구성.
  16. 청구항 14에 있어서, 상기 제 2 절연 구조는 다수의 별개의 재료들을 포함하는, 집적 구성.
  17. 집적 구성으로서,
    그 안으로 연장하는 리세스를 갖는 반도체 베이스;
    상기 리세스에 막을 형성하는 제 1 절연 재료;
    상기 제 1 절연 재료의 내부적으로 안쪽의 상기 리세스 내의 플로팅 게이트로서, 상기 플로팅 게이트는 내부 측벽들 및 내부 베이스 표면을 가지며, 상기 내부 측벽들은 상기 베이스 표면 위로 제 1 높이까지 연장하는, 상기 플로팅 게이트;
    상기 내부 측벽들을 따라서, 그리고 상기 내부 베이스 표면을 따라서 막을 형성하는 강유전체 재료; 및
    상기 리세스 내에 있고 상기 강유전체 재료와 물리적으로 직접 접촉해 있는 제어 게이트로서, 상기 제어 게이트는 상기 제 1 높이보다 낮은 제 2 높이에서 상부 표면을 갖는, 상기 제어 게이트를 포함하는 집적 구성.
  18. 청구항 17에 있어서, 상기 제어 게이트 위에서 상기 제어 게이트와 물리적으로 직접 접촉해 있는 절연 구조를 더 포함하는, 집적 구성.
  19. 청구항 18에 있어서, 상기 절연 구조는 상기 강유전체 재료와 물리적으로 직접 접촉해 있는 대향하는 측벽들을 갖는, 집적 구성.
  20. 청구항 17에 있어서, 상기 강유전체 재료는 알루미늄, 바륨, 칼슘, 어븀, 하프늄, 란타넘, 납, 마그네슘, 나이오븀, 스트론튬, 티타늄, 이트륨 및 지르코늄 중 하나 이상을 포함하는, 집적 구성.
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