KR20130005878A - 저저항 반도체 소자 - Google Patents

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KR20130005878A
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Abstract

본 발명은 저저항 반도체 소자에 관한 것으로서, 더욱 구체적으로는 셀 콘택홀이 형성된 절연막; 및 상기 셀 콘택홀 내에 제공되고, 상기 셀 콘택홀의 축방향에 대하여 기울어진 상부표면을 갖는 스위칭 소자를 포함하는 반도체 소자에 관한 것이다. 본 발명에 따른 저저항 반도체 소자를 이용하면, 콘택 저항이 낮아 소비 전력이 낮고 동작 특성이 우수한 반도체 소자를 얻을 수 있다.

Description

저저항 반도체 소자 {Low-resistance semiconductor device}
본 발명 개념은 저저항 반도체 소자에 관한 것으로서, 더욱 구체적으로는 콘택 저항이 크게 낮아진 반도체 소자에 관한 것이다.
반도체 소자의 소형화가 요구됨에 따라 스토리지 소자로서 상변화 물질을 사용하는 기술이 개발되고 있다. 상변화 물질을 이용한 메모리 소자는 물질의 상변화에 따른 저항의 변화를 이용한 메모리 소자로서, 인가되는 전압의 크기와 지속시간에 따라 물질의 상(相, phase)이 가역적으로 변화하는 것을 이용한다. 또한, 이러한 상변화 물질을 이용한 스토리지 소자는 트랜지스터 또는 다이오드와 같은 스위칭 소자와 함께 결합되어 하나의 기억단위로서 활용될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 콘택 저항이 낮아 소비 전력이 낮고 동작 특성이 우수한 반도체 소자를 제공하는 것이다.
본 발명은 상기 기술적 과제를 이루기 위하여, 본 발명 개념의 일 태양은 셀 콘택홀이 형성된 절연막; 및 상기 셀 콘택홀 내에 제공된 스위칭 소자를 포함하고, 상기 스위칭 소자의 상부 표면의 적어도 일부가 상기 셀 콘택홀의 축방향에 대하여 기울어진 반도체 소자를 제공한다. 상기 반도체 소자는 상기 스위칭 소자와 전기적으로 연결된 스토리지 소자; 및 상기 스토리지 소자와 전기적으로 연결된 비트라인을 더 포함할 수 있다. 나아가, 상기 반도체 소자는 상기 스토리지 소자의 하부에 형성된 하부 전극 및 상기 스토리지 소자의 상부에 형성된 상부 전극을 더 포함할 수 있다. 이 때, 상기 하부 전극이 상기 셀 콘택홀 내에 형성될 수 있고, 상기 하부 전극의 전체 측벽은 상기 셀 콘택홀의 측벽과 직접 접할 수 있다. 특히, 상기 셀 콘택홀의 측벽에는 스페이서가 형성되어 있지 않을 수 있다. 다시 말해, 상기 하부 전극의 전체 측벽이 상기 셀 콘택홀의 측벽과 직접 접할 수 있다.
상기 스토리지 소자는 캐패시터(capacitor), 상변화 메모리 (phase-change RAM, PRAM) 소자, 저항 메모리 (resistive RAM, RRAM) 소자, 강유전체 메모리 (ferroelectric RAM, FeRAM) 소자, 또는 고체자기 메모리 (magnetic RAM, MRAM) 소자일 수 있다.
또한, 상기 스위칭 소자의 상부 표면에는 오믹층으로서 금속 실리사이드가 형성되어 있을 수 있다.
또, 상기 스위칭 소자는 다이오드일 수 있다. 이 때, 상기 다이오드의 상부 표면이 상기 셀 콘택홀의 축과 이루는 각도는 약 30도 내지 약 80도일 수 있다. 상기 스위칭 소자의 상부 표면은 상기 셀 콘택홀의 높이의 20% 내지 80% 사이에 위치할 수 있다.
또, 상기 셀 콘택홀의 수평 단면은 타원 또는 직사각형일 수 있다. 이 때, 상기 타원 또는 직사각형의 종횡비(aspect ratio)는 약 1.2 내지 약 3일 수 있다.
본 발명의 상기 기술적 과제를 이루기 위하여, 본 발명 개념의 다른 태양은 반도체 기판으로부터 에피택셜 성장된 스위칭 소자를 포함하고, 상기 스위칭 소자의 상부 표면의 적어도 일부가 상기 반도체 기판의 표면에 대하여 기울어져 있고, 상기 스위칭 소자 내에 p-n 접합을 포함하는 반도체 소자를 제공한다. 이 때, 상기 p-n 접합의 계면도 상기 반도체 기판의 표면과 평행하지 않도록 기울어져 있을 수 있다. 또한, 상기 p-n 접합이 상기 에피택셜 성장된 부분 내에 위치할 수 있다.
본 발명에 따른 저저항 반도체 소자를 이용하면, 콘택 저항이 낮아 소비 전력이 낮고 동작 특성이 우수한 반도체 소자를 얻을 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 어레이의 레이아웃을 나타낸 개념도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도들이다.
도 3은 본 발명의 실시예들에 따른 셀 콘택홀을 나타낸 평면도이다.
도 4는 본 발명의 실시예들에 따른 셀 콘택홀, p-n 접합 다이오드 및 오믹층을 나타낸 투시 사시도이다.
도 5 내지 도 10은 각각 본 발명의 실시예들에 따른 반도체 소자를 나타낸 측단면도들이다.
도 11a 내지 도 11g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
본 발명 개념의 실시예는 셀 콘택홀이 형성된 절연막; 및 상기 셀 콘택홀 내에 제공되고, 상기 셀 콘택홀의 축방향에 대하여 기울어진 상부표면을 갖는 스위칭 소자를 포함하는 반도체 소자를 제공한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자(100)의 레이아웃(layout)을 나타낸 레이아웃도이다. 도 1을 참조하면, 셀 영역(110)에서 x 방향인 제 1 방향으로 연장되는 복수의 워드 라인들(102, WL1, WL2, WL3, …, WLm)이 y 방향인 제 2 방향으로 배열되어 있다. 도 1에서는 제 1 방향과 제 2 방향이 수직인 경우를 나타내었지만, 제 1 방향과 제 2 방향이 반드시 수직이어야 할 필요는 없으며 서로 상이한 방향이면 된다. 상기 워드 라인들(102, WL1, WL2, WL3, …, WLm)은 소자 분리막(105)에 의하여 분리되어 있을 수 있다.
제 2 방향으로 연장되는 비트 라인들(131, BL1, BL2, …, BLi, BL(i+1), …, BLn)은 p-n 접합 다이오드들(113)을 사이에 두고 상기 워드 라인들(102, WL1, WL2, WL3, …, WLm)과 서로 전기적으로 연결될 수 있으며, 도 1에는 구체적으로 나타내지 않았지만 각 p-n 접합 다이오드들(113)에 대응되는 스토리지 소자(storage device)들을 더 포함할 수 있다. 선택적으로, 워드 라인들(102, WL1, WL2, WL3, …, WLm)에 수평 방향의 응력을 부여하기 위한 변형막(미도시)이 더 제공되어 있을 수 있다.
도 2는 상기 반도체 소자(100)의 구조를 보다 구체적으로 나타낸 측단면도로서 도 1의 X-X' 부분 및 Y-Y' 부분을 나타낸다. 상기 X-X' 부분은 상기 반도체 소자(100)를 x 방향을 따라 절개하는 단면이고, Y-Y' 부분은 상기 반도체 소자(100)를 y 방향을 따라 절개하는 단면이다.
도 1과 도 2를 참조하면, 반도체 기판(101)에 활성 영역들이 소자 분리막(105)에 의하여 서로 분리되어 x 방향으로 연장된다. 상기 반도체 기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 상기 반도체 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 또는 상기 반도체 기판(101)은 SOI (Silicon On Insulator) 기판, 갈륨-비소 기판, 실리콘 게르마늄 기판과 같은 반도체 기판으로 이루어질 수 있다. 상기 반도체 기판(101)에는 예를 들면, 다양한 종류의 능동 소자 또는 수동 소자와 같은 반도체 장치 형성에 필요한 단위 소자들(미도시)이 형성되어 있을 수 있다.
또한 상기 반도체 기판(101)에는 상기 단위 소자들을 분리하기 위한 소자 분리막(105)들이 형성되어 있을 수 있다. 예를 들면, 상기 소자 분리막(105)들은 실리콘 부분 산화(LOCOS, local oxidation of silicon) 공정 또는 쉘로우 트렌치 소자 분리(STI, shallow trench isolation : STI) 공정에 의하여 형성될 수 있다. 상기 반도체 기판(101)에는 상기 단위 소자들을 덮고 있는 절연막(미도시), 상기 단위 소자들에 전기적으로 연결 가능한 도전 영역들(미도시), 및 상기 단위 소자들 또는 상기 도전 영역들을 연결하는 도전성 배선들(미도시)이 형성되어 있을 수 있다.
상기 활성 영역에는 불순물을 도핑하여 워드 라인(102)을 형성할 수 있다. 예를 들면, 상기 워드 라인(102)은 불순물을 고농도로 주입하여 형성될 수 있다. 상기 워드 라인(102)을 형성하기 위하여 불순물의 농도는, 예를 들면, 1×1020 내지 1×1022 이온/cm3일 수 있다. 상기 불순물은 비소(As), 인(P), 안티몬(Sb), 비스무트(Bi)와 같은 n형 불순물일 수도 있고 붕소(B), 인듐(In), 갈륨(Ga)과 같은 p형 불순물일 수도 있다.
상기 워드 라인(102) 상에는 셀 콘택홀(111)을 구비하는 제 1 층간 절연막(107)이 형성될 수 있다.
상기 제 1 층간 절연막(107)은 BPSG (boro-phospho-silicate glass), TOSZ (tonen silazene), USG (undoped silicate glass), SOG (spin-on glass), FOX (flowable oxide), TEOS (tetraethylortho silicate) 또는 HDP CVD (high density plasma chemical vapor deposition) 산화물 등을 사용하여 형성될 수 있다. 선택적으로, 상기 제 1 층간 절연막(107)은 실리콘 질화물을 더 포함할 수 있다.
상기 셀 콘택홀(111)은 상기 제 1 층간 절연막(107)을 관통하도록 수직 방향으로 연장될 수 있다. 또한, 상기 셀 콘택홀(111)의 단면은 원형일 수도 있지만 반드시 원형일 필요는 없으며, 장축과 단축을 갖는 타원형, 정사각형, 직사각형, 그 외의 다각형 모양을 가질 수 있다. 또한, 상기 셀 콘택홀(111)의 수평 방향의 단면적은 수직 방향의 위치에 따라 일정할 수도 있지만 변화할 수도 있다. 특히, 상기 셀 콘택홀(111)은 상기 워드 라인(102) 상에 위치하도록 배치될 수 있다.
상기 셀 콘택홀(111) 내에는 스위칭 소자로서 p-n 접합 다이오드(113)가 구비될 수 있다. 상기 p-n 접합 다이오드(113)는 자신의 하부에 위치하는 활성 영역으로부터 선택적 에피택셜 성장(selective epitaxial growth, SEG)에 의하여 성장된 것일 수 있다. 도 2에서는 p-n 접합 다이오드(113)에서 하부층에 n형 반도체층(113n)이 위치하고 상부층에 p형 반도체층(113p)이 위치하는 것으로 도시되었지만 이러한 상하관계는 바뀔 수도 있다. 상기 n형 반도체층(113n)의 이온 주입 농도는, 예를 들면, 1×1018 내지 1×1020 이온/cm3일 수 있다. 상기 p형 반도체층(113p)의 이온 주입 농도는, 예를 들면, 1×1020 내지 1×1022 이온/cm3일 수 있다.
상기 p-n 접합 다이오드(113)의 상부 표면은 상기 셀 콘택홀(111)의 축 방향에 대하여 기울어져 있을 수 있다. 이에 관하여는 도 3 및 도 4를 참조하여 후술하기로 한다. 또한, 상기 p-n 접합 다이오드(113)의 상부 표면은 상기 셀 콘택홀 높이의 약 20% 내지 약 80% 사이의 범위에 위치할 수 있다. 다시 말해, 상기 p-n 접합 다이오드(113)의 상부 표면의 임의의 지점이 상기 셀 콘택홀 높이의 약 20% 내지 약 80% 사이의 범위를 벗어나지 않을 수 있다.
상기 p-n 접합 다이오드(113)의 상부 표면에는 그 위에 형성되는 하부 전극(119)과의 오믹 접촉 저항을 감소시키기 위한 오믹층(115)이 구비될 수 있다. 상기 오믹층(115)은, 예를 들면, 코발트 실리사이드, 티타늄 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다. 특히 상기 오믹층(115)은 상기 p-n 접합 다이오드(113)의 상부 표면에 실질적으로 거의 균일한 두께로 형성될 수 있다. 또한, 상기 오믹층(115)은 상기 p-n 접합 다이오드(113)의 전체 상부 표면에 대하여 형성될 수 있다.
상기 셀 콘택홀(111) 내에서 상기 오믹층(115)의 상부의 적어도 일부를 하부 전극(119)이 매립할 수 있다. 상기 하부 전극(119)은 자신의 상부에 형성될 스토리지 소자와 상기 p-n 접합 다이오드(113)를 전기적으로 연결하는 역할을 할 수 있다. 상기 하부 전극(119)은 그래파이트(graphite), 탄소나노튜브(carbon nanotube, CNT), 그래핀(graphene)과 같이 탄소를 포함하는 도전성 물질; 질화티탄(TiN), 질화탄탈륨(TaN), 질화 몰리브덴(MoN), 질화텅스텐(WN), 질화니오븀(NbN), 질화실리콘티타늄(TiSiN), 질화알루미늄티탄(TiAlN), 질화보론티탄(TiBN), 질화실리콘지르코늄(ZrSiN), 질화실리콘텅스텐(WSiN), 질화보론텅스텐(WBN), 질화알루미늄지르코늄(ZrAlN), 질화실리콘몰리브덴(MoSiN), 질화알루미늄몰리브덴(MoAlN), 질화실리콘탄탈륨(TaSiN), 질화알루미늄탄탈륨(TaAlN), 질화산화티탄(TiON), 질화산화알루미늄티탄(TiAlON), 질화산화텅스텐(WON), 질화산화탄탈륨(TaON) 또는 이들의 조합과 같이 질소를 포함하는 도전성 물질; 티타늄, 텅스텐, 몰리브덴, 탄탈륨과 같은 금속; 티타늄 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드; 또는 이들의 조합으로 형성될 수 있다.
상기 셀 콘택홀(111)의 내부에는 상기 하부 전극(119)과 상기 셀 콘택홀(111)의 측벽 사이에 스페이서와 같이 상기 제 1 층간 절연막(107)과 구별되는 별도의 절연막이 형성되지 않는다. 그 결과 상기 하부 전극(119)의 하부 표면적과 상기 오믹층(115)의 상부 표면적이 실질적으로 동일할 수 있다. 선택적으로, 상기 하부 전극(119)은 자신의 모든 측벽에서 상기 제 1 층간 절연막(107)과 직접 접촉하고 있을 수 있다. 이와 같이 함으로써, 상기 하부 전극(119)-오믹층(115)-p-n접합 다이오드(113)의 접촉 표면적이 극대화되어 접촉 저항이 최소화될 수 있다.
상기 하부 전극(119)의 상부에는 스토리지 소자(121)가 구비될 수 있다. 상기 스토리지 소자는 캐패시터(capacitor), 상변화 메모리(phase-change RAM, PRAM), 저항 메모리(resistive RAM, RRAM), 강유전체 메모리(ferroelectric RAM, FeRAM), 또는 고체자기 메모리(magnetic RAM, MRAM)일 수 있다. 여기서는 상기 스토리지 소자(121)가 상변화 메모리인 경우를 예시하지만 여기에 한정되는 것은 아니다.
상기 상변화 메모리는 칼코겐 화합물과 같은 상변화 물질막을 포함할 수 있다. 상기 상변화 물질막으로는, 예를 들면, Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, In-Sn-Sb-Te, Ag-In-Sb-Te, (5족 원소)-Sb-Te, (6족 원소)-Sb-Te, (5족 원소)-Sb-Se, (6족 원소)-Sb-Se, Ge-Sb-Te-Si, As-Sb-Te-Si, As-Ge-Sb-Te-Si, Sn-Sb-Te-Si, In-Sn-Sb-Te-Si, Ag-In-Sb-Te-Si, (5족 원소)-Sb-Te-Si, (6족 원소)-Sb-Te-Si, (5족 원소)-Sb-Se-Si, (6족 원소)-Sb-Se-Si, 또는 이들의 조합일 수 있다.
상기 저항 메모리는 NiO, HfO2, VO2, TiO2, Nb2O5, Al2O3, 또는 이들의 복합막일 수 있다.
상기 강유전체 메모리는 PZT (Pb(Zr, Ti)O3), SBT (SrBi2Ta2O3), BLT (Bi(La, Ti)O3), PLZT (Pb(La, Zr)TiO3), PNZT (Pb(Nb, Zr, Ti)O3), BFO (BiFeO3), BST (Ba(Sr, Ti)O3) 또는 이들의 복합막일 수 있다.
상기 고체자기 메모리는 강자성층으로서 약 10 Å 내지 약 100 Å 두께의 PtMn, NiMn, OsMn, IrMn, PtPdMn, PtCrMn, FeMn, 또는 이들의 복합막; 강자성 층으로서 약 5 Å 내지 약 100 Å 두께의 Co, CoFe, NiFe, 또는 이들의 복합막; 자유층으로서 약 5 Å 내지 약 100 Å 두께의 Co, CoFe, NiFe, 또는 이들의 복합막; 그리고 배리어 층으로서 AlO, MgO, 또는 이들의 복합막을 갖는 것일 수 있다.
도 2에서는 상기 스토리지 소자(121)가 상기 하부 전극(119)의 상부 표면 전체를 덮는 것으로 표시하였지만, 상기 스토리지 소자(121)는 상기 하부 전극(119)의 상부 표면의 일부만을 덮는 것일 수도 있다. 또한, 도 2에서는 상기 스토리지 소자(121)가 상기 셀 콘택홀(111)의 상부에 위치하는 실시예를 나타내었지만, 상기 스토리지 소자(121)는 셀 콘택홀 내에 한정된(confined) 형태일 수도 있다.
상기 스토리지 소자(121)의 상부에는 상부 전극(123) 및 비트라인 콘택 플러그(127)가 배치될 수 있다.
상기 상부 전극(123)은 알루미늄(Al), 구리(Cu), 알루미늄-구리(Al-Cu) 합금, 알루미늄-구리-실리콘(Al-Cu-Si) 합금, 텅스텐 실리사이드(WSi), 티타늄 텅스텐화물(TiW), 탄탈륨(Ta), 몰리브덴(Mo), 텅스텐(W) 또는 이들의 조합을 포함할 수 있다. 상기 상부 전극(123)은 상기 스토리지 소자(121)와 자기정렬적으로 형성될 수 있다.
상기 비트라인 콘택 플러그(127)는 티타늄(Ti), 텅스텐(W)과 같은 금속; 도핑된 폴리실리콘; WSi, TiSi, CoSi와 같은 금속 실리사이드; TiN, TaN, WN과 같은 금속 질화물; 또는 이들의 조합으로 형성될 수 있다.
상기 스토리지 소자(121), 상부 전극(123), 및 비트라인 콘택 플러그(127)는 각 셀 콘택홀(111)마다 배치될 수 있다. 각 스토리지 소자(121), 상부 전극(123), 및 비트라인 콘택 플러그(127)는 이웃하는 스토리지 소자(121), 상부 전극(123), 및 비트라인 콘택 플러그(127)와 제 2 층간 절연막(109)에 의하여 전기적으로 절연될 수 있다.
상기 비트라인 콘택 플러그(127)의 상부에는 비트 라인(131)이 배치될 수 있다. 상기 비트 라인(131)은 알루미늄(Al), 구리(Cu), 알루미늄-구리(Al-Cu) 합금, 알루미늄-구리-실리콘(Al-Cu-Si) 합금, 텅스텐 실리사이드(WSi), 티타늄 텅스텐화물(TiW), 탄탈륨(Ta), 몰리브덴(Mo), 텅스텐(W) 또는 이들의 조합을 포함할 수 있다.
도 3은 상기 셀 콘택홀(111)을 상세하게 설명하기 위해 워드 라인(102) 위의 제 1 층간 절연막(107)에 형성된 셀 콘택홀(111)의 평면도이다. 앞서 설명한 바와 같이, 상기 셀 콘택홀(111)의 단면 형상은 도 1에 나타낸 바와 같이 원형일 수도 있지만, 도 3의 (a)에 나타낸 바와 같이 장축과 단축을 갖는 타원형일 수 있다.
도 3의 (a)를 참조하면, 셀 콘택홀(111)은 어느 한 방향의 직경보다 그에 수직하는 방향의 직경이 더 큰 타원형일 수 있다. 도 3의 (a)에서는 x 방향의 직경(x1)보다 y 방향의 직경(y1)이 더 큰 예를 도시하였지만, 이와 반대로 x 방향의 직경(x1)이 y 방향의 직경(y1)보다 더 클 수도 있다. 또한, 도 3의 (a)에서는 장축과 단축이 각각 y 축 방향과 x 축 방향을 갖는 예를 도시하였지만 상기 셀 콘택홀(111)이 이루는 타원의 장축과 단축은 임의의 수직한 두 방향을 가질 수 있다.
또한, 상기 타원이 갖는 종횡비는 상기 장축과 단축의 비율로 정의될 수 있으며, 예를 들면, 1.2 내지 3일 수 있다.
선택적으로, 상기 셀 콘택홀(111)의 단면 형상은 도 3의 (b)에 나타낸 바와 같이 인접한 두 변의 길이가 상이한 직사각형일 수 있다. 도 3의 (b)에서는 x 방향의 길이(x2)보다 y 방향의 길이(y2)가 더 큰 예를 도시하였지만, 이와 반대로 x 방향의 길이(x2)가 y 방향의 길이(y2)보다 더 클 수도 있다. 또한, 도 3의 (b)에서는 인접하는 두 변이 각각 x 축 방향과 y 축 방향을 갖는 예를 도시하였지만 상기 셀 콘택홀(111)이 이루는 직사각형의 인접한 두 변은 임의의 수직한 두 방향을 가질 수 있다.
상기 직사각형이 갖는 종횡비는 인접하는 두 변 중 상대적으로 더 짧은 변의 길이에 대한 상대적으로 더 긴 변의 길이의 비로 정의될 수 있으며, 예를 들면, 1.2 내지 3일 수 있다.
도 4는 도 3의 셀 콘택홀(111)과 그 내부에 형성되는 p-n 접합 다이오드(113) 및 오믹층(115)을 더욱 상세하게 설명하기 위한 투시 사시도이다.
먼저 도 4의 (a)를 참조하면, 상기 셀 콘택홀(111)은 도 3의 (a)에 나타낸 바와 같이 장축과 단축을 갖는 타원형일 수 있다. 상기 셀 콘택홀(111)은 z 방향으로 연장될 수 있다. 여기서, 상기 z 방향은 상기 x 방향 및 상기 y 방향에 각각 수직인 방향으로 정의될 수 있다. 앞서 설명한 바와 같이 상기 셀 콘택홀(111)의 수평 방향의 단면적, 다시 말해 xy 평면에 평행한 평면으로 자른 단면적은 z 방향의 위치에 따라 일정할 수도 있고 변화할 수도 있다.
도 4의 (a)에서, n형 반도체층(113n)이 p형 반도체층(113p)의 하부에 위치하는 것으로 도시되었지만, 선택적으로 n형 반도체층이 p형 반도체층의 상부에 위치할 수도 있다.
상기 p-n 접합 다이오드(113)와 그의 상부에 위치하는 오믹층(115) 사이의 계면은 상기 z 축과 각도 θ1을 이룰 수 있다. 임의의 평면과 z 축이 이루는 각도는 z 축 상의 임의의 선분을 상기 평면 상에 수직으로 투영한 선분과 상기 z 축이 이루는 각도로 정의한다.
상기 각도 θ1은 수직이 아닌 예각일 수 있고, 예를 들면 30도 내지 80도일 수 있다. 또, 상기 오믹층(115)의 상부 표면이 그 위에 위치하는 하부 전극과 이루는 계면은 상기 z 축과 각도 θ2를 이룰 수 있다. 상기 오믹층(115)이 샐리사이드(Self-Aligned Silicidation, SALicide) 공정에 의하여 형성되는 경우, 상기 θ2는 상기 θ1과 실질적으로 동일할 수 있다. 따라서, 상기 θ2는, 예를 들면 30도 내지 80도일 수 있다. 그러나, 여기에 한정되는 것은 아니다. 상기 오믹층(115)은 샐리사이드 공정이 아닌 다른 방법에 의하여 형성될 수 있다.
또, 상기 p형 반도체층(113p)과 상기 n형 반도체층(113n) 사이의 계면은 상기 z 축과 각도 θ3를 이룰 수 있다. 상기 각도 θ3는 상기 p-n 접합 다이오드(113)를 이루는 두 반도체층 중 상부에 위치하는 반도체층의 형성 방법 및 θ1에 따라 다양한 각도를 가질 수 있다. 만일, 상기 상부에 위치하는 반도체층이 이온주입에 의하여 형성된다면, 상기 θ3는 상기 θ1과 실질적으로 동일하거나 비교적 유사한 각도를 가질 수 있다. 상기 θ3는 예를 들면 30도 내지 80도일 수 있다.
도 4의 (b)를 참조하면, 상기 셀 콘택홀(111)은 도 3의 (a)에 나타낸 바와 같이 장축과 단축을 갖는 타원형일 수 있다. 이하의 도 4의 (b)의 설명에 있어서, 도 4의 (a)에 관한 위의 설명과 중복되는 부분은 생략한다.
상기 p-n 접합 다이오드(113)와 그의 상부에 위치하는 오믹층(115) 사이의 계면은 상기 z 축과 각도 θ1을 이룰 수 있다. 상기 각도 θ1은 수직이 아닌 예각일 수 있고, 예를 들면 30도 내지 80도일 수 있다. 또, 상기 오믹층(115)의 상부 표면이 그 위에 위치하는 하부 전극과 이루는 계면은 상기 z 축과 각도 θ2를 이룰 수 있다. 상기 오믹층(115)이 샐리사이드 공정에 의하여 형성되는 경우, 상기 θ2는 상기 θ1과 실질적으로 동일할 수 있고, 상기 θ2는, 예를 들면 30도 내지 80도일 수 있다.
또, 상기 p형 반도체층(113p)과 상기 n형 반도체층(113n) 사이의 계면은 상기 z 축과 각도 θ3를 이룰 수 있으며, 상기 각도 θ3는 상기 p-n 접합 다이오드(113)를 이루는 두 반도체층 중 상부에 위치하는 반도체층의 형성 방법 및 θ1에 따라 다양한 각도를 가질 수 있다. 만일, 상기 상부에 위치하는 반도체층이 이온주입에 의하여 형성된다면, 상기 θ3는 상기 θ1과 실질적으로 동일하거나 유사한 각도를 가질 수 있다. 상기 θ3는 예를 들면 30도 내지 80도일 수 있다.
이와 같이 상기 p-n 접합 다이오드(113)의 상부 표면이 기울여져 있음으로써 접촉 표면적이 증가하기 때문에 오믹 콘택으로 인한 저항을 더욱 줄일 수 있다. 그 결과 소자 신뢰성이 더욱 향상될 수 있다.
도 5 내지 도 10은 각각 본 발명의 실시예들에 따른 반도체 소자를 나타낸 측단면도들이다.
도 5 및 도 6을 참조하면, p-n 접합 다이오드(113)의 상부 표면이 상부를 향하여 볼록하거나 오목한 형상을 지닐 수 있다. 상기 p-n 접합 다이오드(113)의 SEG 성장 조건에 따라 상부 표면의 형상을 조절하는 것이 가능하다. 도 5와 도 6에서는 상기 p-n 접합 다이오드(113)의 상부 표면이 구면의 일부를 이루도록 하는 예를 나타내었지만, SEG 성장 조건에 따라서는 상기 p-n 접합 다이오드(113)의 상부 표면이 원뿔면을 이루도록 형성될 수도 있다.
도 7 및 도 8을 참조하면, p-n 접합 다이오드(113)의 상부 표면의 가운데 부분은 반도체 기판(101)과 실질적으로 평행한 평면을 이루며, 이의 외주 부분은 가운데 부분과 경사를 갖도록 기울어져 있을 수 있다. 상기 상부 표면의 가운데 부분은 상기 외주 부분에 비하여 상부로 돌출될 수도 있고(도 7의 경우), 반대로 하부로 후퇴되어 있을 수도 있다(도 8의 경우).
도 9 및 도 10을 참조하면, p-n 접합 다이오드(113)의 상부 표면은 두 개의 영역으로 나뉠 수 있다. 즉, 상기 상부 표면은 반도체 기판(101)과 실질적으로 평행한 제 1 영역 및 상기 제 1 영역과 소정의 각도로 경사를 이루는 제 2 영역으로 나뉠 수 있다. 상기 제 1 영역은 상기 셀 콘택홀(111)의 일정 영역 내에 연속적으로 존재할 수 있고, 상기 제 2 영역은 상기 제 1 영역에 이웃하여 연속적으로 존재할 수 있다.
도 5 내지 도 10에서, p-n 접합 계면의 형태는 상기 p-n 접합 다이오드(113)의 상부 표면과 동일하거나 유사하게 도시되었지만 제조 방법에 따라 서로 상이할 수도 있다. 만일 상부에 위치하는 불순물 영역(도 5 내지 도 10에서는 p-형 반도체층(113p))이 이온주입에 의하여 형성되는 것이 아니라 이종 에피택시 성장에 의하여 형성되는 것이라면 서로 상이한 형상을 갖도록 할 수도 있다.
또한, 도 5 내지 도 10에서, 오믹층(115)의 상부 표면의 형태도 상기 p-n 접합 다이오드(113)의 상부 표면과 동일하거나 유사하게 도시되었지만 제조 방법에 따라 서로 상이할 수도 있다. 상기 오믹층(115)이 샐리사이드 방법에 의하여 형성되는 경우 상기 p-n 접합 다이오드(113)의 상부 표면과 동일하거나 유사한 형태를 가질 수 있지만, 다른 방법에 의하여 다른 형상으로 형성되는 것도 가능하다.
도 5 내지 도 10에서와 같은 형상의 p-n 접합 다이오드(113)의 상부 표면을 구성함으로써, 상기 p-n 접합 다이오드(113)의 상부 표면과 오믹층(115) 사이의 접촉 표면적, 나아가 상기 오믹층(115)과 상기 하부 전극(119) 사이의 접촉 표면적이 증가하여 저전력화와 같은 소자 성능 향상에 기여할 수 있다.
도 11a 내지 도 11g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 측단면도들이다. 특히, 도 11a 내지 도 11g는 도 2의 Y-Y' 부분을 나타낸다.
도 11a를 참조하면, 반도체 기판(101) 위에 패드 산화막(103) 및 마스크막(104)을 순차 적층한다. 반도체 기판(101)에 관하여는 앞에서 상세히 설명하였으므로 여기서는 더 이상의 설명은 생략하기로 한다.
상기 패드 산화막(103)은 열산화 공정으로 형성될 수 있으며, 예를 들면, 약 100 Å 내지 약 150 Å의 두께를 가질 수 있다. 또한, 상기 마스크막(104)은 질화물을 포함할 수 있고 약 1000 Å의 두께를 가질 수 있다. 상기 패드 산화막(103)은 상기 반도체 기판(101)의 오염을 방지하고, 마스크막(104)의 형성으로 인하여 발생하는 스트레스를 완화할 수 있다.
그런 다음, 소자 분리막을 형성할 부분을 노출시키도록 상기 마스크막(104)을 패터닝한다. 또한, 상기 마스크막(104)을 식각 마스크로 하여 상기 패드 산화막(103) 및 상기 반도체 기판(101)을 식각하여 소자 분리막에 대응되는 트렌치(105H)를 형성한다. 상기 트렌치(105H)의 측벽은 경사각을 가질 수 있다.
도 11b를 참조하면, 소자 분리막(105a)으로 상기 트렌치(105H)를 매립할 수 있다. 상기 소자 분리 절연막(105a)은 BPSG (boro-phospho-silicate glass), TOSZ (tonen silazene), USG (undoped silicate glass), SOG (spin-on glass), FOX (flowable oxide), TEOS (tetraethyl-ortho-silicate) 또는 HDP-CVD (high density plasma chemical vapor deposition) 산화물 등을 이용하여 형성될 수 있다. 또는 선택적으로, 중온 산화물 (middle temperature oxide)을 이용하여 형성될 수 있다. 상기 소자 분리막(105a)을 형성하기 위하여 전술한 바와 같은 절연 물질 또는 유전 물질의 물질막을 형성한 후 상기 마스크막(104)을 평탄화 정지막으로 하여 평탄화함으로써 소자 분리막(105a)을 얻을 수 있다.
상기 물질막을 형성하는 방법은 화학 기상 증착(chemical vapor deposition, CVD), 스퍼터링(sputtering)과 같은 물리 기상 증착(physical vapor deposition, PVD), 또는 원자층 증착(atomic layer deposition, ALD) 등의 방법이 이용될 수 있다. 또한, 상기 평탄화 방법으로서는 화학 기계적 연마(chemical mechanical polishing, CMP) 또는 에치백과 같은 방법이 이용될 수 있다. 그러나 이상에서 열거된 방법들에 한정되는 것은 아니다.
선택적으로, 상기 소자 분리막(105a)을 형성하기 전에, 상기 트렌치(105H)의 측벽 및 바닥에 상기 반도체 기판(101)의 식각으로 인한 손상을 치유하기 위한 열산화막(미도시)이 형성될 수 있다. 또한, 상기 열산화막 위에, 누설 전류를 감소시키기 위한 질화막(미도시)이 형성될 수 있다.
도 11c를 참조하면, 상기 마스크막(104)과 패드 산화막(103)을 각각 습식 식각 방법으로 제거할 수 있다. 그런 다음, 상기 활성 영역에 워드 라인(102)을 형성한다. 상기 워드 라인(102)은 활성 영역에 불순물을 도핑함으로써 형성될 수 있다. 상기 불순물은 비소(As), 인(P), 안티몬(Sb), 비스무트(Bi)와 같은 n형 불순물일 수도 있고 붕소(B), 인듐(In), 갈륨(Ga)과 같은 p형 불순물일 수도 있다. 상기 불순물을 주입한 후, 선택적으로 어닐링 공정을 더 수행할 수 있다.
도 11d를 참조하면, 제 1 층간 절연막(107)을 형성한 후 셀 콘택홀(111)을 형성할 수 있다. 상기 제 1 층간 절연막(107)의 물질은 앞서 상세하게 설명하였으므로 여기서는 설명을 생략한다. 상기 제 1 층간 절연막(107)은 CVD, 스퍼터링과 같은 PVD, ALD 등의 방법을 이용하여 형성될 수 있다. 또한, 상기 셀 콘택홀(111)은 포토레지스트 패턴(미도시)을 형성한 후 이를 마스크로 하여 상기 제 1 층간 절연막(107)의 노출된 부분을 식각함으로써 형성될 수 있다.
상기 셀 콘택홀(111)의 수평 방향 단면은 도 1에 나타낸 바와 같이 원형일 수도 있고, 도 3에 나타낸 바와 같은 타원 또는 직사각형의 모양을 가질 수도 있다. 앞서 설명한 바와 같이 타원 또는 직사각형의 모양을 가질 경우, 상기 셀 콘택홀(111)의 종횡비는 약 1.2 내지 약 3일 수 있다.
도 11e를 참조하면, 상기 셀 콘택홀(111) 내에 p-n 접합 다이오드(113)를 형성한다. 상기 p-n 접합 다이오드(113)를 형성하기 위하여 다이오드 물질층(미도시)을 셀 콘택홀(111) 내에 상기 워드 라인(102)으로부터 성장시킬 수 있다. 이 때, 상기 다이오드 물질층은 선택적 에피택셜 성장(selective epitaxial growth, SEG)을 이용하여 형성될 수 있다. 특히, 상기 워드 라인(102)과 동일한 도전형을 갖도록 헤테로 에피택시를 수행할 수 있다.
상기 다이오드 물질층을 SEG를 통하여 성장시킬 때, 셀 콘택홀(111)의 단면 형상이 1.2 내지 3의 종횡비를 가지면 상기 다이오드 물질층의 상부 표면이 소정의 기울기를 갖도록 상기 다이오드 물질층을 형성할 수 있다. 상기 다이오드 물질층의 상부 표면이 상기 셀 콘택홀(111)의 축 방향과 이루는 각(도 4의 θ1에 대응)은 약 30도 내지 약 80도일 수 있다. 또한, SEG 공정의 압력은, 예를 들면, 약 20 Torr 내지 약 200 Torr일 수 있다.
이 때, 클리닝을 위하여 HCl을 주입하는 경우, HCl의 유량은 약 150 sccm 내지 약 350 sccm일 수 있으며, 사용되는 Si 소스 물질에 따라 적절히 조절될 수 있다. 보다 구체적으로, Si 소스의 Si 원자의 수와 HCl 분자의 수의 비는 약 1:9 내지 약 1:20이 되도록 할 수 있다.
이상에서 설명한 SEG 공정 조건들을 이용함으로써 도 4의 θ1이 약 30도 내지 약 80도가 되도록 할 수 있다.
그런 다음, 상기 다이오드 물질층의 상부에 상기 워드 라인(102)과 반대되는 도전형의 불순물을 소정 깊이로 주입한다. 상기 불순물의 주입 에너지와 농도는 상기 다이오드 물질층의 치수 및 상기 다이오드 물질층 내의 불순물 농도에 따라 적절히 조절될 수 있다. 상기 이온 주입에 의하여 n형 반도체층(113n) 위에 p형 반도체층(113p)을 갖는 p-n 접합 다이오드(113)를 얻을 수 있다.
도 11e에서는 n형 반도체층(113n) 위에 p형 반도체층(113p)이 위치하는 실시예를 나타내었지만, p형 반도체층 위에 n형 반도체층이 위치하도록 할 수도 있다. 이 때, 상기 워드 라인(102)의 도전형은 p형일 수 있다.
도 11f를 참조하면, 상기 p형 반도체층(113p)의 상부에 오믹층(115)을 형성할 수 있다. 상기 오믹층(115)은 앞서 언급한 바와 같이 샐리사이드 공정을 이용하여 형성될 수 있다. 예를 들면, 코발트, 티타늄, 탄탈륨, 니켈, 또는 텅스텐과 같은 금속의 금속층을 상기 p형 반도체층(113p)의 상부에 콘포말하게 형성한 후 열처리를 수행하여 형성될 수 있다. 상기 열처리를 통하여 상기 각 금속의 실리사이드가 오믹층(115)으로서 생성될 수 있다. 상기 오믹층(115)을 생성된 후 상기 금속층의 잔여 부분은 습식 식각 등의 방법으로 제거될 수 있다.
그런 다음, 상기 오믹층(115)의 상부에 하부 전극(119)을 형성한다. 상기 하부 전극(119)의 물질은 앞서 상세히 설명하였으므로 여기서는 자세한 설명을 생략한다. 상기 하부 전극(119)은 물질의 종류에 따라, 예를 들면, CVD, PVD, 스핀 코팅, 또는 ALD 등의 방법을 이용하여 형성될 수 있다. 그러나, 여기에 한정되는 것은 아니다.
그 결과 상기 오믹층(115)의 상부 표면 전체는 상기 하부 전극(119)의 하부 표면 전체와 접촉할 수 있다. 또한, 상기 오믹층(115)의 하부 표면 전체는 상기 p-n 접합 다이오드(113)의 상부 표면 전체와 접촉할 수 있다.
이어서, 상기 하부 전극(119)의 상부에 스토리지 소자(121)와 상부 전극(123)을 각각 형성한다. 상기 스토리지 소자(121)는 경우에 따라 상기 셀 콘택홀(111) 내에 형성될 수도 있지만 여기서는 상기 셀 콘택홀(111)의 외부에 형성되는 경우를 나타낸다. 상기 스토리지 소자(121)와 상부 전극(123)을 형성하기 위하여 스토리지 소자 물질막(미도시)과 상부 전극 물질막(미도시)을 순차 형성한 후 이를 패터닝하여 얻을 수 있다. 상기 스토리지 소자 물질막과 상기 상부 전극 물질막을 형성하는 방법은 CVD, PVD 또는 ALD 등의 방법을 이용할 수 있지만, 여기에 한정되는 것은 아니다. 상기 스토리지 소자 물질막과 상기 상부 전극 물질막의 패터닝은 포토리소그래피 방법을 이용할 수 있다.
도 11g를 참조하면, 상기 스토리지 소자(121)와 상부 전극(123)을 덮는 제 2 층간 절연막(109)을 형성하고, 비트라인 콘택 플러그(127) 형성을 위한 콘택홀을 형성한 후 비트라인 콘택 플러그(127)를 형성한다. 상기 제 2 층간 절연막(109)은 상기 제 1 층간 절연막(107)에 준하여 형성될 수 있으며, 여기서는 상세한 설명을 생략한다. 상기 콘택홀은 포토리소그래피 방법으로 형성될 수 있다. 상기 콘택홀 내에 비트라인 콘택 플러그(127)를 CVD, PVC, 또는 ALD 등의 방법을 이용하여 형성할 수 있다. 그런 다음 노드 분리를 위하여 CMP 또는 에치백 등의 방법을 이용하여 평탄화할 수 있다. 이어서, 상기 비트라인 콘택 플러그(127)의 상부에 비트 라인(131)을 형성할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
본 발명은 반도체 산업에 유용하게 이용될 수 있다.
100: 반도체 소자 101: 반도체 기판
102: 워드 라인 103: 패드 산화막
104: 마스크막 105: 소자 분리막
107: 제 1 층간 절연막 109: 제 2 층간 절연막
110: 셀 영역 111: 셀 콘택홀
113: p-n 접합 다이오드 113n: n형 반도체층
113p: p형 반도체층 115: 오믹층
119: 하부 전극 121: 스토리지 소자
123: 상부 전극 127: 비트라인 콘택 플러그
131: 비트 라인

Claims (10)

  1. 셀 콘택홀이 형성된 절연막; 및
    상기 셀 콘택홀 내에 제공된 스위칭 소자;
    를 포함하고, 상기 스위칭 소자의 상부 표면의 적어도 일부가 상기 셀 콘택홀의 축방향에 대하여 기울어진 반도체 소자.
  2. 제 1 항에 있어서,
    상기 스위칭 소자와 전기적으로 연결된 스토리지 소자; 및
    상기 스토리지 소자와 전기적으로 연결된 비트라인;
    을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 스토리지 소자의 하부에 형성된 하부 전극 및 상기 스토리지 소자의 상부에 형성된 상부 전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 하부 전극이 상기 셀 콘택홀 내에 형성되고, 상기 하부 전극의 전체 측벽이 상기 셀 콘택홀의 측벽과 직접 접하는 것을 특징으로 하는 반도체 소자.
  5. 제 2 항에 있어서,
    상기 스위칭 소자의 상부 표면에 금속 실리사이드의 층이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 금속 실리사이드의 층의 전체 상부 표면이 상기 하부 전극의 하부 표면과 접촉하고, 상기 금속 실리사이드의 층의 전체 하부 표면이 상기 스위칭 소자의 상부 표면과 접촉하는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 스위칭 소자가 다이오드이고,
    상기 다이오드의 상부 표면이 상기 셀 콘택홀의 축과 이루는 각도가 30도 내지 80도인 것을 특징으로 하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 셀 콘택홀의 단면이 타원 또는 직사각형인 것을 특징으로 하는 것을 특징으로 하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 타원 또는 직사각형의 종횡비(aspect ratio)가 1.2 내지 3인 것을 특징으로 하는 것을 특징으로 하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 스위칭 소자의 상부 표면이 상기 셀 콘택홀의 높이의 20% 내지 80% 사이에 위치하는 것을 특징으로 하는 반도체 소자.
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