KR20130043533A - 도전성 버퍼 패턴을 갖는 비-휘발성 메모리소자 및 그 형성 방법 - Google Patents

도전성 버퍼 패턴을 갖는 비-휘발성 메모리소자 및 그 형성 방법 Download PDF

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KR20130043533A
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Abstract

기판 상에 몰딩 막이 배치된다. 상기 몰딩 막 내에 다이오드가 형성된다. 상기 다이오드 상에 상기 다이오드보다 큰 평면적을 갖는 도전성 버퍼 패턴이 형성된다. 상기 도전성 버퍼 패턴 상에 전극 구조체가 배치된다. 상기 전극 구조체 상에 데이터 저장 패턴이 배치된다. 상기 도전성 버퍼 패턴의 일 측면은 상기 전극 구조체의 일 측면에 수직 정렬된다.

Description

도전성 버퍼 패턴을 갖는 비-휘발성 메모리소자 및 그 형성 방법{Non-volatile memory device having conductive buffer pattern and method of forming the same}
본 발명은 비-휘발성 메모리소자 및 그 형성 방법에 관한 것이다.
피램(Phase-change Random Access Memory; PRAM)과 같은 비-휘발성 메모리소자(non-volatile memory device)에 있어서, 스위칭 소자와 하부 전극 사이의 저항성 접촉(ohmic contact)을 구현하기 위한 다양한 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 스위칭 소자와 하부 전극 사이의 저항성 접촉(ohmic contact)을 구현할 수 있는 비-휘발성 메모리소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 스위칭 소자와 하부 전극 사이의 저항성 접촉(ohmic contact)을 구현할 수 있는 비-휘발성 메모리소자의 제조 방법들을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 비-휘발성 메모리소자를 제공한다. 이 소자는 기판 상의 다이오드를 포함한다. 상기 다이오드 상에 상기 다이오드보다 큰 평면적을 갖는 도전성 버퍼 패턴이 형성된다. 상기 도전성 버퍼 패턴 상에 전극 구조체가 배치된다. 상기 전극 구조체 상에 데이터 저장 패턴이 배치된다. 상기 도전성 버퍼 패턴의 일 측면은 상기 전극 구조체의 일 측면에 수직 정렬된다.
응용 실시 예에서, 상기 다이오드는 원 기둥 모양일수 있으며, 상기 도전성 버퍼 패턴은 육면체 모양일수 있다.
다른 실시 예에서, 상기 기판 상에 몰딩 막이 형성될 수 있다. 상기 다이오드는 상기 몰딩 막을 관통하는 콘택 홀 내에 형성될 수 있다. 상기 도전성 버퍼 패턴은 상기 몰딩 막 상에 형성될 수 있다. 상기 도전성 버퍼 패턴의 하단은 상기 콘택 홀 내부로 신장될 수 있다.
또 다른 실시 예에서, 상기 전극 구조체는 하부 전극, 상기 하부 전극의 제1 측면 상에 형성된 제1 스페이서, 및 상기 하부 전극의 상기 제1 측면과 대향하는 제2 측면 상에 형성된 제2 스페이서를 포함할 수 있다. 상기 하부 전극은 수평 폭보다 수직 높이가 큰 상부(upper part), 및 수직 높이보다 수평 폭이 큰 하부(lower part)를 포함할 수 있다. 상기 하부 전극의 상기 제1 측면은 상기 상부의 제1 측면 및 상기 하부의 제1 측면을 포함할 수 있다. 상기 제1 스페이서의 내측 면은 상기 하부(lower part)의 제1 측면 및 상기 상부(upper part)의 제1 측면에 접촉될 수 있다. 상기 제2 스페이서의 내측 면은 상기 하부(lower part)의 상부 표면 및 상기 상부(upper part)의 상기 제1 측면과 대향하는 제2 측면에 접촉될 수 있다.
또 다른 실시 예에서, 상기 도전성 버퍼 패턴의 제1 측면은 상기 제2 스페이서의 외측 면 및 상기 하부(lower part)의 상기 제1 측면과 대향하는 제2 측면에 수직 정렬될 수 있다. 상기 도전성 버퍼 패턴의 상기 제1 측면과 대향하는 제2 측면은 상기 제1 스페이서의 외측 면에 수직 정렬될 수 있다.
또 다른 실시 예에서, 상기 데이터 저장 패턴은 상기 제1 스페이서 및 상기 제2 스페이서 사이에 형성될 수 있다. 상기 데이터 저장 패턴의 측면들이 상기 하부 전극의 상기 상부(upper part)의 제1 및 제2 측면들과 수직 정렬될 수 있다.
또 다른 실시 예에서, 상기 다이오드 및 상기 도전성 버퍼 패턴 사이에 금속 실리사이드 패턴이 형성될 수 있다. 상기 데이터 저장 패턴 상에 상부 전극이 형성될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 비-휘발성 메모리소자를 제공한다. 이 소자는 기판 상의 몰딩 막을 포함한다. 상기 몰딩 막을 관통하는 스위칭 소자가 배치된다. 상기 몰딩 막 상에 서로 이격되어 평행한 한 쌍의 절연 라인들이 형성된다. 상기 몰딩 막 상의 상기 절연 라인들 사이에 형성되고 서로 이격된 한 쌍의 절연 패턴들이 배치된다. 상의 상기 절연 라인들 사이와 상기 절연 패턴들 사이에 형성되고 상기 스위칭 소자 상에 중첩된 도전성 버퍼 패턴이 배치된다. 상기 도전성 버퍼 패턴 상에 전극 구조체가 형성된다. 상기 전극 구조체 상에 데이터 저장 패턴이 형성된다. 상기 도전성 버퍼 패턴의 일 측면은 상기 전극 구조체의 일 측면에 수직 정렬된다.
다른 실시 예에서, 상기 절연 라인들의 하단들 및 상기 절연 패턴들의 하단들은 상기 몰딩 막의 상단보다 낮은 레벨에 형성될 수 있다. 상기 절연 라인들의 하단들은 상기 절연 패턴들의 하단들과 다른 레벨에 형성될 수 있다.
또 다른 실시 예에서, 상기 몰딩 막의 상단은 상기 절연 라인들 및 상기 스위칭 소자 사이에 신장되고 상기 절연 패턴들 및 상기 스위칭 소자 사이에 신장될 수 있다.
또 다른 실시 예에서, 상기 절연 라인들의 상단들, 상기 절연 패턴들의 상단들 및 상기 전극 구조체의 상단들은 실질적으로 동일 레벨에 형성될 수 있다.
또 다른 실시 예에서, 상기 절연 라인들 및 상기 절연 패턴들은 상기 도전성 버퍼 패턴의 측면들 및 상기 전극 구조체의 측면들에 접촉될 수 있다.
또 다른 실시 예에서, 상기 데이터 저장 패턴의 측면은 상기 절연 라인들에 접촉될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 전극 구조체의 하부에 수직 정렬된 도전성 버퍼 패턴이 제공될 수 있다. 상기 도전성 버퍼 패턴은 다이오드에 전기적으로 접속될 수 있다. 상기 도전성 버퍼 패턴은 다이오드와 다른 모양일 수 있다. 상기 도전성 버퍼 패턴은 종래에 비하여 우수한 전기적 특성을 보일 수 있다. 결과적으로, 상기 하부 전극과 상기 다이오드 사이에 저항성 접촉(ohmic contact)을 갖는 비-휘발성 메모리소자를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 제1 실시 예들에 따른 비-휘발성 메모리소자의 주요 구성을 보여주는 사시도 이다.
도 2는 도 1 의 이해를 돕기 위한 분해사시도 이다.
도 3은 본 발명 기술적 사상의 제1 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위한 레이아웃이다.
도 4 및 도 5는 도 3의 절단선 I-I'및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 6 내지 도 9는 본 발명 기술적 사상의 제2 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위한 단면도들이다.
도 10 내지 도 19, 도 21, 도 22, 및 도 24 내지 도 27은 본 발명 기술적 사상의 제3 실시 예들에 따른 비-휘발성 메모리소자 제조 방법을 설명하기 위하여 도 3의 절단선 I-I'및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 20 및 도 23은 본 발명 기술적 사상의 제3 실시 예들에 따른 비-휘발성 메모리소자 제조 방법을 설명하기 위한 상면도들(top view)이다.
도 28 내지 도 32는 본 발명 기술적 사상의 제4 실시 예들에 따른 비-휘발성 메모리소자 제조 방법을 설명하기 위하여 도 3의 절단선 I-I'및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 33은 본 발명 기술적 사상의 제5 실시 예들에 따른 전자 장치의 시스템 블록도이다.
도 34 및 도 35는 본 발명의 기술적 사상의 제6 실시 예들에 따른 전자 장치의 사시도 및 시스템 블록도이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
[실시예 1]
도 1은 본 발명 기술적 사상의 제1 실시 예들에 따른 비-휘발성 메모리소자의 주요 구성을 보여주는 사시도 이고, 도 2는 도 1 의 이해를 돕기 위한 분해사시도 이다. 도 3은 본 발명 기술적 사상의 제1 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위한 레이아웃이고, 도 4 및 도 5는 도 3의 절단선 I-I'및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 1 및 도 2를 참조하면, 워드 라인(25) 상에 다이오드(33)가 형성될 수 있다. 상기 다이오드(33)는 차례로 적층된 제1 반도체 패턴(31) 및 제2 반도체 패턴(32)을 포함할 수 있다. 상기 다이오드(33) 상에 금속 실리사이드 패턴(35)이 형성될 수 있다. 상기 금속 실리사이드 패턴(35) 상에 도전성 버퍼 패턴(39)이 형성될 수 있다. 상기 도전성 버퍼 패턴(39)은 차례로 적층된 제1 도전 패턴(37) 및 제2 도전 패턴(38)을 포함할 수 있다. 상기 도전성 버퍼 패턴(39) 상에 전극 구조체(41)가 형성될 수 있다. 상기 전극 구조체(41)는 하부 전극(45), 상기 하부 전극(45)의 일 측면 상에 형성된 제1 스페이서(43), 및 상기 하부 전극(45)의 상기 일 측면과 대향하는 측면 상에 형성된 제2 스페이서(47)를 포함할 수 있다. 상기 하부 전극(45) 상에 데이터 저장 패턴(63)이 형성될 수 있다. 상기 데이터 저장 패턴(63) 상에 상부 전극(65)이 형성될 수 있다. 상기 상부 전극(65) 상에 비트 라인(75)이 형성될 수 있다. 상기 비트 라인(75)은 장벽 금속 막(71), 씨드 층(72) 및 도전막(73)을 포함할 수 있다.
상기 금속 실리사이드 패턴(35)은 상기 다이오드(33) 상에 자기 정렬될 수 있다. 상기 금속 실리사이드 패턴(35)은 상기 다이오드(33)와 동일한 모양일 수 있다. 상기 도전성 버퍼 패턴(39)은 상기 다이오드(33)와 다른 모양일 수 있다. 예를 들면, 상기 도전성 버퍼 패턴(39)은 육면체 모양일 수 있으며, 상기 다이오드(33)는 원 기둥 모양일 수 있다. 상기 도전성 버퍼 패턴(39)의 평면적은 상기 다이오드(33)의 평면적보다 클 수 있다. 상기 도전성 버퍼 패턴(39)은 상기 금속 실리사이드 패턴(35) 상을 완전히 덮을 수 있다. 상기 전극 구조체(41)의 측면들은 상기 도전성 버퍼 패턴(39)의 측면들에 수직 정렬될 수 있다. 상기 데이터 저장 패턴(63)은 상기 제1 스페이서(43) 및 상기 제2 스페이서(47) 사이에 형성될 수 있다. 상기 데이터 저장 패턴(63)은 상기 하부 전극(45) 상에 자기 정렬될 수 있다.
도 3을 참조하면, 비-휘발성 메모리의 셀 어레이 영역에 서로 평행하게 정렬된 워드 라인들(25)이 형성될 수 있다. 상기 워드 라인들(25)의 상부를 가로지르는 상부 전극들(65)이 형성될 수 있다. 상기 상부 전극들(65) 상에 비트 라인들(75)이 형성될 수 있다. 상기 워드 라인들(25) 및 상기 비트 라인들(75)의 교차점들에 다이오드들(33), 도전성 버퍼 패턴들(39), 하부 전극들(45), 및 데이터 저장 패턴들(63)이 형성될 수 있다.
도 3 및 도 4를 참조하면, 기판(21)의 소정 영역들에 활성 영역들(22)을 한정하는 소자분리 막(23)이 형성될 수 있다. 상기 활성 영역들(22) 내에 워드 라인들(25)이 형성될 수 있다. 상기 워드 라인들(25) 및 상기 소자분리 막(23) 상에 몰딩 막(29)이 형성될 수 있다. 상기 몰딩 막(29)을 관통하는 콘택 홀들(29H)이 형성될 수 있다. 상기 콘택 홀들(29H) 각각의 내부에 제1 반도체 패턴(31), 제2 반도체 패턴(32) 및 금속 실리사이드 패턴(35)이 차례로 적층될 수 있다. 상기 제1 반도체 패턴(31) 및 상기 제2 반도체 패턴(32)은 다이오드(33)를 구성할 수 있다. 상기 금속 실리사이드 패턴들(35) 및 상기 몰딩 막(29)의 상부 표면들은 실질적으로 동일 레벨에 형성될 수 있다. 상기 다이오드들(33) 및 상기 금속 실리사이드 패턴들(35)은 상기 콘택 홀들(29H)을 완전히 채울 수 있다.
상기 몰딩 막(29) 상에 서로 떨어진 절연 라인들(53)이 형성될 수 있다. 상기 절연 라인들(53)은 서로 평행한 막대(bar) 모양일 수 있다. 상기 몰딩 막(29) 상의 상기 절연 라인들(53) 사이에 서로 떨어진 절연 패턴들(49)이 형성될 수 있다. 상기 절연 패턴들(49) 사이에 상기 금속 실리사이드 패턴들(35) 상에 중첩된 도전성 버퍼 패턴들(39)이 형성될 수 있다. 상기 절연 패턴들(49) 사이의 상기 도전성 버퍼 패턴들(39) 상에 전극 구조체들(41)이 형성될 수 있다. 상기 전극 구조체들(41)의 각각은 하부 전극(45), 상기 하부 전극(45)의 일 측면 상에 형성된 제1 스페이서(43), 및 상기 하부 전극(45)의 상기 일 측면과 대향하는 측면 상에 형성된 제2 스페이서(47)를 포함할 수 있다. 상기 하부 전극(45)은 수평 폭보다 수직 높이가 큰 상부(upper part; 45A), 및 수직 높이보다 수평 폭이 큰 하부(lower part; 45B)를 포함할 수 있다. 예를 들어, 상기 하부 전극(45)은 'L' 자 모양으로 형성될 수 있다.
상기 절연 패턴들(49)은 상기 절연 라인들(53)과 직교할 수 있다. 상기 절연 패턴들(49)의 바닥들은 상기 금속 실리사이드 패턴들(35)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 절연 패턴들(49) 및 상기 금속 실리사이드 패턴들(35) 사이에 상기 몰딩 막(29)이 개재될 수 있다. 또한, 상기 절연 패턴들(49)의 바닥들은 상기 제2 반도체 패턴들(32)의 상단들보다 낮은 레벨에 형성될 수 있다. 이 경우에, 상기 절연 패턴들(49) 및 상기 제2 반도체 패턴들(32) 사이에 상기 몰딩 막(29)이 개재될 수 있다.
상기 도전성 버퍼 패턴들(39) 및 상기 전극 구조체들(41)의 측면들은 상기 절연 패턴들(49)에 접촉될 수 있다. 상기 전극 구조체들(41)의 측면들은 상기 도전성 버퍼 패턴들(39)의 측면들에 수직 정렬될 수 있다. 상기 제2 스페이서(47)는 상기 하부 전극(45)의 상기 하부(lower part; 45B) 상에 접촉될 수 있으며, 상기 제2 스페이서(47)는 상기 하부 전극(45)의 상기 상부(upper part; 45A)의 일 측면에 접촉될 수 있다. 상기 제2 스페이서(47)의 일 측면, 상기 하부(lower part; 45B)의 일 측면, 및 상기 도전성 버퍼 패턴(39)의 일 측면은 수직 정렬될 수 있다. 이 경우에, 상기 절연 패턴들(49)의 일 측면은 상기 제2 스페이서(47), 상기 하부(lower part; 45B), 및 상기 도전성 버퍼 패턴(39)에 접촉될 수 있다.
상기 제1 스페이서(43)는 상기 상부(upper part; 45A)의 상기 일 측면과 대향하는 측면, 상기 하부(lower part; 45B)의 상기 일 측면과 대향하는 측면, 및 상기 도전성 버퍼 패턴(39)의 상부 표면에 접촉될 수 있다. 상기 제1 스페이서(43)의 일 측면은 상기 도전성 버퍼 패턴(39)의 상기 일 측면과 대향하는 측면에 수직 정렬될 수 있다. 이 경우에, 상기 절연 패턴들(49)은 상기 제1 스페이서들(43) 및 상기 도전성 버퍼 패턴들(39)에 접촉될 수 있다.
상기 절연 라인들(53)의 바닥들 또한 상기 금속 실리사이드 패턴들(35)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 절연 라인들(53) 및 상기 금속 실리사이드 패턴들(35) 사이에 상기 몰딩 막(29)이 개재될 수 있다. 또한, 상기 절연 라인들(53)의 바닥들은 상기 제2 반도체 패턴들(32)의 상단들보다 낮은 레벨에 형성될 수 있다. 이 경우에, 상기 절연 라인들(53) 및 상기 제2 반도체 패턴들(32) 사이에 상기 몰딩 막(29)이 개재될 수 있다. 나아가서, 상기 절연 라인들(53)의 바닥들은 상기 절연 패턴들(49)의 바닥들과 다른 레벨에 형성될 수 있다. 예를 들면, 상기 절연 라인들(53)의 바닥들은 상기 절연 패턴들(49)의 바닥들보다 낮은 레벨에 형성될 수 있다. 상기 도전성 버퍼 패턴들(39)의 측면들 및 상기 전극 구조체들(41)의 측면들은 상기 절연 라인들(53)에 접촉될 수 있다. 상기 하부 전극들(45)의 측면들 또한 상기 절연 라인들(53)에 접촉될 수 있다. 상기 절연 라인들(53), 상기 절연 패턴들(49) 및 상기 전극 구조체들(41)의 상단들은 실질적으로 동일 레벨에 형성될 수 있다.
상기 하부 전극들(45)의 상기 상부들(45A) 상에 데이터 저장 패턴들(63)이 형성될 수 있다. 상기 데이터 저장 패턴들(63)의 각각은 상기 제1 스페이서(43) 및 상기 제2 스페이서(47) 사이에 형성될 수 있다. 상기 데이터 저장 패턴들(63)의 각각은 상기 하부 전극(45)의 상기 상부(upper part; 45A) 상에 자기 정렬될 수 있다. 상기 데이터 저장 패턴들(63)의 측면들은 상기 상부(upper part; 45A)의 측면들에 수직 정렬될 수 있다. 상기 데이터 저장 패턴들(63)의 상단들은 상기 제1 스페이서들(43) 및 상기 제2 스페이서들(47)의 상단들과 실질적으로 동일 레벨에 형성될 수 있다. 상기 데이터 저장 패턴들(63)의 각각은 상기 절연 라인들(53), 상기 제1 스페이서(43) 및 상기 제2 스페이서(47)로 둘러싸일 수 있다.
상기 데이터 저장 패턴들(63) 상에 상부 전극들(65)이 형성될 수 있다. 상기 절연 라인들(53), 상기 절연 패턴들(49) 및 상기 상부 전극들(65) 상에 상부 절연막(67)이 형성될 수 있다. 상기 상부 절연막(67)을 관통하여 상기 상부 전극들(65)에 접촉된 비트 라인들(75)이 형성될 수 있다. 상기 비트 라인들(75)의 각각은 차례로 적층된 장벽 금속 막(71), 씨드 층(72) 및 도전막(73)을 포함할 수 있다.
도 5를 참조하면, 도전성 버퍼 패턴들(39A)의 각각은 하부의 폭이 상부보다 큰 사다리꼴일 수 있다. 다른 실시 예에서, 도전성 버퍼 패턴들(39A)의 각각은 역 사다리꼴일 수도 있다.
[실시예 2]
도 6 내지 도 9는 본 발명 기술적 사상의 제2 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위한 단면도들이다.
도 6을 참조하면, 도전성 버퍼 패턴(39)의 중심축은 콘택 홀(29H)의 중심축과 어긋날 수 있다. 이 경우에, 상기 도전성 버퍼 패턴(39)의 중심축은 다이오드(33)의 중심축과 어긋날 수 있다. 상기 도전성 버퍼 패턴(39)의 수평 폭은 상기 콘택 홀(29H)의 수평 폭 보다 클 수 있다. 상기 도전성 버퍼 패턴(39)은 금속 실리사이드 패턴(35)을 완전히 덮을 수 있다.
도 7을 참조하면, 금속 실리사이드 패턴(35)의 상단은 몰딩 막(29)의 상단보다 낮은 레벨에 형성될 수 있다. 제1 도전 패턴(37)의 하단은 콘택 홀(29H) 내에 신장될 수 있다. 상기 제1 도전 패턴(37) 상에 제2 도전 패턴(38)이 형성될 수 있다. 상기 제1 도전 패턴(37) 및 상기 제2 도전 패턴(38)은 도전성 버퍼 패턴(39)을 구성할 수 있다. 상기 도전성 버퍼 패턴(39)의 중심축은 상기 다이오드(33)의 중심축과 어긋날 수 있다. 상기 도전성 버퍼 패턴(39) 상에 전극 구조체(41)가 정렬될 수 있다.
도 8을 참조하면, 전극 구조체(41), 절연 라인들(53), 및 절연 패턴들(49) 상에 층간 절연 막(61)이 형성될 수 있다. 상기 층간 절연 막(61)을 관통하여 하부 전극들(45) 상을 가로지르는 데이터 저장 패턴들(63A)이 형성될 수 있다. 상기 데이터 저장 패턴들(63A)은 서로 평행한 라인 형일 수 있다. 상기 데이터 저장 패턴들(63A) 상에 상부 전극들(65)이 형성될 수 있다.
도 9를 참조하면, 층간 절연 막(61A)을 관통하여 하부 전극들(45) 상을 가로지르는 데이터 저장 패턴들(63B)이 형성될 수 있다. 상기 데이터 저장 패턴들(63B)은 바아(bar) 모양일 수 있다.
[실시예 3]
도 10 내지 도 19, 도 21, 도 22, 및 도 24 내지 도 27은 본 발명 기술적 사상의 제3 실시 예들에 따른 비-휘발성 메모리소자 제조 방법을 설명하기 위하여 도 3의 절단선 I-I'및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이고, 도 20 및 도 23은 본 발명 기술적 사상의 제3 실시 예들에 따른 비-휘발성 메모리소자 제조 방법을 설명하기 위한 상면도들(top view)이다. 도 3, 도 10 내지 도 27에 도시된 레이아웃, 상면도들 및 단면도들은 상변화 메모리의 셀 영역에 해당될 수 있다.
도 3 및 도 10을 참조하면, 기판(21)의 소정 영역들에 활성 영역들(22)을 한정하는 소자분리 막(23)이 형성될 수 있다. 상기 활성 영역들(22) 내에 워드 라인들(25)이 형성될 수 있다. 상기 워드 라인들(25)은 서로 평행할 수 있다. 상기 소자분리 막(23)은 상기 워드 라인들(25) 사이에 형성될 수 있다.
상기 기판(21)은 단 결정 실리콘 웨이퍼, 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판일 수 있다. 이하에서는, 상기 기판(21)이 p형 불순물이온들을 함유하는 실리콘 웨이퍼인 경우를 상정하여 설명하기로 한다. 상기 소자분리 막(23)은 에스티아이(shallow trench isolation; STI) 기술을 이용하여 형성될 수 있다. 상기 소자분리 막(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 워드 라인들(25)은 상기 활성 영역들(22)에 n형 불순물 이온들을 주입하여 형성될 수 있다.
몇몇 다른 실시 예에서, 상기 워드 라인들(25)은 상기 기판(21) 상에 형성된 도전성 패턴일 수도 있으나 간략한 설명을 위하여 생략하기로 한다.
도 3 및 도 11을 참조하면, 상기 워드 라인들(25)을 갖는 상기 기판(21) 상에 몰딩 막(29)이 형성될 수 있다. 상기 몰딩 막(29)을 관통하여 상기 워드 라인들(25)을 노출하는 콘택 홀들(29H)이 형성될 수 있다. 상기 콘택 홀들(29H)은 상기 워드 라인들(25)을 따라 일정한 간격으로 정렬될 수 있다. 상기 콘택 홀들(29H)은 서로 떨어질 수 있다. 상기 콘택 홀들(29H)의 각각은 10:1 이상의 종횡비(aspect ratio)를 보일 수 있다.
상기 몰딩 막(29)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 몰딩 막(29)은 실리콘 산화물을 포함할 수 있다. 상기 몰딩 막(29)은 상기 워드 라인들(25) 및 상기 소자분리 막(23)을 덮을 수 있다. 상기 워드 라인들(25) 및 상기 몰딩 막(29) 사이에 식각 저지 막이 추가로 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 콘택 홀들(29H)은 패터닝 기술을 이용하여 형성될 수 있다. 예를 들면, 상기 콘택 홀들(29H)의 형성에는 사진 공정 및 이방성 식각 공정이 사용될 수 있다. 상기 콘택 홀들(29H)의 각각은 원형, 사각형, 또는 모서리가 둥근 사각형과 같이 다양한 모양을 갖도록 형성될 수 있다. 상기 콘택 홀들(29H)의 각각은 상기 워드 라인들(25)보다 좁은 폭일 수 있다.
도 3 및 도 12를 참조하면, 상기 콘택 홀들(29H)의 각각의 내부에 제1 반도체 패턴(31) 및 제2 반도체 패턴(32)이 차례로 형성될 수 있다. 상기 제1 반도체 패턴(31) 및 상기 제2 반도체 패턴(32)은 다이오드(33)를 구성할 수 있다. 상기 제2 반도체 패턴(32)의 상부표면은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정 및/또는 에치 백(etch back) 공정을 사용하여 평탄화될 수 있다. 이 경우, 상기 다이오드(33) 및 상기 몰딩 막(29)의 상단들은 동일 레벨에 형성될 수 있다. 상기 다이오드(33)는 스위칭 소자의 역할을 할 수 있다.
상기 제1 반도체 패턴(31) 및 상기 제2 반도체 패턴(32)은 선택적 에피 성장(selective epitaxial growing; SEG) 기술을 사용하여 형성될 수 있다. 상기 제1 반도체 패턴(31)은 상기 제2 반도체 패턴(32) 및 상기 워드 라인들(25) 사이에 형성될 수 있다. 상기 제1 반도체 패턴(31)은 n형 불순물이온들을 함유하는 실리콘 막을 포함할 수 있다. 상기 제2 반도체 패턴(32)은 p형 불순물이온들을 함유하는 실리콘 막을 포함할 수 있다.
몇몇 다른 실시 예에서, 상기 제1 반도체 패턴(31) 및 상기 제2 반도체 패턴(32)은 적층 순서를 바꾸어 형성될 수도 있다. 또 다른 실시 예에서, 상기 제1 반도체 패턴(31)은 생략될 수 있다.
도 3 및 도 13을 참조하면, 상기 다이오드(33) 상에 금속 실리사이드 패턴(35)이 형성될 수 있다. 상기 금속 실리사이드 패턴(35)은 상기 제2 반도체 패턴(32)에 접촉될 수 있다. 상기 금속 실리사이드 패턴(35)의 상부 표면은 상기 몰딩 막(29)의 상부 표면과 동일 레벨에 형성될 수 있다. 상기 금속 실리사이드 패턴(35)은 CoSi, NiSi, WSi, TiSi, 또는 TaSi을 포함할 수 있다. 예를 들면, 상기 금속 실리사이드 패턴(35)은 CoSi막으로 형성될 수 있다.
도 3 및 도 14를 참조하면, 상기 금속 실리사이드 패턴(35) 및 상기 몰딩 막(29) 상에 제1 도전막(37L) 및 제2 도전막(38L)이 차례로 형성될 수 있다. 상기 제1 도전막(37L)은 상기 금속 실리사이드 패턴(35)에 접촉되고, 상기 몰딩 막(29) 상을 덮을 수 있다. 상기 제2 도전막(38L) 상에 희생 패턴들(42)이 형성될 수 있다. 상기 희생 패턴(42)은 막대(bar) 모양일 수 있다. 상기 희생 패턴(42)은 박막 형성 공정 및 패터닝 공정을 이용하여 형성될 수 있다. 상기 패터닝 공정은 사진 공정을 포함할 수 있다.
상기 제1 도전막(37L) 및 상기 제2 도전막(38L)은 Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, W, WN, WSi, WSiN, Ni또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제1 도전막(37L)은 Ti/TiN과 같은 장벽 금속 막(barrier metal layer)을 포함할 수 있으며, 상기 제2 도전막(38L)은 W 막을 포함할 수 있다.
도 3 및 도 15를 참조하면, 상기 기판(21)의 전면 상에 제1 스페이서 막(43L)이 형성될 수 있다. 상기 제1 스페이서 막(43L)은 상기 희생 패턴(42)의 상면 및 측면들을 덮고 상기 제2 도전막(38L)을 덮을 수 있다. 상기 희생 패턴(42) 및 상기 제2 도전막(38L)이 노출될 때까지 상기 제1 스페이서 막(43L)을 이방성 식각하여 상기 희생 패턴(42)의 측면들 상에 제1 스페이서들(43)이 형성될 수 있다. 상기 제1 스페이서들(43)의 수평 폭은 상기 제1 스페이서 막(43L)의 증착 두께에 의하여 결정될 수 있다.
상기 제1 스페이서들(43)은 상기 희생 패턴(42) 및 상기 몰딩 막(29)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 희생 패턴(42)은 실리콘 산화물을 포함할 수 있으며, 상기 제1 스페이서들(43)은 실리콘 질화물을 포함할 수 있다.
도 3 및 도 16을 참조하면, 상기 희생 패턴(42) 및 상기 제1 스페이서들(43)을 갖는 상기 기판(21) 상에 하부 전극 막(45L) 및 상기 제2 스페이서 막(47L)이 차례로 적층될 수 있다. 상기 하부 전극 막(45L)은 상기 제1 스페이서들(43)의 측면을 덮을 수 있으며 상기 제2 도전막(38L)에 접촉될 수 있다. 상기 제2 스페이서 막(47L)은 상기 하부 전극 막(45L)을 덮을 수 있다.
상기 하부 전극 막(45L)은 Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, W, WN, WSi, WSiN, Ni또는 이들의 조합을 포함할 수 있다. 상기 제2 스페이서 막(47L)은 상기 희생 패턴(42) 및 상기 몰딩 막(29)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제2 스페이서 막(47L)은 실리콘 질화물을 포함할 수 있다.
도 3 및 도 17을 참조하면, 상기 하부 전극 막(45L)이 노출될 때까지 상기 제2 스페이서 막(47L)을 이방성 식각하여 제2 스페이서들(47)이 형성될 수 있다. 상기 제2 스페이서들(47)의 수평 폭은 상기 제2 스페이서 막(47L)의 증착 두께에 의하여 결정될 수 있다. 계속하여, 상기 노출된 하부 전극 막(45L)을 제거하여 상기 제2 도전막(38L)이 노출될 수 있다. 그 결과, 상기 하부 전극 막(45L)은 상기 제1 스페이서(43) 및 상기 제2 스페이서(47) 사이에 보존될 수 있다. 또한, 상기 하부 전극 막(45L)은 상기 제2 도전막(38L) 및 상기 제2 스페이서(47) 사이에 보존될 수 있다. 상기 희생 패턴(42) 및 상기 제1 스페이서들(43)의 상부 표면들은 노출될 수 있다.
도 3 및 도 18을 참조하면, 상기 희생 패턴(42)을 제거하여 상기 제2 도전막(38L)이 노출될 수 있다.
도 3 및 도 19를 참조하면, 상기 제1 스페이서들(43), 상기 하부 전극 막(45L) 및 상기 제2 스페이서들(47)을 식각 마스크로 이용하여 상기 제2 도전막(38L), 상기 제1 도전막(37L) 및 상기 몰딩 막(29)을 이방성 식각하여 제1 그루브들(49G)이 형성될 수 있다. 상기 제1 그루브(49G)의 바닥은 상기 몰딩 막(29)의 상단보다 제1 깊이(d1)만큼 낮은 레벨에 형성될 수 있다. 상기 제1 그루브(49G)의 바닥은 상기 금속 실리사이드 패턴(35)보다 낮은 레벨에 형성될 수 있다. 나아가서, 상기 제1 그루브(49G)의 바닥은 상기 다이오드(33)의 상단보다 낮은 레벨에 형성될 수 있다. 이 경우, 상기 제1 그루브(49G) 및 상기 다이오드(33) 사이에 상기 몰딩 막(29)이 보존될 수 있다.
도 3, 도 20 및 도 21을 참조하면, 상기 하부 전극 막(45L)은 상면도에서 보여질 때 라인 모양일 수 있다. 상기 제1 그루브들(49G)을 채우는 절연 패턴들(49)이 형성될 수 있다. 상기 절연 패턴들(49)은 박막 형성 공정 및 평탄화 공정을 사용하여 형성될 수 있다. 상기 절연 패턴들(49)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 절연 패턴들(49)은 실리콘 질화물을 포함할 수 있다.
도 3 및 도 22를 참조하면, 상기 절연 패턴들(49), 상기 제1 스페이서들(43), 상기 하부 전극 막(45L) 및 상기 제2 스페이서들(47) 상에 마스크 패턴(51)이 형성될 수 있다. 상기 마스크 패턴(51)은 상기 절연 패턴들(49), 상기 제1 스페이서들(43), 상기 하부 전극 막(45L) 및 상기 제2 스페이서들(47) 상을 가로지를 수 있다. 상기 마스크 패턴(51)은 상기 절연 패턴들(49), 상기 제1 스페이서들(43), 상기 하부 전극 막(45L) 및 상기 제2 스페이서들(47)과 직교할 수 있다. 상기 마스크 패턴(51)은 사진 공정을 이용하여 형성될 수 있다.
상기 마스크 패턴(51)을 식각 마스크로 사용하여 상기 절연 패턴들(49), 상기 제1 스페이서들(43), 상기 하부 전극 막(45L), 상기 제2 스페이서들(47), 상기 제2 도전막(38L), 상기 제1 도전막(37L) 및 상기 몰딩 막(29)을 이방성 식각하여 제2 그루브들(52G) 및 도전성 버퍼 패턴들(39)이 형성될 수 있다. 상기 제2 그루브들(52G)은 상기 제1 그루브들(49G)과 직교할 수 있다. 상기 제2 그루브(52G)의 바닥은 상기 몰딩 막(29)의 상단보다 제2 깊이(d2)만큼 낮은 레벨에 형성될 수 있다. 상기 제2 깊이(d2)는 상기 제1 깊이(d1)와 다를 수 있다. 상기 제2 깊이(d2)는 상기 제1 깊이(d1)보다 깊을 수 있다. 상기 제2 그루브(52G)의 바닥은 상기 금속 실리사이드 패턴(35)보다 낮은 레벨에 형성될 수 있다. 나아가서, 상기 제2 그루브(52G)의 바닥은 상기 다이오드(33)의 상단보다 낮은 레벨에 형성될 수 있다. 이 경우, 상기 제2 그루브(52G) 및 상기 다이오드(33) 사이에 상기 몰딩 막(29)이 보존될 수 있다.
상기 하부 전극 막(45L)은 부분적으로 제거되어 다수의 하부 전극들(45)이 형성될 수 있다. 상기 하부 전극들(45)의 각각은 상기 제1 스페이서(43) 및 상기 제2 스페이서(47) 사이에 보존될 수 있다. 상기 하부 전극(45), 상기 제1 스페이서(43) 및 상기 제2 스페이서(47)는 전극 구조체(41)를 구성할 수 있다.
상기 도전성 버퍼 패턴들(39)의 각각은 차례로 적층된 제1 도전 패턴(37) 및 제2 도전 패턴(38)을 포함할 수 있다. 상기 도전성 버퍼 패턴(39)은 상기 전극 구조체(41)에 자기 정렬될 수 있다. 상기 도전성 버퍼 패턴(39)의 측면들은 상기 전극 구조체(41)의 측면들에 수직 정렬될 수 있다.
도 3, 도 23 및 도 24를 참조하면, 상기 제2 그루브들(52G)을 채우는 절연 라인들(53)이 형성될 수 있다. 상기 절연 라인들(53)의 형성에는 박막 형성 공정 및 평탄화 공정이 이용될 수 있다. 상기 절연 라인들(53), 상기 전극 구조체들(41) 및 상기 절연 패턴들(49)의 상부 표면들은 실질적으로 동일 평면 상에 노출될 수 있다. 상기 절연 라인들(53)은 서로 평행할 수 있다. 상기 절연 라인들(53) 및 상기 절연 패턴들(49)은 직교할 수 있다. 상기 절연 패턴들(49)은 상기 절연 라인들(53) 사이에 보존될 수 있다. 상기 절연 라인들(53)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 절연 라인들(53)은 실리콘 질화물을 포함할 수 있다.
도 23에 도시된 바와 같이, 상기 하부 전극(45)은 대쉬(dash) 모양일 수 있다. 상기 하부 전극(45)은 상기 제1 스페이서(43) 및 상기 제2 스페이서(47) 사이에 보존될 수 있다. 상기 전극 구조체(41)는 상기 절연 패턴들(49) 사이에 위치할 수 있다. 상기 전극 구조체(41) 및 상기 절연 패턴들(49)은 상기 절연 라인들(53) 사이에 위치할 수 있다.
상기 절연 라인들(53)을 형성하는 동안 상기 마스크 패턴(51)은 제거될 수 있다. 다른 실시 예에서, 상기 마스크 패턴(51)은 상기 절연 라인들(53)을 형성하기 전에 제거될 수도 있다.
도 3 및 도 25를 참조하면, 상기 하부 전극들(45)을 부분적으로 제거하여 트렌치들(55T)이 형성될 수 있다. 상기 하부 전극들(45)의 부분적 제거에는 에치-백(etch-back) 공정이 적용될 수 있다. 상기 하부 전극들(45)은 상기 제1 스페이서들(43) 및 상기 제2 스페이서들(47)의 상단들보다 낮은 레벨에 보존될 수 있다. 상기 트렌치들(55T)은 상기 제1 스페이서들(43) 및 상기 제2 스페이서들(47) 사이에 한정될 수 있다. 상기 트렌치들(55T)의 측벽들에 상기 절연 라인들(53), 상기 제1 스페이서들(43) 및 상기 제2 스페이서들(47)이 노출될 수 있다.
도 3 및 도 26을 참조하면, 상기 트렌치들(55T)을 채우는 데이터 저장 패턴들(63)이 형성될 수 있다. 상기 데이터 저장 패턴들(63)의 형성에는 박막 형성 공정 및 평탄화 공정이 이용될 수 있다. 상기 데이터 저장 패턴들(63)은 상기 하부 전극들(45) 상에 자기 정렬될 수 있다. 상기 데이터 저장 패턴(63)의 적어도 일 측면은 상기 하부 전극(45)의 일 측면 상에 수직 정렬될 수 있다.
상기 데이터 저장 패턴들(63)은 상변화 플러그(phase-change plug), 폴리머(polymer) 플러그, 나노입자(nanoparticles) 플러그, 또는 저항 변화 플러그를 포함할 수 있다. 예를 들면, 상기 저항 변화 플러그는 SrTiO3막을 포함할 수 있다. 또한, 상기 데이터 저장 패턴들(63)이 상변화 플러그를 포함하는 경우, 상기 상변화 플러그는 GeSbTe, GeTeAs, SnTeSn, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 또는 InSbTe를 포함할 수 있다. 더 나아가서, 상기 상변화 플러그는 GeSbTe막, GeTeAs막, SnTeSn막, GeTe막, SbTe막, SeTeSn막, GeTeSe막, SbSeBi막, GeBiTe막, GeTeTi막, InSe막, GaTeSe막, 및 InSbTe막으로 이루어진 일군에서 선택된 하나에 C, N, Si, O, 및 N으로 이루어진 일군에서 선택된 하나가 포함된 물질 막일 수 있다.
도 3 및 도 27을 참조하면, 상기 데이터 저장 패턴들(63) 상에 상부 전극들(65)이 형성될 수 있다. 상기 상부 전극들(65)은 상기 워드 라인들(25)과 직교할 수 있다. 상기 상부 전극들(65)은 상기 데이터 저장 패턴들(63)보다 큰 폭일 수 있다. 상기 상부 전극들(65)은 상기 데이터 저장 패턴들(63)에 접촉될 수 있다. 상기 상부 전극들(65)은 W, WN, WSi, WSiN, Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, Ni, 또는 이들의 조합을 포함할 수 있다.
도 3 및 도 4를 다시 참조하면, 상기 상부 전극들(65)을 덮는 상부 절연막(67)이 형성될 수 있다. 상기 상부 절연막(67)을 관통하여 상기 상부 전극들(65)에 접촉된 비트 라인들(75)이 형성될 수 있다. 상기 비트 라인들(75)의 각각은 차례로 적층된 장벽 금속 막(71), 씨드 층(72) 및 도전막(73)을 포함할 수 있다.
상기 상부 절연막(67)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 상기 장벽 금속 막(71)은 Ti, TiN, 또는 Ti/TiN을 포함할 수 있다. 상기 씨드 층(72)은 W, WN, WSi, WSiN, Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, Ni, Al, Cu, 또는 이들의 조합을 포함할 수 있다. 상기 도전막(73)은 W, WN, WSi, WSiN, Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, Ni, Al, Cu, 또는 이들의 조합을 포함할 수 있다.
상술한 바와 같이 본 발명 기술적 사상의 실시 예들에 따르면, 상기 몰딩 막(29) 상에 상기 다이오드(33)에 접속된 상기 도전성 버퍼 패턴(39)이 형성될 수 있다. 다이오드 홀 내에 텅스텐 플러그(W plug) 형태로 형성하는 기술에 비하여, 상기 도전성 버퍼 패턴(39)의 형성 방법에 따르면 심(seam)과 같은 불량발생을 근원적으로 개선할 수 있으며, 상기 다이오드(33)를 형성하기 위한 상기 콘택 홀(29H)의 종횡 비(aspect ratio)를 감소할 수 있는 효과가 있다. 나아가서, 상기 전극 구조체들(41)을 형성하기 위하여 패터닝 공정이 수행되는 동안 상기 도전성 버퍼 패턴들(39) 또한 연속하여 형성될 수 있다. 텅스텐 패드(W pad) 와 하부 전극을 따로따로 형성하는 기술에 비하여, 상기 도전성 버퍼 패턴(39)의 형성방법에 따르면 공정을 단순화 할 수 있으며 정렬오차를 방지할 수 있다. 결과적으로, 양산효율 측면에서 유리하고 우수한 전기적 특성을 갖는 비-휘발성 메모리소자를 구현할 수 있다.
[실시예 4]
도 28 내지 도 32는 본 발명 기술적 사상의 제4 실시 예들에 따른 비-휘발성 메모리소자 제조 방법을 설명하기 위하여 도 3의 절단선 I-I'및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 3 및 도 28을 참조하면, 콘택 홀들(29H)의 각각의 내부에 제1 반도체 패턴(31) 및 제2 반도체 패턴(32)이 차례로 형성될 수 있다. 상기 제1 반도체 패턴(31) 및 상기 제2 반도체 패턴(32)은 다이오드(33)를 구성할 수 있다. 상기 제2 반도체 패턴(32)의 상부표면은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정 및/또는 에치-백(etch-back) 공정을 사용하여 평탄화될 수 있다. 계속하여, 상기 제2 반도체 패턴(32)을 에치-백(etch-back)하여 아래로 리세스시킬 수 있다. 이 경우에, 상기 제2 반도체 패턴(32)의 상단은 몰딩 막(29)의 상단보다 낮은 레벨에 형성될 수 있다.
도 3 및 도 29를 참조하면, 상기 다이오드(33) 상에 금속 실리사이드 패턴(35)이 형성될 수 있다. 상기 금속 실리사이드 패턴(35)은 상기 제2 반도체 패턴(32)에 접촉될 수 있다. 상기 금속 실리사이드 패턴(35)의 상단은 상기 몰딩 막(29)의 상단보다 낮은 레벨에 형성될 수 있다.
상기 금속 실리사이드 패턴(35) 및 상기 몰딩 막(29) 상에 제1 도전막(37L) 및 제2 도전막(38L)이 차례로 형성될 수 있다. 상기 제1 도전막(37L)은 상기 금속 실리사이드 패턴(35)에 접촉되고, 상기 몰딩 막(29) 상을 덮을 수 있다. 상기 제1 도전막(37L)의 하단은 콘택 홀(29H) 내에 신장될 수 있다. 상기 제1 도전막(37L)의 바닥 표면은 상기 몰딩 막(29)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 제2 도전막(38L) 상에 희생 패턴들(42)이 형성될 수 있다.
도 3 및 도 30을 참조하면, 제1 스페이서들(43), 하부 전극 막(45L) 및 제2 스페이서들(47)을 식각 마스크로 이용하여 상기 제2 도전막(38L), 상기 제1 도전막(37L) 및 상기 몰딩 막(29)을 이방성 식각하여 제1 그루브들(49G)이 형성될 수 있다.
도 3 및 도 31을 참조하면, 절연 패턴들(49), 상기 제1 스페이서들(43), 상기 하부 전극 막(45L) 및 상기 제2 스페이서들(47) 상에 마스크 패턴(51)이 형성될 수 있다. 상기 마스크 패턴(51)을 식각 마스크로 사용하여 상기 절연 패턴들(49), 상기 제1 스페이서들(43), 상기 하부 전극 막(45L), 상기 제2 스페이서들(47), 상기 제2 도전막(38L), 상기 제1 도전막(37L) 및 상기 몰딩 막(29)을 이방성 식각하여 제2 그루브들(52G) 및 도전성 버퍼 패턴들(39)이 형성될 수 있다.
상기 하부 전극 막(45L)은 부분적으로 제거되어 다수의 하부 전극들(45)이 형성될 수 있다. 상기 하부 전극들(45)의 각각은 상기 제1 스페이서(43) 및 상기 제2 스페이서(47) 사이에 보존될 수 있다. 상기 하부 전극(45), 상기 제1 스페이서(43) 및 상기 제2 스페이서(47)는 전극 구조체(41)를 구성할 수 있다.
상기 도전성 버퍼 패턴들(39)의 각각은 차례로 적층된 제1 도전 패턴(37) 및 제2 도전 패턴(38)을 포함할 수 있다. 상기 도전성 버퍼 패턴(39)은 상기 전극 구조체(41)에 자기 정렬될 수 있다. 상기 도전성 버퍼 패턴(39)의 측면들은 상기 전극 구조체(41)의 측면들에 수직 정렬될 수 있다. 상기 도전성 버퍼 패턴(39)의 중심축은 상기 콘택 홀(29H)의 중심축과 어긋날 수 있다. 즉, 상기 도전성 버퍼 패턴(39)의 중심축은 상기 다이오드(33)의 중심축과 어긋날 수 있다.
도 3 및 도 32를 참조하면, 상기 제2 그루브들(52G)을 채우는 절연 라인들(53)이 형성될 수 있다. 상기 제1 스페이서들(43) 및 상기 제2 스페이서들(47) 사이에 데이터 저장 패턴들(63)이 형성될 수 있다. 상기 데이터 저장 패턴들(63) 상에 상부 전극들(65)이 형성될 수 있다.
도 3 및 도 7을 다시 참조하면, 상기 상부 전극들(65)을 덮는 상부 절연막(67)이 형성될 수 있다. 상기 상부 절연막(67)을 관통하여 상기 상부 전극들(65)에 접촉된 비트 라인들(75)이 형성될 수 있다. 상기 비트 라인들(75)의 각각은 차례로 적층된 장벽 금속 막(71), 씨드 층(72) 및 도전막(73)을 포함할 수 있다.
[실시예 5]
도 33은 본 발명 기술적 사상의 제5 실시 예에 따른 전자 장치의 시스템 블록도이다. 상기 전자 장치는 솔리드 스테이트 디스크(Solid State Disk; SSD; 1100)와 같은 데이터 저장장치일 수 있다.
도 33을 참조하면, 상기 솔리드 스테이트 디스크(SSD; 1100)는 인터페이스(1113), 제어기(controller; 1115), 비-휘발성 메모리(non-volatile memory; 1118), 및 버퍼 메모리(buffer memory; 1119)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(1100)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(1100)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열, 소음도 적으며, 소형화, 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(1100)는 랩톱, 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(1115)는 상기 인터페이스(1113)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1115)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(1100)의 데이터 저장용량은 상기 비-휘발성 메모리(1118)에 대응할 수 있다. 상기 버퍼 메모리(1119)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(1113)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1113)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)를 경유하여 상기 인터페이스(1113)에 접속될 수 있다. 상기 비-휘발성 메모리(1118)는 상기 인터페이스(1113)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 디스크(1100)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(1118)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(1119)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(1119)는 상기 비-휘발성 메모리(1118)에 비하여 상대적으로 빠른 동작속도를 보인다.
상기 인터페이스(1113)의 데이터 처리속도는 상기 비 휘발성 메모리(1118)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1119)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1113)를 통하여 수신된 데이터는, 상기 제어기(1115)를 경유하여 상기 버퍼 메모리(1119)에 임시 저장된 후, 상기 비-휘발성 메모리(1118)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(1118)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(1118)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1119)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1119)는 상기 솔리드 스테이트 디스크(1100)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
상기 비-휘발성 메모리(non-volatile memory; 1118)는 도 1 내지 도 32를 참조하여 설명한 것과 유사한 비-휘발성 메모리 소자를 포함할 수 있다. 예를 들면, 상기 비-휘발성 메모리(1118)는 도 1과 유사한 구성을 갖는 메모리 셀들을 포함할 수 있다. 이 경우에, 상기 비-휘발성 메모리(1118)는 상기 다이오드들(33), 상기 도전성 버퍼 패턴들(39), 및 상기 전극 구조체들(41)의 구성에 기인하여 종래에 비하여 우수한 전기적 특성을 보일 수 있다. 이에 따라, 상기 솔리드 스테이트 디스크(1100)의 전기적 특성은 종래에 비하여 현저히 개선될 수 있다.
[실시예 6]
도 34 및 도 35는 본 발명의 기술적 사상의 제6 실시 예에 따른 전자 장치의 사시도 및 시스템 블록도이다.
도 34를 참조하면, 도 1 내지 도 32를 참조하여 설명한 것과 유사한 비-휘발성 메모리 소자는 핸드폰(1900), 넷북, 노트북, 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1 내지 도 32를 참조하여 설명한 것과 유사한 비-휘발성 메모리 소자는 상기 핸드폰(1900) 내의 메인보드에 탑재될 수 있다. 나아가서, 도 1 내지 도 32를 참조하여 설명한 것과 유사한 비-휘발성 메모리 소자는 외장형 메모리 카드와 같은 확장장치로 제공되어 상기 핸드폰(1900)에 결합되어 사용될 수도 있다.
도 35를 참조하면, 도 1 내지 도 32를 참조하여 설명한 것과 유사한 비-휘발성 메모리 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 32를 참조하여 설명한 것과 유사한 비-휘발성 메모리 소자는 상기 기능 유닛(2140)에 적용될 수 있다. 예를 들면, 상기 기능 유닛(2140)은 상기 기판(21), 상기 다이오드들(33), 상기 도전성 버퍼 패턴들(39), 상기 전극 구조체들(41), 상기 데이터 저장 패턴들(63), 및 상기 상부 전극들(65)을 포함할 수 있다. 상기 데이터 저장 패턴들(63)은 상기 바디(2110)에 전기적으로 접속될 수 있다. 이 경우에, 상기 전자 시스템(2100)은 상기 다이오드들(33), 상기 도전성 버퍼 패턴들(39), 및 상기 전극 구조체들(41)의 구성에 기인하여 종래에 비하여 우수한 전기적 특성을 보일 수 있다. 이에 따라, 상기 전자 시스템(2100)의 전기적 특성은 종래에 비하여 현저히 개선될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 22: 활성 영역
23: 소자분리 막 25: 워드 라인
29: 몰딩 막 29H: 콘택 홀
31: 제1 반도체 패턴 32: 제2 반도체 패턴
33: 다이오드 35: 금속 실리사이드 패턴
37L: 제1 도전 막 37: 제1 도전 패턴
38L: 제2 도전 막 38: 제2 도전 패턴
39, 39A: 도전성 버퍼 패턴
41: 전극 구조체 42: 희생 패턴
43L, 47L: 스페이서 막 43, 47: 스페이서
45L: 하부 전극 막 45: 하부 전극
45A: 하부 전극의 상부(upper part)
45B: 하부 전극의 하부(lower part)
49G, 52G: 그루브 49: 절연 패턴
51: 마스크 패턴 53: 절연 라인
55T: 트렌치 61, 61A: 층간 절연 막
63, 63A, 63B: 데이터 저장 패턴
65: 상부 전극 67: 상부 절연막
71: 장벽 금속 막 72: 씨드 층
73: 도전막 75: 비트 라인
1002: 호스트(Host) 1100: 솔리드 스테이트 디스크(SSD)
1113: 인터페이스 1115: 제어기(controller)
1118: 비-휘발성 메모리(non-volatile memory)
1119: 버퍼 메모리(buffer memory)
1900: 핸드폰 2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 기판 상의 다이오드;
    상기 다이오드 상에 형성되고 상기 다이오드보다 큰 평면적을 갖는 도전성 버퍼 패턴;
    상기 도전성 버퍼 패턴 상의 전극 구조체; 및
    상기 전극 구조체 상의 데이터 저장 패턴을 포함하되, 상기 도전성 버퍼 패턴의 일 측면은 상기 전극 구조체의 일 측면에 수직 정렬된 비-휘발성 메모리소자.
  2. 제1 항에 있어서,
    상기 다이오드는 원 기둥 모양이고, 상기 도전성 버퍼 패턴은 육면체 모양인 비-휘발성 메모리소자.
  3. 제1 항에 있어서,
    상기 기판 상의 몰딩 막을 더 포함하되,
    상기 다이오드는 상기 몰딩 막을 관통하는 콘택 홀 내에 형성되고,
    상기 도전성 버퍼 패턴은 상기 몰딩 막 상에 형성된 비-휘발성 메모리소자.
  4. 제3 항에 있어서,
    상기 도전성 버퍼 패턴의 하단은 상기 콘택 홀 내부로 신장된 비-휘발성 메모리소자.
  5. 제1 항에 있어서,
    상기 전극 구조체는
    하부 전극;
    상기 하부 전극의 제1 측면 상에 형성된 제1 스페이서; 및
    상기 하부 전극의 상기 제1 측면과 대향하는 제2 측면 상에 형성된 제2 스페이서를 포함하는 비-휘발성 메모리소자.
  6. 제5 항에 있어서,
    상기 하부 전극은
    수평 폭보다 수직 높이가 큰 상부(upper part); 및
    수직 높이보다 수평 폭이 큰 하부(lower part)를 포함하고,
    상기 하부 전극의 상기 제1 측면은 상기 상부의 제1 측면 및 상기 하부의 제1 측면을 포함하고,
    상기 제1 스페이서의 내측 면이 상기 하부(lower part)의 제1 측면 및 상기 상부(upper part)의 제1 측면에 접촉하고, 상기 제2 스페이서의 내측 면이 상기 하부(lower part)의 상부 표면 및 상기 상부(upper part)의 상기 제1 측면과 대향하는 제2 측면에 접촉된 비-휘발성 메모리소자.
  7. 제6 항에 있어서,
    상기 도전성 버퍼 패턴의 제1 측면은 상기 제2 스페이서의 외측 면 및 상기 하부(lower part)의 상기 제1 측면과 대향하는 제2 측면에 수직 정렬되고,
    상기 도전성 버퍼 패턴의 상기 제1 측면과 대향하는 제2 측면은 상기 제1 스페이서의 외측 면에 수직 정렬된 비-휘발성 메모리소자.
  8. 제6 항에 있어서,
    상기 데이터 저장 패턴은 상기 제1 스페이서 및 상기 제2 스페이서 사이에 형성되되,
    상기 데이터 저장 패턴의 측면들이 상기 하부 전극의 상기 상부(upper part)의 제1 및 제2 측면들과 수직 정렬된 비-휘발성 메모리소자.
  9. 제1 항에 있어서,
    상기 다이오드 및 상기 도전성 버퍼 패턴 사이의 금속 실리사이드 패턴; 및
    상기 데이터 저장 패턴 상의 상부 전극을 더 포함하는 비-휘발성 메모리소자.
  10. 기판 상의 몰딩 막;
    상기 몰딩 막을 관통하는 스위칭 소자;
    상기 몰딩 막 상에 형성되고 서로 이격되어 평행하는 한 쌍의 절연 라인들;
    상기 몰딩 막 상의 상기 절연 라인들 사이에 형성되고 서로 이격된 한 쌍의 절연 패턴들;
    상의 상기 절연 라인들 사이와 상기 절연 패턴들 사이에 형성되고 상기 스위칭 소자 상에 중첩된 도전성 버퍼 패턴;
    상기 도전성 버퍼 패턴 상의 전극 구조체; 및
    상기 전극 구조체 상의 데이터 저장 패턴을 포함하되,
    상기 도전성 버퍼 패턴의 일 측면은 상기 전극 구조체의 일 측면에 수직 정렬된 비-휘발성 메모리소자.
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