KR101374337B1 - 능동소자를 갖는 반도체소자 및 그 제조방법 - Google Patents

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Abstract

능동소자를 갖는 반도체소자 및 그 제조방법을 제공한다. 이 반도체소자는 제1 회로 영역 및 제2 회로 영역을 갖는 반도체 기판을 포함한다. 상기 제2 회로 영역의 반도체기판에 웰 영역이 제공된다. 상기 제1 회로 영역의 반도체 기판에 제공되고 상기 제1 회로 영역의 반도체기판과 다른 도전형을 갖는 제1 반도체 영역 및 상기 웰 영역에 제공되고 상기 웰 영역과 다른 도전형을 갖는 제2 반도체 영역이 제공된다. 상기 제1 및 제2 반도체 영역들의 측벽들을 둘러싸는 절연성의 격리막이 제공된다. 상기 제1 및 제2 반도체 영역들 및 상기 격리막을 덮는 하부 층간절연막이 제공된다. 상기 하부 층간절연막을 관통하며 상기 제1 반도체 영역을 노출시키는 제1 소자 홀 및 상기 제2 반도체 영역을 노출시키는 제2 소자 홀이 제공된다. 상기 제1 소자 홀 내에서 수직배열된 제1 하부 반도체 패턴 및 상기 제1 반도체 영역과 다른 도전형의 제1 상부 반도체 패턴이 제공된다. 상기 제2 소자 홀 내에서 수직 배열된 제2 하부 반도체 패턴 및 상기 제2 반도체 영역과 다른 도전형의 제2 상부 반도체 패턴이 제공된다. 상기 웰 영역, 상기 제2 반도체 영역, 상기 제2 하부 반도체 패턴 및 상기 제2 상부 반도체 패턴을 구비하는 능동소자 구조체(active element structure)가 제공된다.

Description

능동소자를 갖는 반도체소자 및 그 제조방법{Semiconductor device having active elements and methods of fabricating the same}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 능동소자를 갖는 반도체소자 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 메모리 소자는 다수의 단위 셀들로 구성된 셀 어레이 영역과 상기 셀 어레이 영역의 외부에 위치하여 상기 단위 셀들을 구동 및 제어하기 위한 주변 영역으로 구성된다. 상기 주변 영역에는 다양한 회로를 구현하기 위하여 모스펫, 다이오드 및 바이폴라 접합 트랜지스터와 같은 능동소자들을 형성한다. 일반적으로, 다이오드 및 바이폴라 접합 트랜지스터는 많은 평면적을 차지한다. 그 이유는 앤형 또는 피형을 갖는 웰 영역 내에 웰 영역과 다른 도전형을 갖는 불순물들을 주입함으로써, 다이오드 및/또는 바이폴라 접합 트랜지스터를 형성하기 때문이다. 따라서, 최근의 반도체소자의 고집적화 경향에 비추어 보았을 때, 많은 평면적을 차지하는 다이오드 및/또는 바이폴라 접합 트랜지스터를 채택하여 고집적화된 반도체 회로를 설계하는 어려움이 있다.
본 발명이 이루고자 하는 기술적 과제는 능동소자를 갖는 반도체 소자들 및 그 제조방법들을 제공하는데 있다.
본 발명의 일 양태에 따르면, 서로 다른 회로 영역들에 제공된 능동소자들을 갖는 반도체소자를 제공한다. 이 반도체소자는 제1 회로 영역 및 제2 회로 영역을 갖는 반도체 기판을 포함한다. 상기 제2 회로 영역의 반도체기판에 웰 영역이 제공된다. 상기 제1 회로 영역의 반도체 기판에 제공되고 상기 제1 회로 영역의 반도체기판과 다른 도전형을 갖는 제1 반도체 영역 및 상기 웰 영역에 제공되고 상기 웰 영역과 다른 도전형을 갖는 제2 반도체 영역이 제공된다. 상기 제1 및 제2 반도체 영역들의 측벽들을 둘러싸는 절연성의 격리막이 제공된다. 상기 제1 및 제2 반도체 영역들 및 상기 격리막을 덮는 하부 층간절연막이 제공된다. 상기 하부 층간절연막을 관통하며 상기 제1 반도체 영역을 노출시키는 제1 소자 홀 및 상기 제2 반도체 영역을 노출시키는 제2 소자 홀이 제공된다. 상기 제1 소자 홀 내에서 수직배열된 제1 하부 반도체 패턴 및 상기 제1 반도체 영역과 다른 도전형의 제1 상부 반도체 패턴이 제공된다. 상기 제2 소자 홀 내에서 수직 배열된 제2 하부 반도체 패턴 및 상기 제2 반도체 영역과 다른 도전형의 제2 상부 반도체 패턴이 제공된다. 상기 웰 영역, 상기 제2 반도체 영역, 상기 제2 하부 반도체 패턴 및 상기 제2 상부 반도체 패턴을 구비하는 능동소자 구조체(active element structure)가 제공된다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 반도체 패턴은 상기 제1 반도체 영역과 같은 도전형 또는 상기 제1 상부 반도체 패턴과 같은 도전형이되, 상기 제1 반도체 영역 및 상기 제1 상부 반도체 패턴보다 낮은 불순물 농도를 갖고, 상기 제2 하부 반도체 패턴은 상기 제2 반도체 영역과 같은 도전형 또는 상기 제2 상부 반도체 패턴과 같은 도전형이되, 상기 제2 반도체 영역 및 상기 제2 상부 반도체 패턴보다 낮은 불순물 농도를 가질 수 있다.
다른 실시예에서, 상기 주변 능동 소자 구조체에서, 상기 제2 반도체 영역, 상기 제2 하부 반도체 패턴 및 상기 제2 상부 반도체 패턴을 구비하는 제2 다이오드 소자(diode element)를 제공할 수 있다.
또 다른 실시예에서, 상기 능동 소자 구조체에서, 상기 웰 영역, 상기 제2 반도체 영역, 상기 제2 하부 반도체 패턴 및 상기 제2 상부 반도체 패턴을 구비하는 수직 바이폴라 접합 트랜지스터 소자(vertical bipolar junction transistor element)를 제공할 수 있다.
또 다른 실시예에서, 상기 하부 층간절연막, 상기 제1 상부 반도체 패턴 및 상기 제2 상부 반도체 패턴을 덮는 상부 층간절연막; 상기 상부 층간절연막 및 상기 하부 층간절연막을 관통하며 상기 제2 반도체 영역과 전기적으로 접속된 베이스 플러그; 상기 상부 층간절연막을 관통하며 상기 제2 상부 반도체 패턴과 전기적으로 접속된 제1 플러그; 및 상기 상부 층간절연막 및 상기 하부 층간절연막을 관통하며 상기 웰 영역과 전기적으로 접속하는 제2 플러그를 더 포함할 수 있다.
상기 제2 플러그 하부의 상기 웰 영역에 제공되고 상기 웰 영역과 같은 도전 형이며 상기 웰 영역보다 높은 불순물 농도를 갖는 주변 불순물 영역을 더 포함하되, 상기 주변 불순물 영역은 상기 격리막에 의해 상기 제2 반도체 영역과 이격되고, 상기 격리막은 상기 웰 영역의 바닥면보다 높은 레벨에 위치하는 바닥면을 가질 수 있다.
또 다른 실시예에서, 상기 제1 회로 영역에서, 상기 제1 회로 영역의 반도체기판에 제공된 상기 제1 반도체 영역, 상기 제1 하부 반도체 패턴 및 상기 제1 상부 반도체 패턴은 메모리 소자의 셀 스위칭 소자 구조체를 구성할 수 있다.
본 발명의 다른 양태에 따르면, 하나의 반도체 영역을 공통으로 사용하는 능동소자들을 갖는 반도체소자를 제공한다. 이 반도체소자는 능동 소자 영역을 갖는 반도체기판의 소정영역에 제공되며 상기 반도체 기판과 다른 도전형을 갖는 반도체 영역을 포함한다. 상기 반도체 영역의 측벽을 둘러싸는 절연성의 격리막이 제공된다. 상기 반도체 영역 및 상기 격리막을 갖는 반도체기판 상에 하부 층간절연막이 제공된다. 상기 하부 층간절연막을 관통하며 상기 반도체 영역을 노출시키고 서로 이격된 제1 소자 홀 및 제2 소자 홀이 제공된다. 상기 제1 소자 홀 내에서 수직 배열된 제1 하부 반도체 패턴 및 제1 상부 반도체 패턴이 제공된다. 상기 제2 소자 홀 내에 수직 배열된 제2 하부 반도체 패턴 및 제2 상부 반도체 패턴이 제공된다. 여기서, 상기 제1 및 제2 상부 반도체 패턴들은 서로 같은 도전형을 갖는다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 상부 반도체 패턴들은 상기 반도체 영역과 다른 도전형을 가질 수 있다.
다른 실시예에서, 상기 제1 및 제2 하부 반도체 패턴들은 상기 반도체 영역 과 같은 도전형 또는 다른 도전형을 갖되, 상기 반도체 영역 및 상기 제1 및 제2 상부 반도체 패턴들보다 낮은 불순물 농도를 가질 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 홀들은 서로 같은 폭을 가질 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 홀들은 서로 다른 폭을 가질 수 있다.
또 다른 실시예에서, 상기 반도체 영역, 상기 제1 하부 반도체 패턴 및 상기 제1 상부 반도체 패턴은 제1 다이오드 소자(first diode element)를 구성하고, 상기 반도체 영역, 상기 제2 하부 반도체 패턴 및 상기 제2 상부 반도체 패턴은 제2 다이오드 소자(second diode element)를 구성하여 상기 반도체 영역을 공통으로 사용하는 상기 제1 및 제2 다이오드 소자들을 제공할 수 있다.
또 다른 실시예에서, 상기 제1 상부 반도체 패턴, 상기 제1 하부 반도체 패턴, 상기 반도체 영역, 상기 제2 하부 반도체 패턴 및 상기 제2 상부 반도체 패턴은 바이폴라 접합 트랜지스터 소자(bipolar junction transistor element)를 구성하되, 상기 제1 상부 반도체 패턴은 바이폴라 접합 트랜지스터의 에미터이고, 상기 제2 상부 반도체 패턴은 바이폴라 접합 트랜지스터의 컬렉터일 수 있다.
또 다른 실시예에서, 상기 제1 상부 반도체 패턴, 상기 제1 하부 반도체 패턴, 상기 반도체 영역 및 상기 반도체 영역과 인접하는 상기 반도체기판은 제1 바이폴라 접합 트랜지스터 소자(first BJT element)를 구성하고, 상기 제2 상부 반도체 패턴, 상기 제2 하부 반도체 패턴, 상기 반도체 영역 및 상기 반도체 영역과 인접하는 상기 반도체기판은 제2 바이폴라 접합 트랜지스터 소자(second BJT element)를 구성하여, 상기 반도체 영역 및 상기 반도체 영역과 인접하는 상기 반 도체 기판을 공통으로 사용하는 상기 제1 및 제2 바이폴라 접합 트랜지스터 소자들을 제공할 수 있다.
또 다른 실시예에서, 상기 반도체기판에 제공되며 상기 능동소자 영역과 이격된 셀 어레이 영역; 상기 셀 어레이 영역의 반도체 기판에 제공되며 상기 셀 어레이 영역의 반도체기판과 다른 도전형을 갖되, 그 측벽이 상기 격리막에 의해 둘러싸인 셀 반도체 영역; 상기 층간절연막을 관통하며 상기 셀 반도체 영역을 노출시키는 셀 소자 홀; 및 상기 셀 소자 홀 내에서 수직 배열된 셀 하부 반도체 패턴 및 셀 상부 반도체 패턴을 더 포함하되, 상기 셀 상부 반도체 패턴 및 상기 셀 반도체 영역은 서로 다른 도전형을 갖고, 상기 셀 상부 반도체 패턴, 상기 셀 하부 반도체 패턴 및 상기 셀 반도체 영역은 메모리 소자의 셀 스위칭 소자 구조체를 구성할 수 있다.
본 발명의 또 다른 양태에 따르면, 서로 다른 도전형을 갖는 영역들 사이의 접합들(junction)이 수직 배열된 바이폴라 접합 트랜지스터를 갖는 반도체소자를 제공한다. 이 반도체소자는 반도체기판 내에 제공된 제1 반도체 영역을 포함한다. 상기 제1 반도체 영역 내에 상기 제1 반도체 영역과 다른 도전형의 제2 반도체 영역이 제공된다. 상기 제1 반도체 영역에 상기 제2 반도체 영역의 측벽을 둘러싸는 격리막이 제공된다. 상기 격리막 및 상기 제1 및 제2 반도체 영역들을 덮는 하부 층간절연막이 제공된다. 상기 하부 층간절연막을 관통하며 상기 제2 반도체 영역을 노출시키는 소자 홀이 제공된다. 상기 소자 홀 내에서 수직 배열된 하부 반도체 패턴 및 상기 제2 반도체 영역과 다른 도전형의 상부 반도체 패턴이 제공된다. 상기 상부 반도체 패턴, 상기 하부 반도체 패턴, 상기 제1 반도체 영역 및 상기 제2 반도체 영역은 수직 바이폴라 접합 트랜지스터 소자(vertical bipolar junction transistor element)를 구성한다.
본 발명의 몇몇 실시예에서, 상기 하부 반도체 패턴은 상기 제2 반도체 영역과 같은 도전형을 갖거나, 상기 상부 반도체 패턴과 같은 도전형을 갖고, 상기 제2 반도체 영역 및 상기 상부 반도체 패턴보다 낮은 불순물 농도를 가질 수 있다.
다른 실시예에서, 상기 제1 반도체 영역 내에 제공되며 상기 제2 반도체 영역과 이격된 주변 불순물 영역을 더 포함하되, 상기 주변 불순물 영역은 상기 제1 반도체 영역과 같은 도전형을 가지며 상기 제1 반도체 영역보다 높은 불순물 농도를 가질 수 있다.
본 발명의 다른 양태에 따르면, 하나의 반도체 영역을 공통으로 사용하는 능동소자들을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 능동 소자 영역을 갖는 반도체기판의 소정영역에 상기 반도체기판과 다른 도전형의 불순물들을 주입하여 반도체 영역을 형성하는 것을 포함한다. 상기 반도체 영역을 갖는 반도체기판 상에 하부 층간절연막을 형성한다. 상기 반도체 영역을 노출시키도록 상기 하부 층간절연막을 관통하며 서로 이격된 제1 소자 홀 및 제2 소자 홀을 형성한다. 상기 제1 소자 홀 내에 수직 배열된 제1 하부 반도체 패턴 및 제1 상부 반도체 패턴을 형성함과 아울러 상기 제2 소자 홀 내에 수직 배열된 제2 하부 반도체 패턴 및 제2 상부 반도체 패턴을 형성한다. 여기서, 상기 제1 및 제2 상부 반도체 패턴들은 서로 같은 도전형을 갖는다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 소자 홀들은 서로 같은 폭을 갖도록 형성할 수 있다.
다른 실시예에서, 상기 제1 및 제2 소자 홀들은 서로 다른 폭을 갖도록 형성할 수 있다.
본 발명의 또 다른 양태에 따르면, 서로 다른 회로 영역들에 형성된 능동소자들을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 제1 회로 영역 및 제2 회로 영역을 갖는 반도체 기판을 준비하는 것을 포함한다. 상기 제2 회로 영역의 반도체기판에 웰 영역을 형성한다. 상기 제1 회로 영역의 반도체 기판에 상기 제1 회로 영역의 반도체기판과 다른 도전형을 갖는 제1 반도체 영역을 형성한다. 상기 웰 영역의 소정영역에 상기 웰 영역과 다른 도전형을 갖는 제2 반도체 영역을 형성한다. 상기 제1 및 제2 반도체 영역들을 갖는 반도체기판 상에 하부 층간절연막을 형성한다. 상기 하부 층간절연막을 관통하며 상기 제1 반도체 영역을 노출시키는 제1 소자 홀 및 상기 제2 반도체 영역을 노출시키는 제2 소자 홀을 형성한다. 상기 제1 소자 홀 내에서 수직배열된 제1 하부 반도체 패턴 및 상기 제1 반도체 영역과 다른 도전형의 제1 상부 반도체 패턴을 형성함과 아울러 상기 제2 소자 홀 내에서 수직 배열된 제2 하부 반도체 패턴 및 상기 제2 반도체 영역과 다른 도전형의 제2 상부 반도체 패턴을 형성한다. 상기 제2 회로 영역에서, 상기 웰 영역, 상기 제2 반도체 영역, 상기 제2 하부 반도체 패턴 및 상기 제2 상부 반도체 패턴을 구비하는 능동소자 구조체(active element structure)가 제공된다.
본 발명의 몇몇 실시예에서, 상기 능동 소자 구조체는 수직 바이폴라 접합 트랜지스터 소자(vertical bipolar junction transistor element)일 수 있다.
다른 실시예에서, 상기 웰 영역 내에 상기 웰 영역과 같은 도전형을 가지며 상기 웰 영역보다 높은 불순물 농도를 갖는 불순물 영역을 형성하는 것을 더 포함하되, 상기 불순물 영역은 상기 제2 반도체 영역과 이격될 수 있다.
본 발명의 실시예들에 따르면, 하나의 반도체 영역을 공통으로 사용하는 복수개의 능동소자들을 제공할 수 있다. 또한, 능동소자들을 구성하는 구성요소들이 수직배열된 수직 능동소자들을 제공할 수 있다. 더 나아가, 서로 다른 도전형을 갖는 영역들 사이의 접합(junction)면들이 수직 배열된 수직 바이폴라 접합 트랜지스터(vertical bipolar junction transistor)를 제공할 수 있다. 따라서, 능동소자들이 차지하는 평면적을 최소화할 수 있기 때문에, 고집적화된 반도체회로를 제공할 수 있다. 또한, 서로 다른 크기의 접합면을 갖는 복수개의 능동소자들을 제공할 수 있다. 이러한 능동소자들을 통하여 흐르는 전류의 양은 서로 다르기 때문에, 다양한 전기적 특성을 갖는 능동소자들을 제공할 수 있다. 따라서, 반도체 회로 설계에서 능동소자들에 대한 선택폭을 크게 할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체소자를 나타낸 평면도이고, 도 2a, 도 3a, 도 4a, 도 5a 및 도 6a는 도 1의 I-I′선을 따라 취해진 단면도들이고, 도 2b, 도 3b, 도 4b, 도 5b 및 도 6b는 도 1의 II-II′선을 따라 취해진 단면도들이다. 도 1, 도 2a, 도 3a, 도 4a, 도 5a 및 도 6a에 있어서, 참조부호 "C"는 제1 회로 영역을 나타내고, 참조부호 "B"는 제2 회로 영역을 나타낸다. 도 1, 도 2b, 도 3b, 도 4b, 도 5b 및 도 6b에 있어서, 참조부호 "D"는 제3 회로 영역을 나타내고, 참조부호 "E"는 제4 회로 영역을 나타낸다. 상기 제3 회로 영역(D)에서, 참조부호 "D1"은 제1 다이오드 영역, 참조부호 "D2"는 제2 다이오드 영역을 나타낸다.
우선, 도 1, 도 6a 및 도 6b를 참조하여 본 발명의 실시예들에 따른 반도체소자의 구조에 대해 설명하기로 한다.
도 1, 도 6a 및 도 6b를 참조하면, 제1 회로 영역(C), 제2 회로 영역(B), 제3 회로 영역(D) 및 제4 회로 영역(M)을 갖는 반도체기판(1)이 제공될 수 있다. 상기 제1 회로 영역(C)은 메모리 셀 어레이 영역일 수 있고, 상기 제2 내지 제4 회로 영역들(B, D, M)은 주변 회로 영역들일 수 있다. 한편, 상기 제2 내지 제4 회로 영역들(B, D, M)의 각각은 능동 소자(active element)를 포함하는 회로 영역일 수 있 다. 예를 들어, 상기 제2 회로 영역(B)은 바이폴라 접합 트랜지스터 영역을 포함할 수 있고, 상기 제3 회로 영역(D)은 제1 다이오드 영역(D1) 및/또는 제2 다이오드 영역(D2)을 포함할 수 있고, 상기 제4 회로 영역(M)은 모스펫(MOSFET) 영역을 포함할 수 있다. 상기 반도체기판(1)은 실리콘 기판일 수 있다. 또는 상기 반도체기판(1)은 실리콘 카바이드(SiC), 실리콘 저마늄(SiGe), 갈륨 아세닉(GaAs)과 같은 물질을 포함할 수 있다.
상기 제1 회로 영역(C)의 상기 반도체기판(1)에 셀 웰 영역(3)이 제공되고, 상기 제2 회로 영역(B)의 상기 반도체기판(1)에 제1 주변 웰 영역(5a)이 제공될 수 있다. 상기 제3 회로 영역(C)의 상기 제1 다이오드 영역(D1)의 상기 반도체기판(1)에 제2 주변 웰 영역(5b)이 제공되고, 상기 제3 회로 영역(C)의 상기 제2 다이오드 영역(D2)의 상기 반도체기판(1)에 제3 주변 웰 영역(5c)이 제공되고, 상기 제4 회로 영역(M)의 상기 반도체 기판(1)에 제4 주변 웰 영역(6)이 제공될 수 있다.
상기 셀 웰 영역(3), 상기 제1 주변 웰 영역(5a), 상기 제2 주변 웰 영역(5b), 상기 제3 주변 웰 영역(5c) 및 상기 제4 주변 웰 영역(6) 중 상기 반도체기판(1)과 동일한 도전형 및 동일한 불순물 농도를 갖는 영역은 생략될 수 있다.
상기 반도체기판(1)의 상기 웰 영역들(3, 5a, 5b, 5c, 6)에 격리막(8)이 제공되어 활성영역들을 한정할 수 있다. 보다 구체적으로, 상기 제1 회로 영역(C)에서의 상기 격리막(8)은 셀 활성영역(9)을 한정하고, 상기 제2 회로 영역(B)에서의 상기 격리막(8)은 제1 주변 활성영역(10a) 및 제1 주변 단자 영역(10b)을 한정하고, 상기 제3 회로 영역(D) 에서의 상기 격리막(105s)은 제2 주변 활성영역(10c) 및/또는 제3 주변 활성영역(10d)을 한정하고, 상기 제4 회로 영역(M)에서의 상기 격리막(105s)은 제4 주변 활성영역(11)을 한정할 수 있다. 상기 격리막(8)은 상기 웰 영역들(3, 5a, 5b, 5c, 6)의 바닥면들보다 높은 레벨에 위치할 수 있다. 그리고, 상기 격리막(8)은 트렌치 소자분리막일 수 있다.
상기 제4 주변 활성영역(11) 상에 모스펫(MOSFET; MT)이 제공될 수 있다. 좀더 구체적으로, 상기 모스펫(MT)은 상기 제4 주변 활성영역(11) 상의 게이트 패턴(14) 및 상기 게이트 패턴(14) 양 옆의 상기 제4 주변 활성영역(11)에 제공된 소스/드레인 영역(18)을 포함할 수 있다. 상기 게이트 패턴(14)은 차례로 적층된 게이트 유전막(12) 및 게이트 전극(13)을 포함할 수 있다. 상기 게이트 패턴(14) 상에 캐핑 마스크(15)가 제공될 수 있다. 상기 게이트 패턴(14) 및 상기 캐핑 마스크(15)의 측벽들 상에 게이트 스페이서(17)가 제공될 수 있다. 상기 모스펫(MT)은 앤모스 트랜지스터 또는 피모스 트랜지스터를 포함할 수 있다. 이와 같은 모스펫(MT)을 이용하여 씨모스(CMOS)를 제공할 수도 있다.
상기 셀 활성영역(9) 내에 셀 반도체 영역(20)이 제공될 수 있다. 보다 구체적으로, 상기 제1 회로 영역(C)의 상기 셀 웰 영역(3) 내에 상기 셀 웰 영역(3)과 다른 도전형의 상기 셀 반도체 영역(20)이 제공될 수 있다. 상기 셀 반도체 영역(20)의 측벽은 상기 제1 회로 영역(C)의 상기 격리막(8)에 의해 둘러싸일 수 있다.
상기 제1 주변 웰 영역(5a)의 상기 제1 주변 활성영역(10a) 내에 상기 제1 주변 웰 영역(5a)과 다른 도전형을 갖는 제1 주변 반도체 영역(21a)이 제공될 수 있다. 또한, 상기 제1 주변 웰 영역(5a)의 상기 제1 주변 단자 영역(10b) 내에 상기 제1 주변 웰 영역(5a)과 같은 도전형을 갖는 주변 불순물 영역(21b)이 제공될 수 있다. 여기서, 상기 주변 불순물 영역(21b)은 상기 제1 주변 웰 영역(5a)보다 높은 불순물 농도를 가질 수 있다.
상기 제2 주변 웰 영역(5b) 내의 상기 제2 주변 활성영역(10c) 내에 상기 제2 주변 웰 영역(5b)과 다른 도전형을 갖는 제2 주변 반도체 영역(22a)이 제공되고, 상기 제3 주변 웰 영역(5c) 내의 상기 제3 주변 활성영역(10d) 내에 상기 제3 주변 웰 영역(5c)과 다른 도전형을 갖는 제3 주변 반도체 영역(22b)이 제공될 수 있다. 상기 제2 및 제3 주변 반도체 영역들(22a, 22b)의 측벽들은 상기 제2 주변 회로 영역(D)에서의 상기 격리막(8)에 의해 둘러싸일 수 있다.
상기 격리막(8), 상기 셀 반도체 영역(30), 상기 제1 내지 제3 주변 반도체 영역들(21a, 22a, 22b), 상기 주변 불순물 영역(21b) 및 상기 모스펫(MT)을 덮는 보호막(25)이 제공될 수 있다. 상기 보호막(25)은 상기 격리막(8)에 대하여 식각선택비를 갖는 절연성 물질을 포함할 수 있다. 예를 들어, 상기 격리막(8)을 실리콘 산화막으로 이루어진 경우에, 상기 보호막(25)은 실리콘 질화막으로 이루어질 수 있다. 상기 보호막(25) 상에 하부 층간절연막(30)이 제공될 수 있다.
상기 제1 회로 영역(C)에서, 상기 하부 층간절연막(30) 및 상기 보호막(25)을 관통하며 상기 셀 반도체 영역(20)의 소정영역을 노출시키는 셀 다이오드 홀(30a)이 제공될 수 있다. 상기 제2 회로 영역(B)에서, 상기 하부 층간절연막(30) 및 상기 보호막(25)을 관통하며 상기 제1 주변 반도체 영역(21a)의 소정영역을 노 출시키는 하나 또는 복수개의 홀들이 제공될 수 있다. 예를 들어, 상기 제2 회로 영역(B)에서, 상기 하부 층간절연막(30) 및 상기 보호막(25)을 관통하며 상기 제1 주변 반도체 영역(21a)을 노출시키는 제1 주변 소자 홀(31a) 및 제2 주변 소자 홀(31b)이 제공될 수 있다. 상기 제1 및 제2 주변 소자 홀들(31a, 31b)은 서로 이격될 수 있다. 그리고, 상기 제1 및 제2 주변 소자 홀들(31a, 31b)은 하나의 상기 제1 주변 반도체 영역(21a) 상에 위치할 수 있다. 상기 제1 및 제2 주변 소자홀들(31a, 31b)은 서로 같은 폭을 가질 수 있다. 이와는 달리, 상기 제1 및 제2 주변 소자홀들(31a, 31b)은 서로 다른 폭을 가질 수 있다.
상기 제3 회로 영역(D)에서, 상기 하부 층간절연막(30) 및 상기 보호막(25)을 관통하며 상기 제2 주변 반도체 영역(22a)의 소정영역을 노출시키는 제3 주변 소자 홀(32a) 및 상기 제3 주변 반도체 영역(22b)의 소정영역을 노출시키는 제4 주변 소자 홀(32b)이 제공될 수 있다. 상기 제3 및 제4 주변 소자 홀들(32a, 32b)은 서로 같은 폭을 가질 수 있다. 이와는 달리, 상기 제3 및 제4 주변 소자 홀들(32a, 32b)은 서로 다른 폭을 가질 수 있다. 예를 들어, 상기 제3 주변 소자 홀(32a)은 제1 폭(W1)을 갖고, 상기 제4 주변 소자 홀(32b)은 상기 제1 폭(W1)과 같거나 큰 제2 폭(W2)을 가질 수 있다.
상기 셀 다이오드 홀(30a) 내에 수직 배열된 하부 셀 반도체 패턴(40a) 및 상부 셀 반도체 패턴(40b)이 제공될 수 있다. 상기 하부 셀 반도체 패턴(40a)은 상기 셀 반도체 영역(20)과 같은 도전형 또는 상기 셀 반도체 영역(20)과 다른 도전형을 가질 수 있다. 상기 상부 셀 반도체 패턴(40b)은 상기 셀 반도체 영역(20)과 다른 도전형을 가질 수 있다. 따라서, 상기 셀 웰 영역(3)이 피형(p-type)인 경우에, 상기 셀 반도체 영역(20)은 앤형(n-type)이고, 상기 하부 셀 반도체 패턴(40a)은 앤형 또는 피형이고, 상기 상부 셀 반도체 패턴(40b)은 피형일 수 있다.
한편, 상기 하부 셀 반도체 패턴(40a)이 앤형 또는 피형 중 어느 하나의 도전형을 가질지라도, 상기 하부 셀 반도체 패턴(40a)은 상기 셀 반도체 영역(20) 및 상기 상부 셀 반도체 패턴(40b)보다 낮은 불순물 농도를 가질 수 있다.
상기 하부 셀 반도체 패턴(40a)이 상기 셀 반도체 영역(20)과 같은 도전형을 갖는 경우에, 상기 셀 다이오드 홀(30a) 내에 수직 배열된 상기 하부 및 상부 셀 반도체 패턴들(40a, 40b)은 셀 다이오드를 구성할 수 있다. 이와는 달리, 상기 하부 셀 반도체 패턴(40a)이 상기 셀 반도체 영역(20)과 다른 도전형을 갖는 경우에, 상기 셀 반도체 영역(20) 및 이와 접촉하는 상기 하부 셀 반도체 패턴(40a)이 셀 다이오드를 구성할 수 있다.
상기 제1 주변 소자 홀(31a) 내에 수직 배열된 제1 하부 주변 반도체 패턴(42a) 및 제1 상부 주변 반도체 패턴(42b)이 제공될 수 있다. 상기 제1 하부 주변 반도체 패턴(42a)은 상기 제1 주변 반도체 영역(21a)과 같은 도전형 또는 상기 제1 주변 반도체 영역(21a)과 다른 도전형을 가질 수 있다. 상기 제1 상부 주변 반도체 패턴(42b)은 상기 제1 주변 반도체 영역(21a)과 다른 도전형을 가질 수 있다.
이와 마찬가지로, 상기 제2 주변 소자 홀(31b) 내에 수직 배열된 제2 하부 주변 반도체 패턴(44a) 및 제2 상부 주변 반도체 패턴(44b)이 제공될 수 있다. 즉, 상기 제2 하부 주변 반도체 패턴(44a)은 상기 제1 주변 반도체 영역(21a)과 같은 도전형 또는 상기 제1 주변 반도체 영역(21a)과 다른 도전형을 가질 수 있다. 상기 제2 상부 주변 반도체 패턴(44b)은 상기 제1 주변 반도체 영역(21a)과 다른 도전형을 가질 수 있다.
한편, 상기 제1 및 제2 하부 주변 반도체 패턴들(42a, 44a)이 앤형 또는 피형 중 어느 하나의 도전형을 갖도록 형성될지라도, 상기 제1 및 제2 하부 주변 반도체 패턴들(42a, 44a)은 상기 제1 주변 반도체 영역(21a) 및 상기 제1 및 제2 상부 주변 반도체 패턴들(42b, 44b)보다 낮은 불순물 농도를 가질 수 있다.
상기 제3 주변 소자 홀(32a) 내에 수직 배열된 제3 하부 주변 반도체 패턴(46a) 및 제3 상부 주변 반도체 패턴(46b)이 제공될 수 있다. 상기 제3 하부 주변 반도체 패턴(46a)은 상기 제2 주변 반도체 영역(22a)과 같은 도전형 또는 상기 제2 주변 반도체 영역(22a)과 다른 도전형을 가질 수 있다. 상기 제3 상부 주변 반도체 패턴(46b)은 상기 제2 주변 반도체 영역(22a)과 다른 도전형을 가질 수 있다.
한편, 상기 제3 하부 주변 반도체 패턴(46a)이 앤형 또는 피형 중 어느 하나의 도전형을 갖도록 형성될지라도, 상기 제3 하부 주변 반도체 패턴(46a)은 상기 제2 주변 반도체 영역(22a) 및 상기 제3 상부 주변 반도체 패턴(46b)보다 낮은 불순물 농도를 가질 수 있다.
상기 제4 주변 소자 홀(32b) 내에 수직 배열된 제4 하부 주변 반도체 패턴(48a) 및 제4 상부 주변 반도체 패턴(48b)이 제공될 수 있다. 상기 제4 하부 주변 반도체 패턴(48a)은 상기 제3 주변 반도체 영역(22b)과 같은 도전형 또는 상기 제3 주변 반도체 영역(22b)과 다른 도전형을 가질 수 있다. 상기 제4 상부 주변 반 도체 패턴(48b)은 상기 제3 주변 반도체 영역(22b)과 다른 도전형을 가질 수 있다.
한편, 상기 제4 하부 주변 반도체 패턴(48a)이 앤형 또는 피형 중 어느 하나의 도전형을 갖도록 형성될지라도, 상기 제4 하부 주변 반도체 패턴(48a)은 상기 제3 주변 반도체 영역(22b) 및 상기 제4 상부 주변 반도체 패턴(48b)보다 낮은 불순물 농도를 가질 수 있다.
상기 하부 층간절연막(30), 상기 상부 셀 반도체 패턴(40b) 및 상기 제2 내지 제4 상부 주변 반도체 패턴들(42b, 44b, 46b, 48b)을 덮는 중간 층간절연막(50)이 제공될 수 있다. 상기 제1 회로 영역(C)에서, 상기 중간 층간절연막(50)을 관통하며 상기 셀 상부 반도체 패턴(40b)과 전기적으로 접속하는 하부 전극(55)이 제공될 수 있다. 상기 하부 전극(55)은 상기 셀 상부 반도체 패턴(40b)의 평면적보다 작은 평면적을 가질 수 있다. 상기 하부 전극(55)은 타이타늄 질화막 또는 타이타늄 알루미늄 질화막을 포함할 수 있다. 상기 하부 전극(55)과 상기 셀 반도체 패턴(40b) 사이에 금속 실리사이드막(미도시)이 제공될 수 있다.
상기 하부 전극(55) 상에 정보 저장 요소(60) 및 상부전극(65)이 제공될 수 있다. 상기 정보 저장 요소(60)는 칼코게나이드막(chalcogenide layer)과 같은 상변이 물질막을 포함할 수 있다. 따라서, 피램(PRAM)과 같은 메모리 소자를 제공할 수 있다. 그러나, 상기 정보 저장 요소(60)는 상변이 물질막에 한정되지 않는다. 예를 들어, 상기 정보 저장 요소(60)는 상술한 상변이 물질막 이외에 저항성 물질막으로 이루어질 수 있다. 예를 들어, 상기 정보 저장 요소(60)는 이성분계 금속산화막과 같은 물질을 포함할 수도 있다. 따라서, 저항램(RRAM)과 같은 메모리 소자 를 제공할 수 있다. 상기 상부전극(65)은 상기 정보 저장 요소(60)와 반응하지 않는 물질막, 예를 들어 타이타늄 질화막 또는 타이타늄 알루미늄 질화막을 포함할 수 있다.
다른 실시예에서, 상기 하부 전극(55) 및 상기 정보 저장 요소(60)는 상기 중간 층간절연막(50)을 차례로 관통하며, 상기 정보 저장 요소(60)가 상기 중간 층간절연막(50)의 상부면과 실질적으로 동일한 상부면을 갖도록 제공될 수 있다.
또 다른 실시예에서, 상기 중간 층간절연막(50) 및 상기 하부 층간절연막(53)은 단일 절연막일 수도 있다.
상기 중간 층간절연막(50) 상에 상기 정보 저장 요소(60) 및 상기 상부전극(65)을 덮는 상부 층간절연막(70)이 제공될 수 있다. 상기 제1 회로 영역(C)의 상기 상부 층간절연막(70)을 관통하며 상기 상부전극(75)과 전기적으로 접속된 비트라인 플러그(75)가 제공될 수 있다. 상기 제1 회로 영역(C)의 상기 상부 층간절연막(70) 상에 상기 비트라인 플러그(75)를 덮는 비트라인(90)이 제공될 수 있다.
한편, 상기 제1 회로 영역(C)에서, 상기 상부 층간절연막(70), 상기 중간 층간절연막(50), 상기 하부 층간절연막(30) 및 상기 보호막(25)을 차례로 관통하며 상기 셀 반도체 영역(20)과 전기적으로 접속하는 워드라인 플러그(미도시) 및 상기 워드라인 플러그(미도시)를 덮는 금속 워드라인(미도시)이 제공될 수 있다.
상기 제2 회로 영역(B)에서, 상기 상부 층간절연막(70), 상기 중간 층간절연막(50), 상기 하부 층간절연막(30) 및 상기 보호막(25)을 차례로 관통하는 제1 능동 소자 제1 플러그(81) 및 제1 능동 소자 제4 플러그(83)가 제공될 수 있다. 여기 서, 상기 제1 능동 소자 제1 플러그(81)는 상기 제1 주변 반도체 영역(21a)과 전기적으로 접속하고, 상기 제1 능동 소자 제4 플러그(83)는 상기 주변 불순물 영역(31b)과 전기적으로 접속할 수 있다.
상기 제2 회로 영역(B)에서, 상기 상부 층간절연막(70), 상기 중간 층간절연막(50)을 차례로 관통하는 제1 능동 소자 제2 플러그(82a) 및 제1 능동 소자 제3 플러그(82b)가 제공될 수 있다. 여기서, 상기 제1 능동 소자 제2 플러그(82a)는 상기 제1 상부 주변 반도체 패턴(42b)과 전기적으로 접속될 수 있고, 상기 제1 능동 소자 제3 플러그(82b)는 상기 제2 상부 주변 반도체 패턴(44b)과 전기적으로 접속할 수 있다.
상기 제3 회로 영역(D)의 상기 제1 다이오드 영역(D1)에서, 상기 상부 층간절연막(70), 상기 중간 층간절연막(50), 상기 하부 층간절연막(30) 및 상기 보호막(25)을 차례로 관통하며 상기 제2 주변 반도체 영역(22a)과 전기적으로 접속하는 제2 능동 소자 제1 플러그(85a)가 제공되고, 상기 상부 층간절연막(70) 및 상기 중간 층간절연막(50)을 차례로 관통하며 상기 제3 상부 주변 반도체 패턴(46b)과 전기적으로 접속하는 제2 능동 소자 제2 플러그(85b)가 제공될 수 있다.
상기 제3 회로 영역(D)의 상기 제2 다이오드 영역(D2)에서, 상기 상부 층간절연막(70), 상기 중간 층간절연막(50), 상기 하부 층간절연막(30) 및 상기 보호막(25)을 차례로 관통하며 상기 제3 주변 반도체 영역(22b)과 전기적으로 접속하는 제3 능동 소자 제1 플러그(86a)가 제공될 수 있다. 그리고, 상기 상부 층간절연막(70) 및 상기 중간 층간절연막(50)을 차례로 관통하며 상기 제4 상부 주변 반도 체 패턴(48b)과 전기적으로 접속하는 제3 능동 소자 제2 플러그(86b)가 제공될 수 있다.
상기 제4 회로 영역(M)에서, 상기 상부 층간절연막(70), 상기 중간 층간절연막(50), 상기 하부 층간절연막(30) 및 상기 보호막(25)을 차례로 관통하며 상기 소스/드레인 영역(18)과 전기적으로 접속하는 소스/드레인 플러그들(88)이 제공될 수 있다. 한편, 도면에 도시하지 않았지만, 상기 상부 층간절연막(70), 상기 중간 층간절연막(50), 상기 하부 층간절연막(30), 상기 보호막(25) 및 상기 캐핑 마스크(15)를 차례로 관통하며 상기 게이트 전극(13)과 전기적으로 접속하는 게이트 플러그가 제공될 수 있다.
상기 제2 회로 영역(B)의 상기 상부 층간절연막(70) 상에 상기 제1 능동 소자 제1 플러그(81)를 덮는 제1 능동 소자 제1 배선(92), 상기 제1 능동 소자 제2 플러그(82a)를 덮는 제1 능동 소자 제2 배선(93), 상기 제1 능동 소자 제3 플러그(82b)를 덮는 제1 능동 소자 제3 배선(94) 및 상기 제1 능동 소자 제4 배선(83)을 덮는 제1 능동 소자 제4 배선(95)이 제공될 수 있다. 상기 제3 회로 영역(D)의 상기 상부 층간절연막(70) 상에 상기 제2 능동 소자 제1 플러그(85a)를 덮는 제2 능동 소자 제1 배선(96a), 상기 제2 능동 소자 제2 플러그(85b)를 덮는 제2 능동 소자 제2 배선(96b), 상기 제3 능동 소자 제1 플러그(86a)를 덮는 제3 능동 소자 제1 배선(97a) 및 상기 제3 능동 소자 제2 플러그(86b)를 덮는 제3 능동 소자 제2 배선(97b)이 제공될 수 있다. 상기 제4 회로 영역(M)에서, 상기 상부 층간절연막(70) 상에 상기 소스/드레인 플러그(88)를 덮는 소스/드레인 배선(99)이 제공될 수 있다.
상기 제1 회로 영역(C)이 상변이 메모리 소자와 같은 반도체 소자의 셀 어레이 영역인 경우에, 상기 셀 반도체 영역(20), 상기 하부 및 상부 셀 반도체 패턴들(40a, 40b)은 셀 스위칭 소자 구조체를 구성할 수 있다. 즉, 상기 제1 회로 영역(C)은 메모리 셀 어레이 영역으로 정의하고, 상기 제1 회로 영역(C)에 셀 스위칭 소자로 상술한 셀 다이오드를 이용할 수 있다.
상기 제2 회로 영역(B)에서, 상기 제1 주변 웰 영역(5a), 상기 제1 주변 반도체 영역(21a), 상기 제1 하부 주변 반도체 영역(42a), 상기 제1 상부 주변 반도체 영역(42b) 및 상기 주변 불순물 영역(21b)을 포함하는 주변 능동 소자 구조체가 제공될 수 있다. 예를 들어, 상기 제1 주변 웰 영역(5a)이 제1 도전형이고, 상기 제1 주변 반도체 영역(21a)이 상기 제1 도전형과 다른 제2 도전형이고, 상기 주변 불순물 영역(21b)이 상기 제1 도전형이고, 상기 제1 하부 주변 반도체 패턴(42a)이 상기 제1 도전형 또는 상기 제2 도전형이고, 상기 제1 상부 주변 반도체 패턴(42b)이 상기 제1 도전형인 경우에, 상기 제2 회로 영역(B)의 주변 능동 소자 구조체는 PNP 트랜지스터 또는 NPN 트랜지스터와 같은 수직 바이폴라 접합 트랜지스터(vertical bipolar junction transistor)를 구성할 수 있다. 본 발명에서, 수직 바이폴라 접합 트랜지스터는 에미터와 베이스 사이의 접합(junction) 및 베이스와 컬렉터 사이의 접합(junction)이 수직 배열된 바이폴라 접합 트랜지스터로 정의할 수 있다. 상기 제1 주변 반도체 영역(21a)은 NPN 트랜지스터 또는 PNP 트랜지스터의 베이스 영역으로 정의할 수 있다. 예를 들어, 상기 제1 상부 주변 반도체 패 턴(42b)은 고농도의 피형 반도체 영역으로 형성되고, 상기 제1 하부 주변 반도체 패턴(42a)은 저농도의 피형 또는 저농도의 앤형 반도체 영역으로 형성되고, 상기 제1 주변 반도체 영역(21a)은 앤형 반도체 영역으로 형성되고, 상기 주변 불순물 영역(21b)은 고농도의 피형 반도체 영역으로 형성될 수 있다. 그 결과, PNP 트랜지스터를 제공할 수 있다.
이와 마찬가지로, 상기 제2 회로 영역(B)에서, 상기 제1 주변 웰 영역(5a), 상기 제1 주변 반도체 영역(21a), 상기 제2 하부 주변 반도체 영역(44a), 상기 제2 상부 주변 반도체 영역(44b) 및 상기 주변 불순물 영역(21b)을 구비하는 다른 주변 능동 소자 구조체가 제공될 수 있다. 예를 들어, 상기 제2 상부 주변 반도체 패턴(44b)은 고농도의 피형 반도체 영역으로 정의하고, 상기 제2 하부 주변 반도체 패턴(44a)은 저농도의 피형 또는 저농도의 앤형 반도체 영역으로 형성되고, 상기 제1 주변 반도체 영역(21a)은 앤형 반도체 영역으로 형성되고, 상기 주변 불순물 영역(21b)은 고농도의 피형 반도체 영역으로 형성되어, 상기 제2 회로 영역(B)에 다른 PNP 트랜지스터를 제공할 수 있다.
이와 같이, 상기 제1 주변 반도체 영역(21a), 상기 제1 주변 웰 영역(5a) 및 상기 주변 불순물 영역(21b)을 공통으로 사용하는 복수개의 능동소자 구조체들, 즉 바이폴라 접합 트랜지스터들을 상기 제2 회로 영역(B)에 제공할 수 있다.
한편, 상기 제1 주변 반도체 영역(21a)은 상기 셀 반도체 영역(20)과 같은 도전형을 가지며 같은 불순물 농도를 갖도록 제공될 수 있다. 이와는 달리, 상기 제1 주변 반도체 영역(21a) 및 상기 셀 반도체 영역(20)은 서로 같은 도전형을 가 지며 서로 다른 불순물 농도를 갖도록 제공될 수 있다. 예를 들어, 상기 제1 주변 반도체 영역(21a)은 상기 셀 반도체 영역(20) 보다 낮은 불순물 농도를 갖도록 제공될 수 있다.
바이폴라 접합 트랜지스터들에서, 컬렉터 및 에미터 중 하나와 베이스 사이의 접합(junction) 면적은 상기 제1 및 제2 주변 소자 홀들(31a, 31b)의 평면적들에 대응하는 크기를 갖는다. 상기 제1 및 제2 주변 소자 홀들(31a, 31b)은 서로 다른 폭을 가질 수도 있다고 설명한 바 있다. 따라서, 상기 제1 주변 반도체 영역(21a), 상기 제1 주변 웰 영역(5a) 및 상기 주변 불순물 영역(21b)을 공통으로 사용하며 서로 다른 전기적 특성을 갖는 복수개의 능동소자 구조체들, 즉 바이폴라 접합 트랜지스터들을 상기 제2 회로 영역(B)에 제공할 수 있다.
한편, 상기 제2 회로 영역(B)에서, 상기 제1 상부 주변 반도체 패턴(42b)를 에미터로 사용하고, 상기 제2 상부 주변 반도체 패턴(44b)을 컬렉터로 사용하고, 상기 제1 주변 반도체 영역(21a)을 베이스로 사용하는 NPN 트랜지스터 또는 PNP 트랜지스터와 같은 바이폴라 접합 트랜지스터를 제공할 수 있다. 따라서, 본 실시예에 따르면, NPN 트랜지스터 및/또는 PNP 트랜지스터 구조를 갖는 다양한 회로를 구성할 수 있다.
상기 제3 회로 영역(D)의 상기 제1 주변 다이오드 영역(D1)에서, 상기 상기 제2 주변 웰 영역(5b), 상기 제2 주변 반도체 영역(22a), 상기 제3 하부 주변 반도체 영역(46a) 및 상기 제3 상부 주변 반도체 영역(46b)을 포함하는 또 다른 능동 소자 구조체가 제공될 수 있다. 예를 들어, 상기 제3 상부 주변 반도체 패턴(46b) 은 고농도의 피형 반도체 영역으로 형성되고, 상기 제3 하부 주변 반도체 패턴(46a)은 저농도의 피형 또는 저농도의 앤형 반도체 영역으로 형성되고, 상기 제2 주변 반도체 영역(22a)은 앤형 반도체 영역으로 형성되고, 상기 제2 주변 웰 영역(5b)은 저농도의 피형 반도체 영역으로 형성되는 경우에, 제1 폭(W1)의 접합(junction)면을 갖는 제1 주변 다이오드를 제공할 수 있다. 여기서, 상기 제2 주변 웰 영역(5b)은 상기 제2 주변 반도체 영역(22a)과 다른 도전형을 가지므로, 상기 제1 주변 다이오드 영역(D1)의 능동 소자 구조체에서 누설 전류를 차단하는 역할을 할 수 있다.
이와 마찬가지로, 상기 제3 회로 영역(D)의 상기 제2 주변 다이오드 영역(D2)에서, 상기 제3 주변 웰 영역(5c), 상기 제3 주변 반도체 영역(22b), 상기 제4 하부 주변 반도체 영역(48a) 및 상기 제4 상부 주변 반도체 영역(48b)을 포함하는 또 다른 능동 소자 구조체가 제공될 수 있다. 예를 들어, 상기 제4 상부 주변 반도체 패턴(48b)은 고농도의 피형 반도체 영역으로 형성되고, 상기 제4 하부 주변 반도체 패턴(48a)은 저농도의 피형 또는 저농도의 앤형 반도체 영역으로 형성되고, 상기 제3 주변 반도체 영역(22b)은 앤형 반도체 영역으로 형성되고, 상기 제4 주변 웰 영역(5c)은 저농도의 피형 반도체 영역으로 형성되는 경우에, 상기 제1 폭(W1)보다 큰 제2 폭(W2)의 접합(junction)면을 갖는 제2 주변 다이오드를 제공할 수 있다. 여기서, 상기 제3 주변 웰 영역(5c)은 상기 제3 주변 반도체 영역(22b)과 다른 도전형을 가지므로, 상기 제2 주변 다이오드 영역(D2)의 능동 소자 구조체에서 누설 전류를 차단하는 역할을 할 수 있다. 상기 제1 및 제2 주변 다이오드들을 구 성하는 구성요소들은 수직배열되므로, 상기 제1 및 제2 주변 다이오드들은 수직 다이오드들(vertical diodes)로 정의할 수 있다.
한편, 상기 제3 및 제4 주변 소자 홀들(32a, 32b)은 서로 다른 폭들(W1, W2)을 가질 수 있다. 따라서, 상기 제3 주변 소자 홀(32a) 내에 한정된 상기 제3 하부 및 상부 주변 반도체 패턴들(46a, 46b)을 포함하는 상기 제1 주변 다이오드 영역(D1)에서의 제1 주변 다이오드와 상기 제4 주변 소자 홀(32b) 내에 한정된 상기 제4 하부 및 상부 주변 반도체 패턴들(48a, 48b)을 포함하는 상기 제2 주변 다이오드 영역(D2)에서의 제2 주변 다이오드는 서로 다른 전기적 특성을 가질 수 있다. 이와 같이, 본 실시예에 따르면, 상기 다이오드 영역(D)에 서로 다른 면적의 접합(junction)면을 갖는 수직 다이오드들(vertical diodes)을 제공할 수 있다. 온도가 변화할 때, 접합(junction) 면적이 서로 다른 다이오드들을 통하여 흐르는 전류의 비율은 서로 다를 수 있다. 이와 같은 특성을 이용하여 다양한 반도체 회로를 구성할 수 있다.
한편, 본 실시예들에 따라 형성되는 능동소자들의 접합(junction) 면적들은 상기 제1 내지 제4 주변 소자 홀들(31a, 31b, 32a, 32b)의 폭들에 대응할 수 있다. 따라서, 웰 영역 내에 웰 영역과 다른 불순물 이온들을 주입을 하여 형성하는 일반적인 능동소자들(다이오드 및/또는 바이폴라 접합 트랜지스터)에 비하여, 본 실시에들에 따른 능동소자들((다이오드 및/또는 바이폴라 접합 트랜지스터)은 상기 제1 내지 제4 주변 소자 홀들(31a, 31b, 32a, 32b)의 폭들에 대응하는 일정한 크기의 접합면들을 갖도록 형성할 수 있다. 따라서, 신뢰성 있는 능동소자들을 제공할 수 있다.
상술한 바와 같이, 상기 제1 회로 영역(C)에서, 수직 다이오드를 셀 스위칭 소자로 사용할 수 있다. 그리고, 상기 제2 및 제3 회로 영역들(B, D)에서 다이오드와 바이폴라 접합 트랜지스터를 제공할 수 있다. 또한, 상기 제1 회로 영역(C)에서의 셀 스위칭 소자로 사용하는 셀 다이오드와 실질적으로 동일한 반도체 공정을 이용하여 형성하는 상기 제2 및 제3 회로 영역들(B, D)에서의 다이오드와 바이폴라 접합 트랜지스터는 다양한 반도체 회로에 이용될 수 있다. 예를 들어, 상기 제2 및 제3 회로 영역들(B, D)에 제공되는 상술한 다이오드들 및 바이폴라 접합 트랜지스터들은 온도 보상 회로와 같은 반도체 회로에 이용할 수 있다. 물론, 본 발명에서 설명한 능동소자와 더불어 수동소자 및/또는 모스펫 소자를 이용하여 다양한 반도체 회로를 구성할 수 있다. 여기서, 상기 수동 소자는 저항소자일 수 있고, 상기 모스펫 소자는 씨모스, 앤모스 및 피모스 중 적어도 하나를 포함할 수 있다.
이하에서, 도 1, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a 및 도 6b를 참조하여 상술한 본 발명의 실시예들에 따른 반도체소자 구조들에 대한 제조방법들을 설명하기로 한다.
도 1, 도 2a 및 도 2b를 참조하면, 제1 회로 영역(C), 제2 회로 영역(B), 제3 회로 영역(D) 및 제4 회로 영역(M)을 갖는 반도체기판(1)을 준비할 수 있다. 상기 반도체기판(1)은 실리콘 기판일 수 있다. 또는 상기 반도체기판(1)은 실리콘 카바이드(SiC), 실리콘 저마늄(SiGe), 갈륨 아세닉(GaAs)과 같은 물질을 포함할 수 있다. 상기 제1 회로 영역(C)은 메모리 셀 어레이 영역일 수 있고, 상기 제2 내지 제4 회로 영역들(B, D, M)은 주변 회로 영역들일 수 있다. 한편, 상기 제2 내지 제4 회로 영역들(B, D, M)의 각각은 능동 소자(active element)를 포함하는 회로 영역일 수 있다. 예를 들어, 상기 제2 회로 영역(B)은 바이폴라 접합 트랜지스터 영역을 포함할 수 있고, 상기 제3 회로 영역(D)은 제1 다이오드 영역(D1) 및/또는 제2 다이오드 영역(D2)을 포함할 수 있고, 상기 제4 회로 영역(M)은 모스펫(MOSFET) 영역을 포함할 수 있다.
상기 제1 회로 영역(C)의 상기 반도체기판(1)에 셀 웰 영역(3)을 형성할 수 있다. 상기 제2 회로 영역(B)의 상기 반도체기판(1)에 제1 주변 웰 영역(5a)을 형성할 수 있다. 상기 제3 회로 영역(C)의 상기 제1 다이오드 영역(D1)의 상기 반도체기판(1)에 제2 주변 웰 영역(5b)을 형성하고, 상기 제3 회로 영역(C)의 상기 제2 다이오드 영역(D2)의 상기 반도체기판(1)에 제3 주변 웰 영역(5c)을 형성할 수 있다. 상기 제4 회로 영역(M)의 상기 반도체 기판(1)에 제4 주변 웰 영역(6)을 형성할 수 있다.
상기 반도체기판(1)의 상기 웰 영역들(3, 5a, 5b, 5c, 6)에 격리막(8)을 형성하여 활성영역들을 한정할 수 있다. 보다 구체적으로, 상기 제1 회로 영역(C)에서의 상기 격리막(8)은 셀 활성영역(9)을 한정하고, 상기 제2 회로 영역(B)에서의 상기 격리막(8)은 제1 주변 활성영역(10a) 및 제1 주변 단자 영역(10b)을 한정하고, 상기 제3 회로 영역(D) 에서의 상기 격리막(105s)은 제2 주변 활성영역(10c) 및/또는 제3 주변 활성영역(10d)을 한정하고, 상기 제4 회로 영역(M)에서의 상기 격리막(105s)은 제4 주변 활성영역(11)을 한정할 수 있다. 상기 격리막(8)은 상기 웰 영역들(3, 5a, 5b, 5c, 6)의 바닥면들보다 높은 레벨에 위치할 수 있다. 그리고, 상기 격리막(8)은 얕은 트렌치 소자분리 기술(shallow trench isolation technique)을 이용하여 형성할 수 있다.
본 실시예에서, 상기 웰 영역들(3, 5a, 5b, 5c, 6)을 형성하는 것은 순서에 구애받지 않는다. 예를 들어, 상기 웰 영역들(3, 5a, 5b, 5c, 6)은 상기 반도체기판(1)의 상기 제1 내지 제4 회로 영역들(C, B, D, M)에 형성되는 소자의 특성을 고려하여 적절한 도전형 및 적절한 불순물 농도를 갖도록 형성될 수 있다. 이때, 상기 웰 영역들(3, 5a, 5b, 5c, 6) 중 상기 반도체기판(1)과 동일한 도전형 및 동일한 불순물 농도를 갖는 영역은 생략될 수 있다.
상기 제4 주변 활성영역(11) 상에 모스펫(MT)을 형성할 수 있다. 좀더 구체적으로, 상기 모스펫(MT)을 형성하는 것은 상기 제4 회로 영역(M)의 상기 제4 주변 활성영역(11) 상에 차례로 적층된 게이트 패턴(14) 및 캐핑 마스크(15)를 형성하고, 상기 게이트 패턴(14) 양 옆의 상기 제4 주변 활성영역(11)에 소스/드레인 영역(18)을 형성하는 것을 포함할 수 있다. 한편, 상기 차례로 적층된 상기 게이트 패턴(14) 및 상기 캐핑 마스크(15)의 측벽들 상에 게이트 스페이서(17)를 형성할 수 있다.
상기 셀 활성영역(9) 내에 셀 반도체 영역(20)을 형성할 수 있다. 보다 구체적으로, 상기 제1 회로 영역(C)의 상기 셀 웰 영역(3) 내로 상기 셀 웰 영역(3)과 다른 도전형의 불순물 이온들을 주입하여 상기 셀 반도체 영역(20)을 형성할 수 있 다. 상기 셀 반도체 영역(20)의 측벽은 상기 제1 회로 영역(C)의 상기 격리막(8)에 의해 둘러싸일 수 있다.
상기 제1 주변 웰 영역(5a)의 상기 제1 주변 활성영역(10a) 내로 상기 제1 주변 웰 영역(5a)과 다른 도전형을 갖는 불순물 이온들을 주입하여 제1 주변 반도체 영역(21a)을 형성할 수 있다. 또한, 상기 제1 주변 웰 영역(5a)의 상기 제1 주변 단자 영역(10b) 내로 상기 제1 주변 웰 영역(5a)과 같은 도전형을 갖는 불순물 이온들을 주입하여 주변 불순물 영역(21b)을 형성할 수 있다. 여기서, 상기 주변 불순물 영역(21b)은 상기 제1 주변 웰 영역(5a)보다 높은 불순물 농도를 갖도록 형성될 수 있다.
상기 제2 주변 웰 영역(5b) 내의 상기 제2 주변 활성영역(10c) 내로 상기 제2 주변 웰 영역(5b)과 다른 도전형을 갖는 불순물 이온들을 주입하여 제2 주변 반도체 영역(22a)을 형성할 수 있다. 이와 마찬가지로, 상기 제3 주변 웰 영역(5c) 내의 상기 제3 주변 활성영역(10d) 내에 상기 제3 주변 웰 영역(5c)과 다른 도전형을 갖는 불순물 이온들을 주입하여 제3 주변 반도체 영역(22b)을 형성할 수 있다. 상기 제2 및 제3 주변 반도체 영역들(22a, 22b)의 측벽들은 상기 제2 주변 회로 영역(D)에서의 상기 격리막(8)에 의해 둘러싸일 수 있다.
본 실시예에서, 상기 셀 반도체 영역(20), 상기 제1 내지 제3 주변 반도체 영역들(21a, 22a, 22b), 및 상기 주변 불순물 영역(21b)을 형성하는 것은 순서에 구애받지 않는다. 예를 들어, 상기 셀 반도체 영역(20), 상기 제1 내지 제3 주변 반도체 영역들(21a, 22a, 22b), 및 상기 주변 불순물 영역(21b) 중 같은 도전형 및 같은 불순물 농도를 갖는 영역들은 서로 동일한 이온주입 공정에 의해 형성될 수 있다. 다시 말하면, 상기 셀 반도체 영역(20), 상기 제1 내지 제3 주변 반도체 영역들(21a, 22a, 22b), 및 상기 주변 불순물 영역(21b) 중 다른 도전형 및 다른 불순물 농도를 갖는 영역들은 서로 다른 이온주입 공정에 의해 형성될 수 있다. 이때, 상기 셀 반도체 영역(20), 상기 제1 내지 제3 주변 반도체 영역들(21a, 22a, 22b), 및 상기 주변 불순물 영역(21b) 중 선택된 영역에 불순물을 주입하기 위한 이온주입 공정 동안에, 선택된 영역 이외의 영역들은 포토레지스트 패턴과 같은 이온주입 마스크에 의해 덮여지고, 이러한 이온주입 마스크는 이온주입 공정이 완료된 후에 제거될 수 있다. 예를 들어, 상기 제1 주변 반도체 영역(21a) 및 상기 주변 불순물 영역(21b)은 서로 다른 도전형을 가지므로 서로 다른 이온주입 공정에 의해 형성될 수 있다.
한편, 상기 셀 반도체 영역(20), 상기 제1 내지 제3 주변 반도체 영역들(21a, 22a, 22b), 상기 주변 불순물 영역(21b) 및 상기 격리막(8)을 형성하는 것은 순서에 구애받지 않는다. 예를 들면, 상기 반도체 기판(1) 상에 에피택시얼 반도체층을 성장시키고, 상기 에피택시얼 반도체층을 패터닝하여 상기 셀 반도체 영역(20), 상기 제1 내지 제3 주변 반도체 영역들(21a, 22a, 22b) 및 상기 주변 불순물 영역(21b)이 형성될 영역들을 한정하는 에피택시얼 반도체 패턴들을 한정하는 트렌치 영역을 형성하고, 상기 트렌치 영역을 채우는 절연막을 형성하여 상기 격리막(8)을 형성하고, 각각의 에피택시얼 반도체 패턴들에 적절한 불순물 이온들을 주입하여 상기 셀 반도체 영역(20), 상기 제1 내지 제3 주변 반도체 영역들(21a, 22a, 22b) 및 상기 주변 불순물 영역(21b)을 형성할 수 있다.
상기 격리막(8), 상기 셀 반도체 영역(30), 상기 제1 내지 제3 주변 반도체 영역들(21a, 22a, 22b), 상기 주변 불순물 영역(21b) 및 상기 모스펫(MT)을 덮는 보호막(25)을 형성할 수 있다. 상기 보호막(25)은 상기 격리막(8)에 대하여 식각선택비를 갖는 절연성 물질로 형성할 수 있다. 예를 들어, 상기 격리막(8)을 실리콘 산화막으로 형성하는 경우에, 상기 보호막(25)은 실리콘 질화막으로 형성할 수 있다.
도 1, 도 3a 및 도 3b를 참조하면, 상기 보호막(25) 상에 하부 층간절연막(30)을 형성할 수 있다. 상기 하부 층간절연막(30)은 상기 보호막(25)에 대하여 식각선택비를 갖는 절연성 물질로 형성할 수 있다. 예를 들어, 상기 보호막(25)을 실리콘 질화막으로 형성하는 경우에, 상기 하부 층간절연막(30)은 실리콘 산화막으로 형성할 수 있다.
상기 제1 회로 영역(C)에서, 상기 하부 층간절연막(30) 및 상기 보호막(25)을 관통하며 상기 셀 반도체 영역(20)의 소정영역을 노출시키는 셀 다이오드 홀(30a)을 형성할 수 있다.
상기 제2 회로 영역(B)에서, 상기 하부 층간절연막(30) 및 상기 보호막(25)을 관통하며 상기 제1 주변 반도체 영역(21a)의 소정영역을 노출시키는 하나 또는 복수개의 홀들을 형성할 수 있다. 예를 들어, 상기 제2 회로 영역(B)에서, 상기 하부 층간절연막(30) 및 상기 보호막(25)을 관통하며 상기 제1 주변 반도체 영역(21a)을 노출시키는 제1 주변 소자 홀(31a) 및 제2 주변 소자 홀(31b)을 형성할 수 있다. 상기 제1 및 제2 주변 소자 홀들(31a, 31b)은 서로 이격될 수 있다. 그리고, 상기 제1 및 제2 주변 소자 홀들(31a, 31b)은 하나의 상기 제1 주변 반도체 영역(21a) 상에 위치할 수 있다. 또한, 상기 제1 주변 소자홀(31a)은 상기 제2 소자 홀(31b)과 같거나 큰 폭을 갖도록 형성할 수 있다.
상기 제3 회로 영역(D)에서, 상기 하부 층간절연막(30) 및 상기 보호막(25)을 관통하며 상기 제2 주변 반도체 영역(22a)의 소정영역을 노출시키는 제3 주변 소자 홀(32a) 및 상기 제3 주변 반도체 영역(22b)의 소정영역을 노출시키는 제4 주변 소자 홀(32b)을 형성할 수 있다. 상기 제3 주변 소자 홀(32a)은 제1 폭(W1)을 갖도록 형성할 수 있고, 상기 제4 주변 소자 홀(32b)은 상기 제1 폭(W1) 보다 큰 제2 폭(W2)을 갖도록 형성할 수 있다. 이와는 달리, 상기 제3 및 제4 주변 소자 홀들(32a, 32b)은 서로 같은 폭을 갖도록 형성할 수 있다.
상기 셀 다이오드 홀(30a) 내에 예비 셀 반도체 패턴(34)을 형성하고, 상기 제1 주변 소자 홀(31a) 내에 제1 예비 주변 반도체 패턴(36a)을 형성하고, 상기 제2 주변 소자 홀(31b) 내에 제2 예비 주변 반도체 패턴(36b)을 형성하고, 상기 제3 주변 소자 홀(32a) 내에 제3 예비 주변 반도체 패턴(38a)을 형성하고, 상기 제4 주변 소자 홀(32b) 내에 제4 예비 주변 반도체 패턴(38b)을 형성할 수 있다.
상기 예비 셀 반도체 패턴(34)은 상기 셀 다이오드 홀(30a)에 의해 노출된 상기 셀 반도체 영역(20)을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성할 수 있다. 상기 제1 및 제2 예비 주변 반도체 패턴들(36a, 36b)은 상기 제1 및 제2 주변 소자 홀들(31a, 31b)에 의해 노출된 상기 제1 주변 반도체 영역(21a)을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성할 수 있다. 상기 제3 및 제4 예비 주변 반도체 패턴들(38a, 38b)은 상기 제3 및 제4 주변 소자 홀들(32a, 32b)에 의해 노출된 상기 제2 및 제3 주변 반도체 영역들(22a, 22b)을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성할 수 있다. 따라서, 상기 반도체 기판(1)이 단결정 반도체 구조를 갖는 경우에, 상기 예비 셀 반도체 패턴(34), 상기 제1 및 제2 예비 주변 반도체 패턴들(36a, 36b) 및 상기 제3 및 제4 예비 주변 반도체 패턴들(38a, 38b) 역시 단결정 반도체 구조를 갖도록 형성될 수 있다.
한편, 상기 예비 셀 반도체 패턴(34), 상기 제1 및 제2 예비 주변 반도체 패턴들(36a, 36b) 및 상기 제3 및 제4 예비 주변 반도체 패턴들(38a, 38b)을 형성하는 것은 선택적 에피택시얼 성장 기술을 사용하여 상기 셀 다이오드 홀(34), 상기 제1 및 제2 주변 소자 홀들(31a, 31b), 및 상기 제3 및 제4 주변 소자 홀들(32a, 32b)을 채우며 상기 하부 층간절연막(30)의 상부면보다 높은 표면을 갖는 반도체막을 형성하고, 상기 반도체막을 평탄화시키는 것을 포함할 수 있다. 그 결과, 상기 예비 셀 반도체 패턴(34), 상기 제1 및 제2 예비 주변 반도체 패턴들(36a, 36b) 및 상기 제3 및 제4 예비 주변 반도체 패턴들(38a, 38b)은 상기 하부 층간절연막(30)의 상부면과 동일한 레벨의 평평한 표면들을 갖도록 형성될 수 있다. 상기 선택적 에피택시얼 성장 공정이 실리콘 소스 가스를 사용하여 진행되는 경우에, 상기 예비 셀 반도체 패턴(34), 상기 제1 및 제2 예비 주변 반도체 패턴들(36a, 36b) 및 상기 제3 및 제4 예비 주변 반도체 패턴들(38a, 38b)은 단결정 구조의 실리콘막으로 형 성될 수 있다.
다른 방법으로(alternatively), 화학기상증착(CVD)과 같은 반도체 공정을 이용하여 상기 셀 다이오드 홀(34), 상기 제1 및 제2 주변 소자 홀들(31a, 31b), 및 상기 제3 및 제4 주변 소자 홀들(32a, 32b)을 채우는 비단결정 반도체막, 즉 비정질 실리콘막 또는 다결정 실리콘막을 형성하고, 상기 비단결정 반도체막을 고상 에피택시얼(solid phase epitaxial; SPE) 기술을 사용하여 결정화하여 상기 예비 셀 반도체 패턴(34), 상기 제1 및 제2 예비 주변 반도체 패턴들(36a, 36b), 및 상기 제3 및 제4 예비 주변 반도체 패턴들(38a, 38b)을 형성할 수 있다. 예를 들면, 상기 고상 에피택시얼 기술은 상기 비단결정 반도체막을 약 500℃ 이상의 온도에서 열처리하여 단결정화시키는 것을 포함할 수 있다.
도 1, 도 4a 및 도 4b를 참조하면, 상기 예비 셀 반도체 패턴(도 3a의 34)의 하부영역 내로 상기 셀 반도체 영역(20)과 같은 도전형 또는 상기 셀 반도체 영역(20)과 다른 도전형을 갖는 불순물 이온들을 주입하여 하부 셀 반도체 패턴(40a)을 형성할 수 있다. 또한, 상기 예비 셀 반도체 패턴(도 3a의 34)의 상부 영역 내로 상기 셀 반도체 영역(20)과 다른 도전형을 갖는 불순물 이온들을 주입하여 상부 셀 반도체 패턴(40b)을 형성할 수 있다. 상기 셀 웰 영역(3)이 피형(p-type)인 경우에, 상기 셀 반도체 영역(20)은 앤형(n-type)이고, 상기 하부 셀 반도체 패턴(40a)은 앤형 또는 피형이고, 상기 상부 셀 반도체 패턴(40b)은 피형일 수 있다.
한편, 상기 하부 셀 반도체 패턴(40a)을 형성하기 위한 이온주입 공정은 상기 상부 셀 반도체 패턴(40b)을 형성하기 위한 이온주입 공정 후에 진행할 수도 있 다.
한편, 상기 하부 셀 반도체 패턴(40a)이 앤형 또는 피형 중 어느 하나의 도전형을 갖도록 형성될지라도, 상기 하부 셀 반도체 패턴(40a)은 상기 셀 반도체 영역(20) 및 상기 상부 셀 반도체 패턴(40b)보다 낮은 불순물 농도를 갖도록 도우핑되는 것이 바람직하다.
상기 하부 셀 반도체 패턴(40a)이 상기 셀 반도체 영역(20)과 같은 도전형을 갖는 불순물 이온들로 도우핑된 경우에, 상기 셀 다이오드 홀(30a) 내에 차례로 적층된 상기 하부 및 상부 셀 반도체 패턴들(40a, 40b)은 셀 다이오드를 구성할 수 있다. 이와는 달리, 상기 하부 셀 반도체 패턴(40a)이 상기 셀 반도체 영역(20)과 다른 도전형의 불순물 이온들로 도우핑된 경우에, 상기 셀 반도체 영역(20) 및 이와 접촉하는 상기 하부 셀 반도체 패턴(40a)이 셀 다이오드를 구성할 수 있다.
한편, 상기 하부 셀 반도체 패턴들(40a)을 형성하는 것과 실질적으로 동일한 방법을 이용하여, 상기 제1 예비 주변 반도체 패턴(도 3a의 36a)의 하부 영역 내로 상기 제1 주변 반도체 영역(21a)과 같은 도전형 또는 상기 제1 주변 반도체 영역(21a)과 다른 도전형을 갖는 불순물 이온들을 주입하여 제1 하부 주변 반도체 패턴(42a)을 형성할 수 있다. 또한, 상기 상부 셀 반도체 패턴들(40b)을 형성하는 것과 실질적으로 동일한 방법을 이용하여, 상기 제1 예비 주변 반도체 패턴(도 3a의 36a)의 상부 영역 내로 상기 제1 주변 반도체 영역(21a)과 다른 도전형을 갖는 불순물 이온들을 주입하여 제1 상부 주변 반도체 패턴(42b)을 형성할 수 있다. 이와 마찬가지로, 상기 제1 하부 주변 반도체 패턴(42a) 및 상기 제1 상부 주변 반도체 패턴(42b)을 형성하는 것과 실질적으로 동일한 방법을 이용하여, 상기 제2 예비 주변 반도체 패턴(도 3a의 36b) 내에 차례로 적층된 제2 하부 주변 반도체 패턴(44a) 및 제2 상부 주변 반도체 패턴(44b)을 형성할 수 있다. 한편, 상기 제1 및 제2 하부 주변 반도체 패턴들(42a, 44a)이 앤형 또는 피형 중 어느 하나의 도전형을 갖도록 형성될지라도, 상기 제1 및 제2 하부 주변 반도체 패턴들(42a, 44a)은 상기 제1 주변 반도체 영역(21a) 및 상기 제1 및 제2 상부 주변 반도체 패턴들(42b, 44b)보다 낮은 불순물 농도를 갖도록 도우핑되는 것이 바람직하다.
또한, 상기 제1 하부 주변 반도체 패턴(42a) 및 상기 제1 상부 주변 반도체 패턴(42b)을 형성하는 것과 실질적으로 동일한 방법을 이용하여, 상기 제3 예비 주변 반도체 패턴(도 3b의 38a) 내에 차례로 적층된 제3 하부 주변 반도체 패턴(46a) 및 제3 상부 주변 반도체 패턴(46b)을 형성할 수 있다. 따라서, 상기 제3 하부 주변 반도체 패턴(46a)은 상기 제2 주변 반도체 영역(22a)과 같거나 다른 도전형을 갖도록 형성될 수 있고, 상기 제3 상부 주변 반도체 패턴(46b)은 상기 제2 주변 반도체 영역(22a)과 다른 도전형을 갖도록 형성될 수 있다. 한편, 상기 제3 하부 주변 반도체 패턴(46a)이 앤형 또는 피형 중 어느 하나의 도전형을 갖도록 형성될지라도, 상기 제3 하부 주변 반도체 패턴(46a)은 상기 제2 주변 반도체 영역(22a) 및 상기 제3 상부 주변 반도체 패턴(46b)보다 낮은 불순물 농도를 갖도록 도우핑되는 것이 바람직하다.
또한, 상기 제1 하부 주변 반도체 패턴(42a) 및 상기 제1 상부 주변 반도체 패턴(42b)을 형성하는 것과 실질적으로 동일한 방법을 이용하여, 상기 제4 예비 주 변 반도체 패턴(도 3b의 38b) 내에 차례로 적층된 제4 하부 주변 반도체 패턴(48a) 및 제4 상부 주변 반도체 패턴(48b)을 형성할 수 있다. 따라서, 상기 제4 하부 주변 반도체 패턴(48a)은 상기 제3 주변 반도체 영역(22b)과 같거나 다른 도전형을 갖도록 형성될 수 있고, 상기 제4 상부 주변 반도체 패턴(48b)은 상기 제3 주변 반도체 영역(22b)과 다른 도전형을 갖도록 형성될 수 있다. 한편, 상기 제4 하부 주변 반도체 패턴(48a)이 앤형 또는 피형 중 어느 하나의 도전형을 갖도록 형성될지라도, 상기 제4 하부 주변 반도체 패턴(48a)은 상기 제3 주변 반도체 영역(22b) 및 상기 제4 상부 주변 반도체 패턴(48b)보다 낮은 불순물 농도를 갖도록 도우핑되는 것이 바람직하다.
상기 상부 셀 반도체 패턴(40b), 상기 제2 내지 제4 상부 주변 반도체 패턴들(42b, 44b, 46b, 48b) 상에 금속 실리사이드막들(미도시)을 형성할 수 있다. 구체적으로, 상기 상부 셀 반도체 패턴(40b), 상기 제2 내지 제4 상부 주변 반도체 패턴들(42b, 44b, 46b, 48b)을 갖는 반도체기판 상에 금속막을 형성하고, 이어서 실리사이드화 열처리 공정을 진행하여 상기 상부 셀 반도체 패턴(40b), 상기 제2 내지 제4 상부 주변 반도체 패턴들(42b, 44b, 46b, 48b) 상에 금속실리사이드막들을 형성하고, 미반응된 금속막을 제거할 수 있다.
도 1, 도 5a 및 도 5b를 참조하면, 상기 하부 층간절연막(30), 상기 상부 셀 반도체 패턴(40b), 상기 제2 내지 제4 상부 주변 반도체 패턴들(42b, 44b, 46b, 48b)을 덮는 중간 층간절연막(50)을 형성할 수 있다. 상기 중간 층간절연막(50)은 실리콘 산화막으로 형성할 수 있다. 상기 중간 층간절연막(50)을 패터닝하여 상기 상부 셀 반도체 패턴(40b)을 노출시키는 셀 콘택 홀(50a)을 형성할 수 있다. 상기 셀 콘택 홀(50a)의 측벽 상에 절연성 스페이서(53)를 형성할 수 있다. 상기 절연성 스페이서(53)를 갖는 기판 상에 상기 셀 콘택 홀(50a)을 채우는 하부 전극(55)을 형성할 수 있다. 상기 하부 전극(550)은 후속 공정에서 형성되는 상변이 물질막과 반응하지 않는 금속막으로 형성할 수 있다. 예를 들면, 상기 하부 전극(55)은 타이타늄 질화막 또는 타이타늄 알루미늄 질화막으로 형성할 수 있다.
상기 하부 전극(55) 상에 정보 저장 요소(60) 및 상부전극(65)을 형성할 수 있다. 상기 정보 저장 요소(60)는 칼코게나이드막(chalcogenide layer)과 같은 상변이 물질막으로 형성할 수 있다. 그러나, 상기 정보 저장 요소(60)는 상변이 물질막에 한정되지 않는다. 예를 들어, 상기 정보 저장 요소(60)는 이성분계 금속산화막과 같은 물질로 형성할 수도 있다. 상기 상부전극(65)은 상기 정보 저장 요소(60)와 반응하지 않는 타이타늄 질화막 또는 타이타늄 알루미늄 질화막으로 형성할 수 있다.
다른 실시예에서, 상기 하부 전극(55)은 상기 콘택 홀(50a)을 부분적으로 채울 수 있다. 따라서, 상기 정보 저장 요소(60)를 상기 콘택 홀(50a) 내에 국한된 형태(confined shape)를 갖도록 형성할 수도 있다.
도 1, 도 6a 및 도 6b를 참조하면, 상기 중간 층간절연막(50) 상에 상기 정보 저장 요소(60) 및 상기 상부전극(65)을 덮는 상부 층간절연막(70)을 형성할 수 있다. 상기 제1 회로 영역(C)의 상기 상부 층간절연막(70)을 관통하며 상기 상부전극(75)과 전기적으로 접속된 비트라인 플러그(75)를 형성할 수 있다. 상기 제1 회 로 영역(C)의 상기 상부 층간절연막(70) 상에 상기 비트라인 플러그(75)를 덮는 비트라인(90)을 형성할 수 있다. 한편, 상기 제1 회로 영역(C)에서, 상기 상부 층간절연막(70), 상기 중간 층간절연막(50), 상기 하부 층간절연막(30) 및 상기 보호막(25)을 차례로 관통하며 상기 셀 반도체 영역(20)과 전기적으로 접속하는 워드라인 플러그(미도시)를 형성할 수 있다.
상기 제2 회로 영역(B)에서, 상기 상부 층간절연막(70), 상기 중간 층간절연막(50), 상기 하부 층간절연막(30) 및 상기 보호막(25)을 차례로 관통하는 제1 능동 소자 제1 플러그(81) 및 제1 능동 소자 제4 플러그(83)를 형성할 수 있다. 여기서, 상기 제1 능동 소자 제1 플러그(81)는 상기 제1 주변 반도체 영역(21a)과 전기적으로 접속하고, 상기 제1 능동 소자 제4 플러그(83)는 상기 주변 불순물 영역(31b)과 전기적으로 접속할 수 있다. 상기 제2 회로 영역(B)에서, 상기 상부 층간절연막(70), 상기 중간 층간절연막(50)을 차례로 관통하는 제1 능동 소자 제2 플러그(82a) 및 제1 능동 소자 제3 플러그(82b)를 형성할 수 있다. 여기서, 상기 제1 능동 소자 제2 플러그(82a)는 상기 제1 상부 주변 반도체 패턴(42b)과 전기적으로 접속될 수 있고, 상기 제1 능동 소자 제3 플러그(82b)는 상기 제2 상부 주변 반도체 패턴(44b)과 전기적으로 접속할 수 있다.
상기 제3 회로 영역(D)의 상기 제1 다이오드 영역(D1)에서, 상기 상부 층간절연막(70), 상기 중간 층간절연막(50), 상기 하부 층간절연막(30) 및 상기 보호막(25)을 차례로 관통하며 상기 제2 주변 반도체 영역(22a)과 전기적으로 접속하는 제2 능동 소자 제1 플러그(85a)를 형성하고, 상기 상부 층간절연막(70) 및 상기 중 간 층간절연막(50)을 차례로 관통하며 상기 제3 상부 주변 반도체 패턴(46b)과 전기적으로 접속하는 제2 능동 소자 제2 플러그(85b)를 형성할 수 있다.
상기 제3 회로 영역(D)의 상기 제2 다이오드 영역(D2)에서, 상기 상부 층간절연막(70), 상기 중간 층간절연막(50), 상기 하부 층간절연막(30) 및 상기 보호막(25)을 차례로 관통하며 상기 제3 주변 반도체 영역(22b)과 전기적으로 접속하는 제3 능동 소자 제1 플러그(86a)를 형성하고, 상기 상부 층간절연막(70) 및 상기 중간 층간절연막(50)을 차례로 관통하며 상기 제4 상부 주변 반도체 패턴(48b)과 전기적으로 접속하는 제3 능동 소자 제2 플러그(86b)를 형성할 수 있다.
상기 제4 회로 영역(M)에서, 상기 상부 층간절연막(70), 상기 중간 층간절연막(50), 상기 하부 층간절연막(30) 및 상기 보호막(25)을 차례로 관통하며 상기 소스/드레인 영역(18)과 전기적으로 접속하는 소스/드레인 플러그들(88)을 형성할 수 있다. 한편, 도면에 도시하지 않았지만, 상기 상부 층간절연막(70), 상기 중간 층간절연막(50), 상기 하부 층간절연막(30), 상기 보호막(25) 및 상기 캐핑 마스크(15)를 차례로 관통하며 상기 게이트 전극(13)과 전기적으로 접속하는 게이트 플러그를 형성할 수 있다.
한편, 상술한 플러그들(81, 82a, 82b, 83, 85a, 85b, 86a, 86b, 88)은 동일한 반도체 공정에 의해 형성될 수 있다.
상기 제2 회로 영역(B)의 상기 상부 층간절연막(70) 상에 상기 제1 능동 소자 제1 플러그(81)를 덮는 제1 능동 소자 제1 배선(92), 상기 제1 능동 소자 제2 플러그(82a)를 덮는 제1 능동 소자 제2 배선(93), 상기 제1 능동 소자 제3 플러 그(82b)를 덮는 제1 능동 소자 제3 배선(94) 및 상기 제1 능동 소자 제4 배선(83)을 덮는 제1 능동 소자 제4 배선(95)을 형성할 수 있다. 상기 제3 회로 영역(D)의 상기 상부 층간절연막(70) 상에 상기 제2 능동 소자 제1 플러그(85a)를 덮는 제2 능동 소자 제1 배선(96a), 상기 제2 능동 소자 제2 플러그(85b)를 덮는 제2 능동 소자 제2 배선(96b), 상기 제3 능동 소자 제1 플러그(86a)를 덮는 제3 능동 소자 제1 배선(97a) 및 상기 제3 능동 소자 제2 플러그(86b)를 덮는 제3 능동 소자 제2 배선(97b)을 형성할 수 있다. 상기 제4 회로 영역(M)에서, 상기 상부 층간절연막(70) 상에 상기 소스/드레인 플러그(88)를 덮는 소스/드레인 배선(99)을 형성할 수 있다. 한편, 상술한 배선들(92, 93, 94, 95, 96a, 96b, 97a, 97b, 99)은 동일한 반도체 공정에 의해 형성될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체소자를 나타낸 평면도이다.
도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a 및 도 6b는 본 발명의 실시예들에 따른 반도체소자를 나타낸 단면도들이다.

Claims (25)

  1. 제1 회로 영역 및 제2 회로 영역을 갖는 반도체 기판;
    상기 제2 회로 영역의 반도체기판에 제공된 웰 영역;
    상기 제1 회로 영역의 반도체 기판에 제공되고 상기 제1 회로 영역의 반도체기판과 다른 도전형을 갖는 제1 반도체 영역 및 상기 웰 영역에 제공되고 상기 웰 영역과 다른 도전형을 갖는 제2 반도체 영역;
    상기 제1 및 제2 반도체 영역들의 측벽들을 둘러싸는 절연성의 격리막;
    상기 제1 및 제2 반도체 영역들 및 상기 격리막을 덮는 하부 층간절연막;
    상기 하부 층간절연막을 관통하며 상기 제1 반도체 영역을 노출시키는 제1 소자 홀 및 상기 제2 반도체 영역을 노출시키는 제2 소자 홀;
    상기 제1 소자 홀 내에 배치된 제1 하부 반도체 패턴 및 상기 제1 하부 반도체 패턴 상의 제1 상부 반도체 패턴; 및
    상기 제2 소자 홀 내에 배치된 제2 하부 반도체 패턴 및 상기 제2 하부 반도체 패턴 상의 제2 상부 반도체 패턴과 아울러, 상기 웰 영역 및 상기 제2 반도체 영역을 구비하는 능동소자 구조체(active element structure)를 포함하되,
    상기 제1 상부 반도체 패턴은 상기 제1 반도체 영역과 다른 도전형이고,
    상기 제2 상부 반도체 패턴은 상기 제2 반도체 영역과 다른 도전형인 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 하부 반도체 패턴은 상기 제1 반도체 영역과 같은 도전형 또는 상 기 제1 상부 반도체 패턴과 같은 도전형이되, 상기 제1 반도체 영역 및 상기 제1 상부 반도체 패턴보다 낮은 불순물 농도를 갖고,
    상기 제2 하부 반도체 패턴은 상기 제2 반도체 영역과 같은 도전형 또는 상기 제2 상부 반도체 패턴과 같은 도전형이되, 상기 제2 반도체 영역 및 상기 제2 상부 반도체 패턴보다 낮은 불순물 농도를 갖는 것을 특징으로 하는 반도체소자.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 하부 층간절연막, 상기 제1 상부 반도체 패턴 및 상기 제2 상부 반도체 패턴을 덮는 상부 층간절연막;
    상기 상부 층간절연막 및 상기 하부 층간절연막을 관통하며 상기 제2 반도체 영역과 전기적으로 접속된 베이스 플러그;
    상기 상부 층간절연막을 관통하며 상기 제2 상부 반도체 패턴과 전기적으로 접속된 제1 플러그; 및
    상기 상부 층간절연막 및 상기 하부 층간절연막을 관통하며 상기 웰 영역과 전기적으로 접속하는 제2 플러그를 더 포함하는 반도체소자.
  6. 제 5 항에 있어서,
    상기 제2 플러그 하부의 상기 웰 영역에 제공되고 상기 웰 영역과 같은 도전형이며 상기 웰 영역보다 높은 불순물 농도를 갖는 주변 불순물 영역을 더 포함하되, 상기 주변 불순물 영역은 상기 격리막에 의해 상기 제2 반도체 영역과 이격되고, 상기 격리막은 상기 웰 영역의 바닥면보다 높은 레벨에 위치하는 바닥면을 갖는 반도체소자.
  7. 삭제
  8. 능동 소자 영역을 갖는 반도체기판의 소정영역에 제공되며 상기 반도체기판과 다른 도전형의 반도체 영역;
    상기 반도체 영역의 측벽을 둘러싸는 절연성의 격리막;
    상기 반도체 영역 및 상기 격리막을 갖는 반도체기판 상의 하부 층간절연막;
    상기 하부 층간절연막을 관통하며 상기 반도체 영역을 노출시키고 서로 이격된 제1 소자 홀 및 제2 소자 홀;
    상기 제1 소자 홀 내에 배치된 제1 하부 반도체 패턴 및 상기 제1 하부 반도체 패턴 상의 제1 상부 반도체 패턴; 및
    상기 제2 소자 홀 내에 배치된 제2 하부 반도체 패턴 및 상기 제2 하부 반도체 패턴 상의 제2 상부 반도체 패턴을 포함하되, 상기 제1 및 제2 상부 반도체 패턴들은 서로 같은 도전형을 갖는 반도체소자.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 상부 반도체 패턴들은 상기 반도체 영역과 다른 도전형을 갖는 것을 특징으로 하는 반도체소자.
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  13. 제 8 항에 있어서,
    상기 반도체 영역, 상기 제1 하부 반도체 패턴 및 상기 제1 상부 반도체 패턴은 제1 다이오드 소자(first diode element)를 구성하고, 상기 반도체 영역, 상기 제2 하부 반도체 패턴 및 상기 제2 상부 반도체 패턴은 제2 다이오드 소자(second diode element)를 구성하여 상기 반도체 영역을 공통으로 사용하는 상기 제1 및 제2 다이오드 소자들을 포함하는 반도체소자.
  14. 삭제
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  16. 제 8 항에 있어서,
    상기 반도체기판에 제공되며 상기 능동소자 영역과 이격된 셀 어레이 영역;
    상기 셀 어레이 영역의 반도체 기판에 제공되며 상기 셀 어레이 영역의 반도체기판과 다른 도전형을 갖되, 그 측벽이 상기 격리막에 의해 둘러싸인 셀 반도체 영역;
    상기 층간절연막을 관통하며 상기 셀 반도체 영역을 노출시키는 셀 소자 홀; 및
    상기 셀 소자 홀 내에서 수직 배열된 셀 하부 반도체 패턴 및 셀 상부 반도체 패턴을 더 포함하되, 상기 셀 상부 반도체 패턴 및 상기 셀 반도체 영역은 서로 다른 도전형을 갖고, 상기 셀 상부 반도체 패턴, 상기 셀 하부 반도체 패턴 및 상기 셀 반도체 영역은 메모리 소자의 셀 스위칭 소자 구조체를 구성하는 반도체소자.
  17. 반도체기판 내에 제공된 제1 반도체 영역;
    상기 제1 반도체 영역 내에 제공되며 상기 제1 반도체 영역과 다른 도전형의 제2 반도체 영역;
    상기 제1 반도체 영역에 제공되며 상기 제2 반도체 영역의 측벽을 둘러싸는 격리막;
    상기 격리막 및 상기 제1 및 제2 반도체 영역들을 덮는 하부 층간절연막;
    상기 하부 층간절연막을 관통하며 상기 제2 반도체 영역을 노출시키는 소자 홀;
    상기 소자 홀 내에 배치된 하부 반도체 패턴 및 상기 하부 반도체 패턴 상의 상부 반도체 패턴을 포함하되,
    상기 상부 반도체 패턴은 상기 제2 반도체 영역과 다른 도전형이고,
    상기 상부 반도체 패턴, 상기 하부 반도체 패턴, 상기 제1 반도체 영역 및 상기 제2 반도체 영역은 수직 바이폴라 접합 트랜지스터 소자(vertical bipolar junction transistor element)를 구성하는 반도체소자.
  18. 제 17 항에 있어서,
    상기 하부 반도체 패턴은 상기 제2 반도체 영역과 같은 도전형을 갖거나, 상 기 상부 반도체 패턴과 같은 도전형을 갖고, 상기 제2 반도체 영역 및 상기 상부 반도체 패턴보다 낮은 불순물 농도를 갖는 것을 특징으로 하는 반도체소자.
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