JPH10189888A

JPH10189888A - 半導体装置及びその製造方法

Info

Publication number: JPH10189888A
Application number: JP9280066A
Authority: JP
Inventors: Kiyoyuki Morita; 清之森田; Tadashi Morimoto; 廉森本; Koichiro Yuki; 康一郎幸; Sei Araki; 聖荒木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-10-22
Filing date: 1997-10-14
Publication date: 1998-07-21

Abstract

(57)【要約】【課題】ＭＯＳ型半導体素子，共鳴トンネルダイオ
ード，ホットエレクトロントランジスタ等を共通の基板
上に形成して、双安定メモリや論理回路等の多種の機能
を有する半導体装置を提供する。【解決手段】ＳＯＩ基板上に、素子分離酸化膜１０４
で囲まれるｎ型Ｓｉ層１０３ａとｐ型Ｓｉ層１０５とを
形成する。マスク酸化膜１０６ａとゲート酸化膜１０６
ｂとを形成し、マスク酸化膜１０６ａをマスクとしてｎ
型Ｓｉ層１０３ａを結晶異方性エッチングし、ｎ型Ｓｉ
層１０３ａを薄いＳｉ板状にする。ｎ型Ｓｉ層１０３ａ
の両側面にトンネル酸化膜１０７を形成した後、共通の
ポリシリコン膜から共鳴トンネルダイオードの２つのポ
リシリコン電極１０９ａ，１０９ｂと、ＭＯＳ型半導体
素子のゲート電極となるポリシリコン電極１０９ｃとを
形成する。Ｓｉ／ＳｉＯ₂ 系の量子デバイスを安価かつ
容易に形成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＩＳ型半導体素
子，ホットエレクトロントランジスタ，非線形素子であ
る共鳴トンネルダイオード等を共通の基板上に形成して
なる双安定メモリもしくは論理回路として機能する半導
体装置及びその製造方法に関するものである。

【０００２】

【従来の技術】近年、ＭＩＳ型半導体素子とは動作原
理の全く異なる素子が種々提案されてきており、その一
つに非線形素子である共鳴トンネル素子がある。共鳴ト
ンネル素子は、量子効果が生じる程度に極薄の半導体薄
膜の両側を酸化膜等のエネルギー障壁膜で挟み、さらに
エネルギー障壁膜の外側にそれぞれ電極を形成した「二
重障壁構造」からなる。共鳴トンネル素子の電気特性
は、２つの電極間にある電圧を印加したときに極薄の半
導体薄膜と２つの電極との間で電子のトンネリングが同
時に生じるという共鳴トンネル効果により制御される。
従来、共鳴トンネルダイオードは、化合物半導体を用い
て実現する例が多かった（Tsu、江崎ら、Appl. Phys. L
ett.,22, 562(1973).等）。これは、化合物半導体が直
接遷移型の半導体材料で、有効質量も小さく共鳴トン
ネル効果が生じやすい上に、化合物半導体は半絶縁性な
のでエネルギー障壁膜として利用でき、かつ結晶性材料
なのでエピタキシャル成長技術を利用して容易に薄膜を
形成できるという利点があったためである。

【０００３】反面、化合物半導体を製造コストの面で応
用分野が限られるので、シリコン等の汎用半導体材料で
構成できる共鳴トンネル素子の実現が望まれている。し
かし、シリコンは間接遷移型の半導体材料で、かつ化合
物半導体に比べて有効質量も大きいつまり移動度が小さ
いことから、共鳴トンネル効果が生じにくい。また、そ
の場合にはエネルギー障壁膜としてシリコン酸化膜やシ
リコン窒化膜等を用いることになるが、シリコン酸化膜
等はアモルファス材料であるため、エピタキシャル成長
技術により形成するのは極めて困難であった。

【０００４】一方、共鳴トンネル素子以外の量子効果を
利用した素子としては、ホットエレクトロントランジス
タがある（榊裕之、超格子ヘテロ構造デバイス（工業調
査会））。ホットエレクトロントランジスタは、量子効
果が生じる程度に極薄の半導体膜の両側を酸化膜等のエ
ネルギー障壁膜で挟み、さらに各エネルギー障壁膜の外
側にそれぞれ電極を形成した「二重障壁構造」からな
る。この構造において、一方の電極と半導体膜の間に電
圧を印加すると、一方の電極から一方のエネルギー障壁
膜をトンネリングして半導体膜へホットな電子が注入さ
れる。注入された電子は半導体薄膜中で格子振動等によ
ってエネルギーを失うが、半導体薄膜が薄い場合にはあ
る確率でこの半導体膜中を通り抜ける。そして、この半
導体膜に接して他方のエネルギー障壁膜が設けられてい
るので、ホットな電子のみがこれを乗り越えて他方の電
極に到達する。構造上の工夫により、一方の電極から半
導体薄膜中に流入する電流よりも一方の電極から半導体
膜を通過して他方の電極に達する電流を大きくできれ
ば、電力増幅が可能となる。この素子はバイポーラ素子
のようにｐｎ接合を用いていないため、低温下でも正常
に動作する特長を持つ。従来、ホットエレクトロントラ
ンジスタは、化合物半導体を用いて実現する例が多かっ
た。これは、化合物半導体が半絶縁性なのでエネルギー
障壁膜として利用でき、かつ結晶性材料なのでエピタキ
シャル成長技術を利用して容易に極薄の半導体膜を形成
できるという利点があったためである。

【０００５】

【発明が解決しようとする課題】ところで、共鳴トンネ
ルダイオードは非常に多くの可能性を秘めた素子ではあ
るが、共鳴トンネルダイオードは２つの電極という２端
子のみを有する素子であり、共鳴トンネルダイオード単
独で、各種の回路を構成することは難しい。

【０００６】また、ホットエレクトロントランジスタの
場合、化合物半導体を用いるのでは製造コストの面で応
用分野が限られるので、シリコン等の汎用半導体材料で
構成できるホットエレクトロントランジスタの実現が望
まれている。しかし、シリコンは半絶縁性の半導体材料
ではないため、エネルギー障壁膜としてはシリコン酸化
膜やシリコン窒化膜等を用いることになる。そのため
に、半導体薄膜を２つのエネルギ障壁膜で挟む構造を実
現しようとすると、シリコン酸化膜等の上に単結晶シリ
コン膜を形成する工程が必要となる。ところが、アモル
ファス材料であるシリコン酸化膜等の上に単結晶シリコ
ン膜をエピタキシャル成長させるのは、格子不整合とな
るため、極めて困難であった。

【０００７】そこで、本発明の第１の目的は、非線形素
子である共鳴トンネルダイオードとＭＩＳ型半導体素子
とを結合させることにより、双安定メモリや多値論理回
路等多くの機能を有する半導体装置を提供することにあ
る。

【０００８】また、本発明の第２の目的は、一般的なＭ
ＯＳ型半導体装置の製造プロセスを利用して、ＭＩＳ型
半導体素子と共鳴トンネルダイオードとを共通の基板上
にできる限り少ない工程で形成することにより、実用化
に適した半導体装置の製造方法を提供することにある。

【０００９】また、本発明の第３の目的は、バイポーラ
トランジスタに相当する機能を有するホットエレクトロ
ントランジスタをシリコンプロセスをも適用可能な構成
とすることにより、多種多様な機能を有する半導体装置
及びその製造豊富を提供することにある。

【００１０】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明では、請求項１〜６に記載されている
半導体装置に関する手段を講じている。

【００１１】本発明の第１の半導体装置は、請求項１に
記載されているように、第１及び第２の導体部と該第
１，第２の導体部の間に介在する共鳴トンネリング部と
を有する共鳴トンネルダイオードと、ゲートとソース・
ドレインとを有するＭＩＳ型半導体素子とを共通の基板
上に備えており、上記ＭＩＳ型半導体素子のソース・ド
レインのうち少なくともいずれか一方と、上記共鳴トン
ネルダイオードの上記第１，第２導体部のうち少なくと
もいずれか一方とが電気的に接続されており、双安定メ
モリセルもしくは論理回路として機能するものである。

【００１２】これにより、ＭＩＳ型半導体素子と共鳴ト
ンネルダイオードとを組み合わせて多くの機能を有する
各種の回路を構成することが可能となる。

【００１３】請求項２に記載されているように、請求項
１において、上記共鳴トンネルダイオードの共鳴トンネ
リング部を、極薄のＳｉ層を２つのトンネル絶縁膜で挟
んで構成することができる。

【００１４】これにより、共鳴トンネルダイオードとＭ
ＩＳ型半導体素子とを共通のシリコン基板に搭載するこ
とが可能となるので、安価なＳｉ系の量子デバイス及び
ＭＩＳ型半導体素子を混載した半導体装置の実用化が可
能となる。

【００１５】請求項３に記載されているように、請求項
１において、上記ＭＩＳ型半導体素子をデプレッション
型の半導体素子とし、上記ＭＩＳ型半導体素子のゲート
とソースとを短絡して電源端子に接続し、上記ＭＩＳ型
半導体素子のドレインと上記共鳴トンネルダイオードの
上記第１及び第２導体部のうちの一方とを共通の制御端
子に接続し、半導体装置を双安定メモリセルとして機能
させることができる。

【００１６】これにより、共鳴トンネルダイオードの電
圧−電流特性と、ＭＩＳ型半導体素子の電圧−電流特性
との間の複数の交点のうち、電圧の変化に対する電流の
変化の傾きが異なる符号となる交点が安定点となるの
で、この特性を利用した双安定メモリセルが構成され
る。したがって、共鳴トンネル効果の優れた特性を利用
して、動作速度の速い消費電流の少ないメモリセルとし
て機能する半導体装置が得られる。

【００１７】本発明の第２の半導体装置は、請求項４に
記載されているように、絶縁体部を有する基板と、上記
絶縁体部の上で互いに絶縁して形成された共鳴トンネル
ダイオード及びＭＩＳ型半導体素子とを備えた半導体装
置であって、上記共鳴トンネルダイオードは、上記絶縁
体部の表面に交差する方向に延びる極薄の板状の半導体
膜と、上記半導体膜の両面上に形成され、電子の移動に
対する障壁となるポテンシャルエネルギを有しかつ電子
のトンネリングが可能な横方向の厚みを有する第１，第
２のトンネル絶縁膜と、上記第１，第２のトンネル絶縁
膜の外側面上にそれぞれ形成された第１，第２の導体部
と、上記半導体膜及び各トンネル絶縁膜の上に形成され
たマスク絶縁膜とを有し、上記ＭＩＳ型半導体素子は、
上記基板の上記絶縁体部の上に形成されたチャネル領域
と、上記チャネル領域の両側に形成されたソース・ドレ
イン領域と、上記チャネル領域の上に形成されたゲート
絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電
極とを有し、上記共鳴トンネルダイオードのマスク絶縁
膜と、上記ＭＩＳ型半導体素子のゲート絶縁膜とは共通
の絶縁体材料により構成されている。

【００１８】これにより、共鳴トンネルダイオードのマ
スク絶縁膜とＭＩＳ型半導体素子のゲート絶縁膜とが共
通の絶縁体材料を用いて構成されているので、製造段階
において共通の工程を用いてそれらの部材を形成するこ
とが可能となり、製造コストが低減される。

【００１９】本発明の第３の半導体装置は、請求項５に
記載されているように、絶縁体部を有する基板と、上記
絶縁体部の上で互いに絶縁して形成された共鳴トンネル
ダイオード及びＭＩＳ型半導体素子とを備えた半導体装
置であって、上記共鳴トンネルダイオードは、上記絶縁
体部の表面に交差する方向に延びる極薄の板状の半導体
膜と、上記半導体膜の両面上に形成され、電子の移動に
対する障壁となるポテンシャルエネルギを有しかつ電子
のトンネリングが可能な横方向の厚みを有する第１，第
２のトンネル絶縁膜と、上記第１，第２のトンネル絶縁
膜の外側面上にそれぞれ形成された第１，第２の導体部
と、上記半導体膜及び各トンネル絶縁膜の上に形成され
たマスク絶縁膜とを有し、上記ＭＩＳ型半導体素子は、
上記基板の上記絶縁体部の上に形成されたチャネル領域
と、上記チャネル領域の両側に形成されたソース・ドレ
イン領域と、上記チャネル領域の上に形成されたゲート
絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電
極とを有し、上記共鳴トンネルダイオードの各導体部
と、上記ＭＩＳ型半導体素子のゲート電極とは共通の導
体材料により構成されている。

【００２０】これにより、共鳴トンネルダイオードの第
１，第２導体部とＭＩＳ型半導体素子のゲート電極とが
共通の導体材料を用いて構成されているので、製造段階
において共通の工程を用いてそれらの部材を形成するこ
とが可能となり、製造コストが低減される。

【００２１】請求項６に記載されているように、請求項
５において、上記共鳴トンネルダイオードのマスク絶縁
膜と、上記ＭＩＳ型半導体素子のゲート絶縁膜とを共通
の絶縁体材料により構成することができる。

【００２２】上記第２の目的を達成するために、本発明
では請求項７〜２０に記載されている半導体装置の製造
方法に関する手段を講じている。

【００２３】本発明の第１の半導体装置の製造方法は、
請求項７に記載されているように、基板上に、ゲート電
極，ゲート絶縁膜，半導体からなるチャネル領域及びソ
ース・ドレイン領域を有するＭＩＳ型半導体素子と、半
導体膜，該半導体膜を挟む第１，第２のトンネル絶縁
膜，該第１，第２のトンネル絶縁膜の外側面にそれぞれ
隣接する第１，第２の導体部及び上記半導体膜及び各ト
ンネル絶縁膜の上に形成されたマスク絶縁膜を有する共
鳴トンネルダイオードとを備えている半導体装置の製造
方法において、上記ＭＩＳ型半導体素子のゲート絶縁
膜と上記共鳴トンネルダイオードの半導体膜，マスク絶
縁膜及び第１，第２のトンネル絶縁膜とを形成した後
に、基板上に導体膜を堆積する工程と、上記導体膜をパ
ターニングして、上記ＭＩＳ型半導体素子のゲート電極
と上記共鳴トンネルダイオードの第１，第２の導体部と
を同時に形成する工程とを備えている。

【００２４】請求項８に記載されているように、請求項
７において、上記基板上に導体膜を堆積する工程の前
に、上記半導体膜と上記チャネル領域とを酸化して、上
記ＭＩＳ型半導体素子のゲート絶縁膜と上記共鳴トンネ
ルダイオードのマスク絶縁膜とを構成する酸化膜を同時
に形成する工程を備えることができる。

【００２５】請求項９に記載されているように、請求項
７又は８において、上記基板上に導体膜を堆積する工程
では、導体膜としてポリシリコン膜を堆積することがで
きる。

【００２６】請求項７，８又は９により、共鳴トンネル
ダイオードの第１，第２導体部とＭＩＳ型半導体素子の
ゲート電極とが共通の導体膜をパターニングして形成さ
れるので、例えばＭＩＳ型半導体素子の製造に汎用され
る１層ポリシリコンプロセスを利用して共鳴トンネルダ
イオードを形成することが可能となる。したがって、半
導体装置の製造が容易となり、かつ製造コストも低減さ
れる。

【００２７】請求項１０に記載されているように、請求
項７，８又は９において、上記半導体装置が、上記基板
上に、半導体膜と、該半導体膜を挟むトンネル絶縁膜及
びエネルギ障壁膜と、上記トンネル絶縁膜及びエネルギ
障壁膜の外側面にそれぞれ隣接する第１，第２の導体部
と、上記半導体膜，トンネル絶縁膜及びエネルギ障壁膜
の上に形成されたマスク絶縁膜とを有するホットエレク
トロントランジスタをさらに備えている場合には、上記
基板上に導体膜を形成する工程を、上記ＭＩＳ型半導体
素子のゲート絶縁膜と、上記共鳴トンネルダイオードの
半導体膜，各トンネル絶縁膜及びマスク絶縁膜と、上記
ホットエレクトロントランジスタの半導体膜，トンネル
絶縁膜，エネルギ障壁膜及びマスク絶縁膜を形成した後
に行い、上記ＭＩＳ型半導体素子のゲート電極と上記共
鳴トンネルダイオードの第１，第２の導体部とを同時に
形成する工程では、上記ホットエレクトロントランジス
タの第１，第２の導体部をも同時に形成することが好ま
しい。

【００２８】これにより、共鳴トンネルダイオードの導
体部とＭＩＳ型半導体素子のゲート電極とが共通の導体
膜をパターニングして形成されるので、例えばＭＩＳ型
半導体素子の製造に汎用される１層ポリシリコンプロセ
スを利用して共鳴トンネルダイオードを形成することが
可能となる。したがって、半導体装置の製造が容易とな
り、かつ製造コストも低減される。

【００２９】本発明の第２の半導体装置の製造方法は、
請求項１１に記載されているように、上面側に単結晶半
導体層を有し該単結晶半導体層の下方に絶縁体部を有す
るＳＯＩ基板を形成する第１の工程と、上記ＳＯＩ基板
の単結晶半導体層を少なくとも第１の半導体領域と第２
の半導体領域とに区画する素子分離を形成する第２の工
程と、上記第１，第２の半導体領域の表面上にそれぞれ
第１，第２の絶縁膜を形成する第３の工程と、上記第１
の絶縁膜の両端部を除去して、両側に上記第１の半導体
領域を露出させたマスク絶縁膜を形成する第４の工程
と、上記マスク絶縁膜をマスクとして用いて結晶異方性
エッチングを行い、上記第１の半導体領域を、エッチン
グ速度の遅い結晶面を両側面とする薄い半導体膜を形成
する第５の工程と、上記半導体膜の両側面上に、電子の
移動に対する障壁となるポテンシャルエネルギを有しか
つ電子のトンネリングが可能な横方向の厚みを有する共
鳴トンネルダイオードの第１，第２のトンネル絶縁膜を
形成する第６の工程と、基板の全面上に電極用導体膜を
形成する第７の工程と、上記第２の半導体領域上方の電
極用導体膜をパターニングして上記第２の絶縁膜の上に
ＭＩＳ型半導体素子のゲート電極を形成する第８の工程
と、上記第２の半導体領域のうち上記ゲート電極側方の
領域に不純物を導入しＭＩＳ型半導体素子のソース・ド
レイン領域を形成する第９の工程と備えている。

【００３０】これにより、共通の基板上に共鳴トンネル
ダイオードとＭＩＳ型半導体素子とを互いに絶縁させな
がら形成することが容易となる。しかも、同時に形成さ
れた第１，第２の絶縁膜から共鳴トンネルダイオードの
マスク絶縁膜とＭＩＳ形半導体素子のゲート絶縁膜とが
形成されることになるので、製造コストが低減される。

【００３１】請求項１２に記載されているように、請求
項１１において、上記第８の工程では、上記第１の半導
体領域上方の電極用導体膜をもパターニングして、上記
共鳴トンネルダイオードの第１，第２トンネル絶縁膜の
外側面にそれぞれ隣接する第１、第２の導体部を形成す
ることができる。

【００３２】これにより、第８の工程において、共鳴ト
ンネルダイオードの各導体部が、ＭＩＳ型半導体素子の
ゲート電極と共通の電極用導体膜から形成される。した
がって、例えばＭＩＳ型半導体素子の製造プロセスとし
て汎用される１層ポリシリコンプロセスを利用して、共
鳴トンネルダイオードを形成することが可能となり、量
子デバイス及びＭＩＳ型半導体素子を混載した半導体装
置の実用的な製造方法が得られる。

【００３３】請求項１３に記載されているように、請求
項１１又は１２において、上記第１の工程では、主面が
｛１１０｝面の単結晶半導体層を形成し、上記第４の工
程では、第１の半導体領域のエッチング速度の遅い面と
して｛１１１｝面を選ぶことが好ましい。

【００３４】これにより、化合物半導体プロセスではな
く実用化の容易なＳｉ系プロセスを利用しながら、耐エ
ッチング性の高い｛１１１｝面が基板に垂直な面となる
ので、両側の各トンネル絶縁膜の形成や各導体部の形成
も容易となり、かつ極めて小さい共鳴トンネルダイオー
ドを形成することができる。

【００３５】請求項１４に記載されているように、請求
項１１，１２又は１３において、上記トンネル絶縁膜と
してシリコン酸化膜を形成することが好ましい。

【００３６】これにより、特に電子のトンネル効果によ
る通過が容易なシリコン酸化膜がトンネル絶縁膜となっ
ているので、電気的特性のよい共鳴トンネルダイオード
が得られる。

【００３７】本発明の第３の半導体装置の製造方法は、
請求項１５に記載されているように、表面側に単結晶半
導体層を有し該単結晶半導体層の下方に絶縁体部を有す
るＳＯＩ基板を形成する第１の工程と、上記ＳＯＩ基板
の単結晶半導体層を少なくとも第１の半導体領域と第２
の半導体領域とに区画する素子分離を形成する第２の工
程と、上記第１，第２の半導体領域の表面上にそれぞれ
第１，第２の絶縁膜を形成する第３の工程と、上記第１
の絶縁膜をパターニングして、両側面が上記第１の半導
体領域のエッチング速度の遅い結晶面に接する点のうち
最内端の点同士間の距離が所定の正の値を有するマスク
絶縁膜を形成する第４の工程と、上記マスク絶縁膜をマ
スクとして用いて、上記第１の半導体領域がエッチング
速度の遅い結晶面を両側面とする半導体膜になり、かつ
その横方向の厚みが上記マスク絶縁膜の上記所定の正の
値にほぼ一致するまで結晶異方性エッチングを行う第５
の工程と、上記半導体膜の両側面上に、電子の移動に対
する障壁となるポテンシャルエネルギを有しかつ電子の
トンネリングが可能な横方向の厚みを有する共鳴トンネ
ルダイオードの第１，第２のトンネル絶縁膜を形成する
第６の工程とを備えている。

【００３８】これにより、共鳴トンネルダイオードの共
鳴トンネル効果を得るための中心的役割を果たす半導体
膜の横方向の厚みをエッチング時間ではなくマスク絶縁
膜の形状によって規定することが可能となる。したがっ
て、半導体膜を極薄の板としながらその横方向の厚みを
高い精度で制御することが可能となる。

【００３９】請求項１６に記載されているように、請求
項１５において、上記第５の工程では、上記半導体膜の
横方向の厚みを２〜１０ｎｍにすることができる。

【００４０】これにより、共鳴トンネル効果を確実に得
ることができる。

【００４１】請求項１７に記載されているように、請求
項１５又は１６において、上記第６の工程の後に、基板
の全面上に電極用導体膜を形成する第７の工程と、上記
第２の半導体領域上方の電極用導体膜をパターニングし
て上記第２の絶縁膜の上にＭＩＳ型半導体素子のゲート
電極を形成する第８の工程と、上記ゲート電極をマスク
としてイオン注入を行いＭＩＳ型半導体素子のソース・
ドレイン領域となる不純物拡散層を形成する第９の工程
とをさらに備えることができる。

【００４２】請求項１８に記載されているように、請求
項１７において、上記第８の工程では、上記第１の半導
体領域上方の電極用導体膜をもパターニングして、上記
共鳴トンネルダイオードの第１，第２トンネル絶縁膜の
外側面にそれぞれ隣接する第１，第２の導体部を形成す
ることができる。

【００４３】請求項１７又は１８により、それぞれ請求
項１１，１２と同じ作用・効果を得ることができる。

【００４４】請求項１９に記載されているように、請求
項１５，１６，１７又は１８において、上記第１の工程
では、主面が｛１１０｝面の単結晶半導体層を形成し、
上記第４の工程では、第１の半導体領域のエッチング速
度の遅い面として｛１１１｝面を選ぶことが好ましい。

【００４５】これにより、化合物半導体プロセスではな
く実用化の容易なＳｉ系プロセスを利用しながら、耐エ
ッチング性の高い｛１１１｝面が基板に垂直な面となる
ので、両側の各トンネル絶縁膜の形成や各導体部の形成
も容易となり、かつ極めて小さい共鳴トンネルダイオー
ドを形成することができる。

【００４６】請求項２０に記載されているように、請求
項１５，１６，１７又は１８において、上記トンネル絶
縁膜としてシリコン酸化膜を用いることができる。

【００４７】これにより、特に電子のトンネル効果によ
る通過が容易なシリコン酸化膜がトンネル絶縁膜となっ
ているので、電気的特性のよい共鳴トンネルダイオード
が得られる。

【００４８】上記第３の目的を達成するために本発明で
は、請求項２１〜３３に記載されているホットエレクト
ロントランジスタを有する半導体装置に関する手段と、
請求項３４〜４６に記載されているホットエレクトロン
トランジスタを有する半導体装置の製造方法に関する手
段とを講じている。

【００４９】本発明の第４の半導体装置は、請求項２１
に記載されているように、絶縁体部を有する基板上にホ
ットエレクトロントランジスタを搭載した半導体装置で
あって、上記ホットエレクトロントランジスタは、上記
絶縁体部の上に形成され、上記絶縁体部の表面に交差す
る方向に延びる薄膜極薄の板状の半導体材料からなる半
導体膜と、上記半導体膜の一方の側面上に形成され、電
子の移動に対する障壁となるポテンシャルエネルギを有
しかつ電子のトンネリングが可能な横方向の厚みを有す
るトンネル絶縁膜と、上記半導体膜の他方の側面上に形
成され、電子の移動に対する障壁となるポテンシャルエ
ネルギを有するエネルギ障壁膜と、上記トンネル絶縁膜
及びエネルギ障壁膜の外側面上にそれぞれ形成された第
１，第２の導体部と、上記半導体膜，トンネル絶縁膜及
びエネルギ障壁膜の上に形成されたマスク絶縁膜とを備
え、上記第１の導体部，上記半導体膜及び上記第２の導
体部の電位の調整により、上記第１の導体部から上記半
導体膜にトンネリングによりキャリアが移動し、かつ上
記半導体膜から上記第２の導体部に上記エネルギ障壁膜
を越えてキャリアが移動するように構成されている。

【００５０】これにより、基板の縦方向ではなく基板の
横方向に、キャリアが移動するホットエレクトロントラ
ンジスタが構成される。そして、このような構造におい
ては、縦方向にキャリアが移動するホットエレクトロン
トランジスタにおいて必要な絶縁膜上への単結晶の形成
が不要であり、しかも、半絶縁性の化合物半導体を用い
る必要もない。したがって、バイポーラトランジスタと
同様の電力増幅機能を低温でも発揮しうるホットトラン
ジスタを、低コストで高密度に形成しうる構造が得られ
る。

【００５１】請求項２２に記載されているように、請求
項２１において、上記半導体膜の底面は｛１１０｝面で
あり、上記半導体膜の両側面は｛１１１｝面であり、上
記半導体膜を上記絶縁体部の表面にほぼ垂直な方向に延
びていることが好ましい。

【００５２】これにより、半導体膜が安定して倒れにく
い構造となり、半導体装置の信頼性が向上する。

【００５３】請求項２３に記載されているように、請求
項２１又は２２において、上記トンネル絶縁膜と上記エ
ネルギ障壁膜とは、いずれも上記半導体膜の表面領域を
酸化して得られる酸化膜により構成されていることが好
ましい。

【００５４】これにより、横方向の厚みの制御も容易で
電気的特性の良好な酸化膜を用いた特性のよいホットエ
レクトロントランジスタが低コストで得られる。

【００５５】請求項２４に記載されているように、請求
項２１，２２又は２３において、上記半導体膜は単結晶
シリコン膜により構成されており、上記トンネル絶縁膜
及びエネルギ障壁膜は、シリコン酸化膜により構成され
ていることが好ましい。

【００５６】これにより、化合物半導体ではなく汎用さ
れるシリコンを用いた安価な半導体装置が得られる。

【００５７】請求項２５に記載されているように、請求
項２１，２２，２３又は２４において、上記第１，第２
導体部は、ポリシリコン膜により構成されていることが
好ましい。

【００５８】これにより、汎用されているポリシリコン
プロセスによって形成が可能な安価な半導体装置が得ら
れる。

【００５９】請求項２６に記載されているように、請求
項２５において、上記半導体膜には第１導電型不純物が
導入されており、上記ポリシリコン膜には第２導電型不
純物が導入されていることが好ましい。

【００６０】ホットエレクトロントランジスタにおいて
は、エネルギ障壁膜のポテンシャル障壁で電流を制御す
ることができるので、半導体膜とポリシリコン膜の導電
型が同じでもバイポーラトランジスタと同様の電力増幅
機能が得られるが、両者の導電型が異なることで、より
動作特性の良好なホットエレクトロントランジスタが得
られる。

【００６１】請求項２７に記載されているように、請求
項２１，２２，２３，２４，２５又は２６において、上
記絶縁体部の上に、上記ホットエレクトロントランジス
タとは絶縁して形成されたＭＩＳ型半導体素子を形成
し、上記ＭＩＳ型半導体素子に、上記記絶縁体部の上に
形成されたチャネル領域と、上記チャネル領域の両側に
形成されたソース・ドレイン領域と、上記チャネル領域
の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の
上に形成されたゲート電極とを設けるととともに、上記
ホットエレクトロントランジスタのマスク絶縁膜と上記
ＭＩＳ型半導体素子のゲート絶縁膜とを、共通の絶縁体
材料により構成することができる。

【００６２】これにより、共通の基板上に、ＭＩＳ型半
導体素子と、バイポーラトランジスタと同様の電力増幅
機能を有するホットエレクトロントランジスタとを搭載
したＢｉＣＭＯＳに相当する半導体装置が設けられる。
しかも、ホットエレクトロントランジスタの特性は低温
条件でも低下することがなく、かつ共通の絶縁体材料を
両者の部材として利用することで、コストも安くなる。

【００６３】請求項２８に記載されているように、請求
項２１，２２，２３，２４，２５又は２６において、上
記絶縁体部の上に、上記ホットエレクトロントランジス
タとは絶縁して形成されたＭＩＳ型半導体素子を形成
し、上記ＭＩＳ型半導体素子に、上記絶縁体部の上に形
成されたチャネル領域と、上記チャネル領域の両側に形
成されたソース・ドレイン領域と、上記チャネル領域の
上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上
に形成されたゲート電極とを設けるとともに、上記ホッ
トエレクトロントランジスタの各導体部と上記ＭＩＳ型
半導体素子のゲート電極とを、共通の導体材料により構
成することができる。

【００６４】これにより、共通の基板上に、ＭＩＳ型半
導体素子と、バイポーラトランジスタと同様の電力増幅
機能を有するホットエレクトロントランジスタとを搭載
したＢｉＣＭＯＳに相当する半導体装置が設けられる。
しかも、ホットエレクトロントランジスタの特性は低温
条件でも低下することがなく、かつ共通の導体材料を両
者の部材として利用することで、例えば１層ポリシリコ
ンプロセスを利用した半導体装置の製造が可能となり、
コストも安くなる。

【００６５】請求項２９に記載されているように、請求
項２８において、上記ホットエレクトロントランジスタ
のマスク絶縁膜と上記ＭＩＳ型半導体素子のゲート絶縁
膜とを、共通の絶縁体材料により構成することが好まし
い。

【００６６】請求項３０に記載されているように、請求
項２１，２２，２３，２４，２５又は２６において、上
記絶縁体部の上に、上記ホットエレクトロントランジス
タとは絶縁して形成された共鳴トンネルダイオードと、
上記ホットエレクトロントランジスタ及び共鳴トンネル
ダイオードとは絶縁して形成されたＭＩＳ型半導体素子
とを設け、上記共鳴トンネルダイオードを、上記絶縁体
部の表面に交差する方向に延びる極薄の板状の半導体膜
と、上記半導体膜の両面上に形成され、電子の移動に対
する障壁となるポテンシャルエネルギを有しかつ電子の
トンネリングが可能な横方向の厚みを有する第１，第２
のトンネル絶縁膜と、上記第１，第２のトンネル絶縁膜
の外側面上にそれぞれ形成された第１，第２の導体部
と、上記半導体膜及び上記各トンネル絶縁膜の上に形成
されたマスク絶縁膜とを有するものとし、上記ＭＩＳ型
半導体素子を、上記絶縁体部の上に形成されたチャネル
領域と、上記チャネル領域の両側に形成されたソース・
ドレイン領域と、上記チャネル領域の上に形成されたゲ
ート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲー
ト電極とを有するものとするとともに、上記ホットエレ
クトロントランジスタのマスク絶縁膜と上記共鳴トンネ
ルダイオードのマスク絶縁膜と上記ＭＩＳ型半導体素子
のゲート絶縁膜とを、共通の絶縁体材料により構成する
ことができる。

【００６７】これにより、共通の基板上に、バイポーラ
トランジスタと同様の電力増幅機能を有するホットエレ
クトロントランジスタと、共鳴トンネルダイオードと、
ＭＩＳ型半導体素子とを搭載した半導体装置が設けられ
る。しかも、ホットエレクトロントランジスタの特性は
低温条件でも低下することがなく、かつ共通の絶縁体材
料を三者の部材として利用することで、コストも安くな
る。

【００６８】請求項３１に記載されているように、請求
項２１，２２，２３，２４，２５又は２６において、上
記絶縁体部の上に、上記ホットエレクトロントランジス
タとは絶縁して形成された共鳴トンネルダイオードと、
上記ホットエレクトロントランジスタ及び共鳴トンネル
ダイオードとは絶縁して形成されたＭＩＳ型半導体素子
とを設け、上記共鳴トンネルダイオードを、上記絶縁体
部の表面に交差する方向に延びる極薄の板状の半導体膜
と、上記半導体膜の両面上に形成され、電子の移動に対
する障壁となるポテンシャルエネルギを有しかつ電子の
トンネリングが可能な横方向の厚みを有する第１，第２
のトンネル絶縁膜と、上記第１，第２のトンネル絶縁膜
の外側面上にそれぞれ形成された第１，第２の導体部
と、上記半導体膜及び上記各トンネル絶縁膜の上に形成
されたマスク絶縁膜とを有するものとし、上記ＭＩＳ型
半導体素子を、上記絶縁体部の上に形成されたチャネル
領域と、上記チャネル領域の両側に形成されたソース・
ドレイン領域と、上記チャネル領域の上に形成されたゲ
ート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲー
ト電極とを有するものとするとともに、上記ホットエレ
クトロントランジスタの第１，第２導体部と上記共鳴ト
ンネルダイオードの第１，第２導体部と上記ＭＩＳ型半
導体素子のゲート電極とを、共通の導体材料により構成
することができる。

【００６９】これにより、共通の基板上に、バイポーラ
トランジスタと同様の電力増幅機能を有するホットエレ
クトロントランジスタと、共鳴トンネルダイオードと、
ＭＩＳ型半導体素子とを搭載した半導体装置が設けられ
る。しかも、ホットエレクトロントランジスタの特性は
低温条件でも低下することがなく、かつ共通の導体材料
を三者の部材として利用することで、例えば１層ポリシ
リコンプロセスを利用した半導体装置の製造が可能とな
り、コストも安くなる。

【００７０】請求項３２に記載されているように、請求
項３１において、共鳴トンネルダイオードのマスク絶縁
膜と上記ＭＩＳ型半導体素子のゲート絶縁膜と上記ホッ
トエレクトロントンジスタのマスク絶縁膜とは、共通の
絶縁体材料により構成することが好ましい。

【００７１】請求項３３に記載されているように、請求
項２１，２２，２３，２４，２５又は２６において、上
記絶縁体部の上に、上記ホットエレクトロントランジス
タとは絶縁して形成された共鳴トンネルダイオードを設
け、上記共鳴トンネルダイオードを、上記絶縁体部の表
面に交差する方向に延びる極薄の板状の半導体膜と、上
記半導体膜の両面上に形成され、電子の移動に対する障
壁となるポテンシャルエネルギを有しかつ電子のトンネ
リングが可能な横方向の厚みを有する第１，第２のトン
ネル絶縁膜と、上記第１，第２のトンネル絶縁膜の外側
面上にそれぞれ形成された第１，第２の導体部と、上記
半導体膜及び上記各トンネル絶縁膜の上に形成されたマ
スク絶縁膜とを有するものとし、上記ホットエレクトロ
ントランジスタの第１，第２導体部と上記共鳴トンネル
ダイオードの第１，第２導体部とを共通の導体材料によ
り構成し、上記ホットエレクトロントランジスタのマス
ク酸化膜と上記共鳴トンネルダイオードのマスク酸化と
を共通の絶縁体材料により構成することができる。

【００７２】これにより、非線形素子である共鳴トンネ
ルダイオードと、バイポーラトランジスタと同様の電力
増幅機能を有するホットエレクトロントランジスタとが
共通の基板上に設けられる。したがって、多種多様な機
能を有する半導体装置を構成することが可能となる。

【００７３】本発明の第４の半導体装置の製造方法は、
請求項３４に記載されているように、上面側に単結晶半
導体層を有し、該単結晶半導体層の下方に絶縁体部を有
するＳＯＩ基板を形成する第１の工程と、上記単結晶半
導体層の表面上に絶縁膜を形成する第２の工程と、上記
絶縁膜から広幅部分と両側に上記単結晶半導体層を露出
させた狭幅部分とからなるマスク絶縁膜を形成する第３
の工程と、上記マスク絶縁膜を用いて結晶異方性エッチ
ングを行い、上記単結晶半導体層から、上記絶縁体部の
表面に交差する方向に延びてエッチング速度の遅い結晶
面を両側面とする薄い半導体膜と該半導体膜につながる
広幅のパッド領域とを形成する第４の工程と、上記半導
体膜の一方の側面上に、電子の移動に対する障壁となる
ポテンシャルエネルギを有しかつ電子のトンネリングが
可能な横方向の厚みを有するトンネル絶縁膜を、上記半
導体膜の他方の側面上に電子の移動に対する障壁となる
ポテンシャルエネルギを有するエネルギ障壁層をそれぞ
れ形成する第５の工程と、基板の全面上に電極用導体膜
を形成した後、該電極用導体膜をパターニングして、上
記トンネル絶縁膜に隣接する第１の導体部と、上記エネ
ルギ障壁層に隣接する第２の導体部とを形成する第６の
工程とを備えている。

【００７４】この方法により、半導体膜を形成した後、
その両側にトンネル絶縁膜とエネルギ障壁膜とを形成す
る手順となるので、化合物半導体ではなくシリコン等の
汎用の半導体材料を使用した場合でも、絶縁体膜の上に
高精度の横方向の厚みを有する単結晶半導体膜を形成す
るという困難さを回避することできる。したがって、バ
イポーラトランジスタと同様の電力増幅機能を低温下で
も発揮しうるホットエレクトロントランジスタを容易に
製造することができる。

【００７５】請求項３５に記載されているように、請求
項３４において、上記第４の工程では、上記マスク絶縁
膜の狭幅部分における両側面が上記単結晶半導体層のエ
ッチング速度の遅い結晶面に接する点のうち最内端の点
同士間の距離が所定の正の値を有するように形成するこ
とが好ましい。

【００７６】この方法により、単結晶半導体層のエッチ
ング速度が結晶面によって異なることを利用して、ホッ
トエレクトロントランジスタの動作において重要な役割
を果たす半導体膜の横方向の厚みを正確に制御できる。
したがって、所望の特性を有するホットエレクトロント
ランジスタを容易に製造することができる。

【００７７】請求項３６に記載されているように、請求
項３４又は３５において、上記第５の工程では、上記半
導体膜の横方向の厚みを２〜１０ｎｍにすることが好ま
しい。

【００７８】この方法により、第１の導体部から半導体
膜に流れたキャリアが半導体膜でとどまることなく第２
の導体部に移動する確率が高い構造となる。したがっ
て、電流増幅率の高いホットエレクトロントランジスタ
が得られる。

【００７９】請求項３７に記載されているように、請求
項３４において、上記第１の工程では、主面が｛１１
０｝面の単結晶半導体層を形成し、上記第４の工程で
は、単結晶半導体層の半導体領域のエッチング速度の遅
い面として｛１１１｝面を選ぶことが好ましい。

【００８０】この方法により、製造工程の途中で極めて
薄い半導体膜が形成されても、半導体膜が垂直方向に延
びていることで倒れにくくなり、それ以後の工程を安定
して進めることができる。

【００８１】請求項３８に記載されているように、請求
項３４において、上記第５の工程では、上記半導体膜の
表面領域を酸化することにより、上記トンネル絶縁膜と
上記エネルギ障壁膜とをいずれも酸化膜により形成する
ことが好ましい。

【００８２】この方法により、厚みの制御も容易で絶縁
性のよい酸化膜からなるトンネル絶縁膜及びエネルギ障
壁膜が形成される。

【００８３】請求項３９に記載されているように、請求
項３８において、上記第１の工程では、上記ホットエレ
クトロントランジスタの単結晶半導体層を単結晶シリコ
ン膜により形成し、上記第５の工程では、上記トンネル
絶縁膜及びエネルギ障壁膜をシリコン酸化膜により形成
することが好ましい。

【００８４】この方法により、Ｓｉ／ＳｉＯ₂系のホッ
トエレクトロントランジスタを容易に製造することがで
きる。

【００８５】請求項４０に記載されているように、請求
項３４において、上記第６の工程では、上記第１，第２
導体部をポリシリコン膜により形成することが好まし
い。

【００８６】この方法により、汎用のポリシリコンプロ
セスを用いてＳｉ／ＳｉＯ₂系のホットエレクトロント
ランジスタを安価かつ容易に製造することができる。

【００８７】請求項４１に記載されているように、請求
項４０において、上記第１の工程では上記単結晶半導体
層内に第１導電型不純物を導入し、上記第６の工程では
上記ポリシリコン膜に第２導電型不純物を導入すること
が好ましい。

【００８８】この方法により、ｎｐｎバイポーラトラン
ジスタや、ｐｎｐバイポーラトランジスタと同様の動作
特性を示すホットエレクトロントランジスタを製造する
ことができる。

【００８９】請求項４２に記載されているように、請求
項３４，３５，３６，３７，３８，３９，４０又は４１
において、上記半導体装置が、上記基板上に、ゲート電
極と、ゲート絶縁膜と、ソース・ドレイン領域と、チャ
ネル領域とを有するＭＩＳ型半導体素子をさらに備えて
いる場合には、上記第１の工程の後、上記第２の工程の
前に、上記ＳＯＩ基板の単結晶半導体層を少なくとも第
１の半導体領域と第２の半導体領域とに区画する素子分
離を形成する工程をさらに設け、上記第２の工程では、
上記第１，第２の半導体領域の表面上にそれぞれ第１，
第２の絶縁膜を形成し、上記第３の工程では、上記第１
の絶縁膜から上記マスク絶縁膜を形成し、上記第４の工
程では、上記マスク絶縁膜を用いて上記第１の半導体領
域の結晶異方性エッチングを行って上記半導体膜を形成
し、上記第５の工程では、酸化法により、上記半導体膜
の各側面上に上記トンネル絶縁膜とエネルギ障壁層とを
それぞれ形成する一方、上記第２の半導体領域上に上記
ＭＩＳ型半導体素子のゲート絶縁膜を形成することがで
きる。

【００９０】この方法により、ホットエレクトロントラ
ンジスタと、ＭＩＳ型半導体素子とを共通の基板上に搭
載したＢｉＣＭＯＳ相当の半導体装置を容易に製造する
ことができる。しかも、同時に形成された第１，第２の
絶縁膜を利用して両者の部材が形成されるので、製造コ
ストも安価である。

【００９１】請求項４３に記載されているように、請求
項４２において、上記第６の工程では、上記電極用導体
膜をパターニングして、上記ホットエレクトロントラン
ジスタの第１，第２の導体部とＭＩＳ型半導体素子のゲ
ート電極とを形成することが好ましい。

【００９２】この方法により、共通の電極用導体膜を利
用してホットエレクトロントランジスタの各導体部と、
ＭＩＳ型トランジスタのゲート電極とが形成されるの
で、製造コストもさらに安価になる。

【００９３】請求項４４に記載されているように、請求
項３４，３５，３６，３７，３８，３９，４０又は４１
において、上記半導体装置が、上記基板上に、半導体膜
と、該半導体膜を挟む第１，第２のトンネル絶縁膜と、
上記第１，第２トンネル絶縁膜の外側面にそれぞれ隣接
する第１，第２の導体部と、上記半導体膜及び各トンネ
ル絶縁膜の上に形成されたマスク絶縁膜とを有する共鳴
トンネルダイオードと、ゲート電極と、ゲート絶縁膜
と、ソース・ドレイン領域と、チャネル領域とを有する
ＭＩＳ型半導体素子とをさらに備えている場合には、上
記第１の工程の後、上記第２の工程の前に、上記ＳＯＩ
基板の単結晶半導体層を少なくとも第１の半導体領域と
第２の半導体領域と第３の半導体領域とに区画する素子
分離を形成する工程をさらに設け、上記第２の工程で
は、上記第１，第２，第３の半導体領域の表面上にそれ
ぞれ第１，第２，第３の絶縁膜を形成し、上記第３の工
程では、上記第１及び第３の絶縁膜から上記ホットエレ
クトロントランジスタ及び共鳴トンネルダイオードのマ
スク絶縁膜をそれぞれ形成し、上記第４の工程では、上
記各マスク絶縁膜を用いて上記第１及び第３の半導体領
域の結晶異方性エッチングを行って上記ホットエレクト
ロントランジスタ及び共鳴トンネルダイオードの半導体
膜をそれぞれ形成し、上記第５の工程では、上記ホット
エレクトロントランジスタの半導体膜の両側面上に上記
トンネル絶縁膜とエネルギ障壁層とをそれぞれ形成する
一方、上記共鳴トンネルダイオードの半導体膜の両側面
上に電子の移動に対する障壁となるポテンシャルエネル
ギを有しかつ電子のトンネリングが可能な横方向の厚み
を有する第１及び第２のトンネル絶縁膜を形成すること
ができる。

【００９４】この方法により、ホットエレクトロントラ
ンジスタと、ＭＩＳ型半導体素子と、第３の半導体領域
の両側に第１及び第２のトンネル絶縁膜を有する共鳴ト
ンネルダイオードとを共通の基板上に搭載した半導体装
置を容易に製造することができる。しかも、同時に形成
された第１，第２の絶縁膜を利用して三者の部材が形成
されるので、製造コストも安価である。

【００９５】請求項４５に記載されているように、請求
項４４において、上記第６の工程では、上記電極用導体
膜をパターニングして、上記ホットエレクトロントラン
ジスタの第１，第２の導体部とＭＩＳ型半導体素子のゲ
ート電極とを形成ことができる。

【００９６】この方法により、共通の電極用導体膜を利
用してホットエレクトロントランジスタ及び共鳴トンネ
ルダイオードの各導体部と、ＭＩＳ型トランジスタのゲ
ート電極とが形成されるので、製造コストもさらに安価
になる。

【００９７】請求項４６に記載されているように、請求
項３４，３５，３６，３７，３８，３９，４０又は４１
において、上記半導体装置が、上記基板上に、半導体膜
と、該半導体膜を挟む第１，第２のトンネル絶縁膜と、
上記第１，第２トンネル絶縁膜の外側面にそれぞれ隣接
する第１，第２の導体部と、上記半導体膜及び各トンネ
ル絶縁膜の上に形成されたマスク絶縁膜とを有する共鳴
トンネルダイオードをさらに備えている場合には、上記
第１の工程の後、上記第２の工程の前に、上記ＳＯＩ基
板の単結晶半導体層を少なくとも第１の半導体領域と第
２の半導体領域とに区画する素子分離を形成する工程を
さらに設け、上記第２の工程では、上記第１，第２の半
導体領域の表面上にそれぞれ第１，第２の絶縁膜を形成
し、上記第３の工程では、上記第１及び第２の絶縁膜か
ら上記ホットエレクトロントランジスタ及び共鳴トンネ
ルダイオードのマスク絶縁膜をそれぞれ形成し、上記第
４の工程では、上記各マスク絶縁膜を用いて上記第１及
び第２の半導体領域の結晶異方性エッチングを行って上
記ホットエレクトロントランジスタ及び共鳴トンネルダ
イオードの半導体膜をそれぞれ形成し、上記第５の工程
では、上記ホットエレクトロントランジスタの半導体膜
の両側面上に上記トンネル絶縁膜とエネルギ障壁層とを
それぞれ形成する一方、上記共鳴トンネルダイオードの
半導体膜の両側面上に電子の移動に対する障壁となるポ
テンシャルエネルギを有しかつ電子のトンネリングが可
能な横方向の厚みを有する第１及び第２のトンネル絶縁
膜を形成することができる。

【００９８】この方法により、ホットエレクトロントラ
ンジスタと、共鳴トンネルダイオードとを共通の基板上
に搭載した半導体装置を容易に製造することができる。
しかも、同時に形成された第１，第２の絶縁膜を利用し
てホットエレクトロントランジスタのトンネル絶縁膜及
びエネルギ障壁膜と共鳴トンネルダイオードの各トンネ
ル絶縁膜とが形成されるとともに、共通の電極用導体膜
を利用してホットエレクトロントランジスタ及び共鳴ト
ンネルダイオードの各導体部と、ＭＩＳ型トランジスタ
のゲート電極とが形成されるので、製造コストも安価で
ある。

【００９９】

【発明の実施の形態】

（第１の実施形態）まず、第１の実施形態について説明
する。図１〜図８は、第１の実施形態に係る半導体装置
の製造工程を示す断面図である。

【０１００】まず、図１に示す工程において、ｎ型シリ
コン基板内に酸素イオンを注入するなどの方法によりＳ
ＯＩ基板１５０を形成する。このＳＯＩ基板１５０は、
ｎ型Ｓｉ基板１０１と、ｎ型Ｓｉ基板１０１の上に形成
された埋め込み酸化膜１０２と、埋め込み酸化膜１０２
の上に形成されたｎ型Ｓｉ層１０３とにより構成されて
いる。ただし、ＳＯＩ基板１５０内の少なくともｎ型Ｓ
ｉ層１０３の主面は｛１１０｝面である。また、ｎ型Ｓ
ｉ基板１０１のファセット方向は＜１１２＞であり、図
１〜図８はファセット方向に直交する面における断面図
である。なお、ｎ型Ｓｉ層１０３は約１００〜２００ｎ
ｍの縦方向の厚さを有する。

【０１０１】次に、図２に示す工程において、ｎ型Ｓｉ
層１０３の一部に、選択酸化法等を用いて素子分離酸化
膜１０４を形成して、ｎ型Ｓｉ層１０３を複数の孤立し
た領域１０３ａ，１０４ｂ，…に区画する。素子分離酸
化膜１０４の厚さは各ｎ型Ｓｉ層１０３ａ，１０３ｂ間
が電気的に絶縁されればよいため、ｎ型Ｓｉ層１０３の
厚みの約１.〜２倍程度でよい。

【０１０２】次に、図３に示す工程において、素子分離
酸化膜１０４により囲まれている一のｎ型Ｓｉ層１０３
ｂを、フォトリソグラフィとイオン注入及び熱処理を行
ってｐ型Ｓｉ層１０５に変える。イオン注入及び熱処理
の条件は形成するＭＯＳ型半導体素子のサイズに依存す
るが、ここでは、リンイオンを注入エネルギーが４０ｋ
ｅＶでドーズ量が１０¹²／ｃｍ² 程度の条件で注入し、
９５０℃で６０分間の活性化を行った。なお、この工程
の後すぐにＭＯＳ型半導体素子の閾値電圧を所望の値
にするためのイオン注入及び熱処理を追加しても良い。

【０１０３】次に、図４に示す工程において、基板表面
を酸化して、ｎ型Ｓｉ層１０３ａ及びｐ型Ｓｉ層１０５
の上にそれぞれ厚みが１０ｎｍ程度のマスク酸化膜１０
６ａ及びゲート酸化膜１０６ｂを形成する。さらに、フ
ォトリソグラフィとドライエッチングを行って、マスク
酸化膜１０６ａの両端を除去し、ｎ型Ｓｉ層１０３ａの
中央付近のみを残存させる。つまり、マスク酸化膜１０
６ａの両側方におけるｎ型Ｓｉ層１０３ａを露出させ
る。このとき、マスク酸化膜１０６ａの幅は約１００ｎ
ｍ程度であるが、必要に応じてこの幅は自由に選択する
ことができる。また、マスク酸化膜１０６ａの厚みは２
〜３ｎｍ程度でも後の工程に支障を来すことはない。一
方、ゲート酸化膜１０６ｂはすべて残存しているので、
ｐ型Ｓｉ層１０５の表面は露出していない。

【０１０４】次に、図５に示す工程において、ｎ型Ｓｉ
層１０３ａの露出している表面をエチレンジアミンとピ
ロカテコール及び水の混合溶液に８５℃で約３０分接触
させる。上記混合溶液は結晶異方性エッチング液である
ため、｛１１１｝面以外の面が上記混合液に接触してい
る場合、シリコンは非常に早く溶解する。よって、結果
的に、ｎ型Ｓｉ層１０３ａは｛１１１｝面つまり基板の
表面に垂直な２つの側面を有する薄いシリコン板となっ
て残る。このシリコン板の厚みは、約１０ｎｍである。
一方、このエッチングにおいては、シリコン酸化膜はほ
とんどエッチングされないため、マスク酸化膜１０６ａ
及びゲート酸化膜１０６ｂの膜厚はほとんど変化しな
い。なお、マスク酸化膜１０６ａの平面形状とｎ型Ｓｉ
層１０３ａの厚みとの関係については後述する。

【０１０５】次に、図６に示す工程において、薄いシリ
コン板となったｎ型Ｓｉ層１０３ａの両側面を酸化して
ｎ型Ｓｉ層１０３ａの両側面上に第１，第２トンネル酸
化膜１０７ａ，１０７ｂをそれぞれ形成した後、基板の
全面上にポリシリコン膜１０８を堆積する。さらに、Ｐ
ＯＣｌ₃ 等を用いてポリシリコン膜１０８へのリン拡散
を行い、ポリシリコン膜１０８を高濃度ｎ型化する。

【０１０６】次に、図７に示す工程において、フォトリ
ソグラフィとドライエッチングを行って、ポリシリコン
膜１０８をパターニングして、第１〜第３のポリシリコ
ン電極１０９ａ〜１０９ｃを形成する。この３つのポリ
シリコン電極１０９ａ〜１０９ｃのうち第１，第２ポリ
シリコン電極１０９ａ，１０９ｂは、各トンネル酸化膜
１０７ａ，１０７ｂにそれぞれ隣接しており、マスク酸
化膜１０６ａ，埋め込み酸化膜１０２及び素子分離酸化
膜１０４の上に亘って延びて、マスク酸化膜１０６ａの
上で互いに分離されている。また、第３のポリシリコン
電極１０９ｃは、ゲート酸化膜１０６ｂの上でＭＯＳ型
半導体素子のゲート電極として機能している。

【０１０７】さらに、素子分離酸化膜１０４と各ポリシ
リコン電極１０９ａ〜１０９ｃとをマスクにしてリンイ
オンもしくは砒素イオンを注入し、ｐ型Ｓｉ層１０５の
一部にソース・ドレイン領域となる第１，第２のｎ型拡
散層１１０ａ，１１０ｂを形成する。イオン注入時に、
必要ならばフォトレジストを用いたマスクを使用しても
良い。また、ｎ型拡散層１１０ａ，１１０ｂを形成する
際には、ゲート電極となる第３のポリシリコン電極１０
９ｃの両側面上にサイドウォールを形成するなどしてＬ
ＤＤ構造のＭＯＳ型半導体素子を形成してもよい。

【０１０８】次に、図８に示す工程において、基板の上
に層間絶縁膜１１１を形成した後、層間絶縁膜１１１
に、各ポリシリコン電極１０９ａ，１０９ｂ及び各ｎ型
拡散層１１０ａ，１１０ｂにそれぞれ到達するコンタク
トホール１１２を開口し、各コンタクトホール１１２内
部にタングステン（Ｗ）を埋め込んでＷプラグ１１３を
形成した後、フォトリソグラフィとドライエッチングに
より、各Ｗプラグ１１３に接続されるアルミニウム配線
１１４をそれぞれ形成する。

【０１０９】以上の一連の工程を経た結果、素子分離酸
化膜１０４によって絶縁された２つの領域に、非線形素
子であるＳｉ／ＳｉＯ₂ 系共鳴トンネルダイオードとＭ
ＯＳ型半導体素子とが形成される。すなわち、Ｓｉ／Ｓ
ｉＯ₂ 系共鳴トンネルダイオードは、薄いシリコン板つ
まり極薄の半導体薄膜であるｎ型Ｓｉ層１０３ａと、ｎ
型Ｓｉ層１０３ａの両側面上に形成された第１，第２ト
ンネル酸化膜１０７ａ，１０７ｂと、各トンネル酸化膜
１０７ａ，１０７ｂの外側の電極として機能する第１，
第２ポリシリコン電極１０９ａ，１０９ｂとにより構成
されている。一方、ＭＯＳ型半導体素子は、ゲート電極
として機能する第３のポリシリコン電極１０９ｃと、ゲ
ート酸化膜１０６ｂと、ソース・ドレイン領域として機
能する２つのｎ型拡散層１１０ａ，１１０ｂと、チャネ
ル領域として機能するｐ型Ｓｉ層１０５とにより構成さ
れている。

【０１１０】したがって、本実施形態の製造方法による
と、Ｓｉ／ＳｉＯ₂ 系共鳴トンネルダイオードを形成す
る際のマスク絶縁膜となるマスク酸化膜１０６ａと、Ｍ
ＯＳ型半導体素子のゲート酸化膜１０６ｂとを同時に形
成できる。また、共鳴トンネルダイオードの第１，第２
ポリシリコン電極１０９ａ，１０９ｂと、ＭＯＳ型半導
体素子のゲート電極１０９ｃとを同じ工程で共通のポリ
シリコン膜１０８をパターニングすることにより形成で
きる。したがって、一般的なＭＯＳ型半導体装置の製造
に使用される１層ポリシリコンプロセスを利用して、共
鳴トンネルダイオードを形成することができる。すなわ
ち、Ｓｉ／ＳｉＯ₂ 系共鳴トンネルダイオードとＭＯＳ
型半導体素子とを備えた半導体装置を実用的な製造コス
トで形成できる製造方法の提供を図ることができる。

【０１１１】なお、本実施形態においては、ＭＯＳ型半
導体素子としてｎチャネル型半導体素子のみを形成した
が、チャネル部及びソース・ドレイン領域となる高濃度
不純物拡散層の不純物の導電型を変更し、さらに不純物
イオンの注入条件及び熱処理条件を最適化することでｐ
チャネル型半導体素子も簡単に形成することができる。
さらにｎチャネル型半導体素子及びｐチャネル型半導体
素子双方を備えたＣＭＯＳ型半導体素子を設けてもよい
ことはいうまでもない。

【０１１２】また、図４に示す工程において、フォトリ
ソグラフィとドライエッチングを行ってｎ型Ｓｉ層１０
３ａの一部を露出させる時に用いるマスク酸化膜１０６
ａ（マスク絶縁膜）のマスクパターンは、本実施形態で
は、平面的に見て両側に食い違った凹凸のあるパターン
を用いた。ただし、特開平０７−３１２４１９号に示す
ような矩形のものを用いてもよい。その点について、以
下に詳しく説明する。

【０１１３】図１２（ａ）〜（ｃ）は、本実施形態で用
いたエッチングマスクであるマスク酸化膜１０６ａの形
状を示す平面図及びＩ−Ｉ線，II−II線における断面図
である。すなわち、マスク酸化膜１０６ａは、矩形状の
酸化膜に２カ所の切れ込み部１０６ｘ，１０６ｙを設け
て形成されている。そして、切れ込み部１０６ｘ，１０
６ｙの内端面が、いずれもｎ型Ｓｉ層１０３ａの｛１１
１｝面にほぼ平行になるようにパターニングされてい
る。

【０１１４】ここで、本実施形態のごとき切れ込みのな
い完全な矩形状のエッチングマスクを用いてエッチング
を行った場合には、｛１１１｝面以外の面は極めて速く
除去されるので（｛１１１｝面の約１０倍のエッチング
速度）、ｎ型Ｓｉ層１０３ａの露出している表面から下
方には速い速度でエッチングが進行するが、側方にはエ
ッチングが進行しがたい。したがって、ｎ型Ｓｉ層１０
３ａは、エッチングマスクの下方にある部分だけが残っ
ている形状つまりかなり厚い板になるまでは極めて短時
間でエッチングされる。しかし、その後は、｛１１１｝
面が徐々に横方向に後退していって、最終的にエッチン
グ時間に応じた厚みの薄い板状になる。

【０１１５】一方、図１２（ａ）に示すようなマスク酸
化膜１０６ａを用いて上記混合液によるエッチングを行
うと、ｎ型Ｓｉ層１０３ａに対して切れ込み部１０６
ｘ，１０６ｙの上方からもエッチングが進行する。そし
て、ｎ型Ｓｉ層１０３ａのうち切れ込み部１０６ｘ，１
０６ｙで露出している部分が上方から除去されていく
と、マスク酸化膜１０６ａの切れ込みのない部分の下方
にあるｎ型Ｓｉ層１０３ａにおいても、｛１１１｝面以
外の面が露出している状態となるので、極めて速くエッ
チングが進行する。そして、ｎ型Ｓｉ層１０３ａの側面
が切れ込み部１０６ｘ，１０６ｙの内端面に一致する状
態となったときに、｛１１１｝面のみが露出することに
なるので、エッチングの進行が急に遅くなる。すなわ
ち、マスク酸化膜１０６ａの一部に切れ込み部１０６
ｘ，１０６ｙを設けておくことによって、この切れ込み
部１０６ｘ，１０６ｙの内端面にほぼ一致した２つの側
面を有する極薄の板状にすることができるのである。

【０１１６】この方法により、最終的に形成されるｎ型
Ｓｉ層１０３ａは、各切れ込み部１０６ｘ，１０６ｙの
内端面に平行な２平面（いずれもｎ型Ｓｉ層１０３ａの
｛１１１｝面である）を両側面とする薄いシリコン板と
なる。すなわち、各切れ込み部１０６ｘ，１０６ｙの内
端面同士の間隔によりｎ型Ｓｉ層１０３ａの仕上がりの
厚みが規定される。このような凹凸を有するマスク酸化
膜１０６ａを用いると、結晶異方性エッチング液を用い
てｎ型Ｓｉ層１０３ａを薄いシリコン板にする工程にお
いて、エッチング時間の長短でなくマスク絶縁膜の形状
でｎ型Ｓｉ層１０３ａの厚みを制御できるため、制御性
が大幅に向上する。そのために、今回の実験では、２〜
１０ｎｍの範囲で任意の厚みのシリコン板が精度よく形
成できることがわかった。したがって、所望の共鳴トン
ネル効果を高い確実性で再現することができる。

【０１１７】なお、切れ込み部の内端面がｎ型Ｓｉ層１
０３ａの｛１１１｝面に平行でない場合には、｛１１
１｝面が切れ込み部の両側面に接する点のうち最内端の
点同士間の距離によって厚みがほぼ規定されることにな
る。

【０１１８】ただし、本発明のマスク絶縁膜（マスク酸
化膜１０６ａ）は図１２（ａ）に示すような形状でなく
ても、マスク絶縁膜の形状によって極薄のｎ型Ｓｉ層１
０３ａの厚みを制御することができる。図１３は、この
ようなマスク酸化膜１０６ａの例を示す平面図である。
このような形状であっても、マスク酸化膜１０６ａの残
存部の両側の端面とｎ型Ｓｉ層１０３ａのエッチング剤
に対する耐エッチング性を有する結晶面である｛１１
１｝面との任意の２つの交点（例えば交点Ａ１〜Ａ３と
交点Ｂ１〜Ｂ３）の間に挟まれる部分の幅Ｗ１〜Ｗ３う
ち最小のもの（Ｗ３）が所定の正の値を有するように形
成されていれば、最終的なｎ型Ｓｉ層１０３ａの厚みは
ほぼＷ３になる。ただし、最小の幅Ｗ３が負になるよう
な場合にはｎ型Ｓｉ層１０３ａ全体が板上になる前にす
べて除去されるおそれがある。

【０１１９】なお、各トンネル酸化膜１０７ａ，１０７
ｂの代わりに、シリコン窒化膜やシリコン酸窒化膜を使
用してもよい。また、半導体素子のゲート絶縁膜と、共
鳴トンネルダイオードのｎ型Ｓｉ層１０３ａのエッチン
グ用マスクとを、シリコン酸化膜でなくシリコン窒化膜
やシリコン酸窒化膜で構成してもよい。

【０１２０】（第２の実施形態）次に、第２の実施形態
について説明する。図９は第２の実施形態に係る半導体
装置の一部を拡大して示す断面図、図１０は本実施形態
に係る半導体装置によって構成されている双安定メモリ
セルの電気回路図、図１１は上記双安定メモリセルの動
作特性図である。

【０１２１】図９に示す構造において、厚さ約５ｎｍの
薄いシリコン板であるｎ型Ｓｉ層２０３ａと、ｎ型Ｓｉ
層２０３ａの両側面上にそれぞれ形成された厚さ約１．
５ｎｍの第１，第２トンネル酸化膜２０７ａ，２０７ｂ
と、各トンネル酸化膜２０７ａ，２０７ｂの外側面上に
形成された第１，第２ポリシリコン電極２０９ａ、２０
９ｂとにより、Ｓｉ／ＳｉＯ₂ 系共鳴トンネルダイオー
ド２６０が形成されている。ｎ型Ｓｉ層２０３ａは極薄
の半導体薄膜として機能し、ｎ型Ｓｉ層２０３ａの両側
面上に形成された各トンネル酸化膜２０７ａ，２０７ｂ
はエネルギー障壁膜として機能する。第１，第２ポリシ
リコン電極２０９ａ、２０９ｂは各々Ｗプラグ２１３を
介して第１，第２アルミニウム配線２１４ａ，２１４ｂ
と接続され外部からの電圧供給源として機能する。

【０１２２】一方、ゲート電極として機能する第３ポリ
シリコン電極２０９ｃと、ゲート酸化膜２０６ｂと、ソ
ース・ドレイン領域として機能する２つのｐ型拡散層２
１０ａ，２１０ｂと、チャネル領域として機能するｎ型
Ｓｉ層２０５とにより、ＭＯＳ型半導体素子２７０が構
成されている。また、ｐ型拡散層２１０ａ，２１０ｂは
各々Ｗプラグ２１３を介して第３，第４アルミニウム配
線２１４ｃ，２１４ｄに接続されている。このＭＯＳ型
半導体素子２７０はいわゆるｐチャネル型ＭＯＳ半導体
素子であり、ゲート電圧が０Ｖの時でもソース・ドレイ
ン間に電流が生じるよう閾値電圧を制御されたデプレッ
ション型のｐＭＯＳ型半導体素子である。

【０１２３】図１０に示すように、デプレッション型の
ｐＭＯＳ型半導体素子２７０と共鳴トンネルダイオード
２６０との各部が以下のように結合されて、双安定メモ
リセルが構成されているＭＯＳ型半導体素子２７０のゲ
ート電極である第３ポリシリコン電極２０９ｃはＷプラ
グ２１３及び第４アルミニウム配線２１４ｄを介してソ
ース電極であるｎ型拡散層２１０ｂと接続されている。
一方、第２，第３アルミニウム配線２１４ｂ，２１４ｃ
間は短絡されており、ドレイン電極であるｎ型拡散層２
１０ａはＷプラグ２１３及び第２，第３アルミニウム配
線２１４ｂ，２１４ｂｃを介して共鳴トンネルダイオー
ドの第２ポリシリコン電極２０９ｂと接続されている。
共鳴トンネルダイオードの第１ポリシリコン電極２０９
ａはＷプラグ２１３を介して第１アルミニウム配線２１
４ａと接続されている。

【０１２４】次に、図１０に示す回路の動作について説
明する。図１０に示すように、第４アルミニウム配線２
１４ｄに接続される電源端子２２１に正の電源電圧Ｖｄ
ｄを印加し、第２，第３アルミニウム配線２１４ｂ，２
１４ｃに接続される制御端子２２２に０〜２Ｖ程度の制
御電圧Ｖｃを印加し、第１アルミニウム配線２１４ａを
接地する。図１１は、制御端子２２２に印加する制御電
圧Ｖｃを０〜２．０Ｖの間で変化させたときの共鳴トン
ネルダイオードの電圧−電流特性線Ｊrtd と、負荷とし
て用いているＭＯＳ型半導体素子の電圧−電流特性線Ｊ
mos とを示す。図１０に示す回路の安定点は、共鳴トン
ネルダイオードの電圧−電流特性線Ｊrtd とＭＯＳ型半
導体素子の電圧−電流特性線Ｊmos とが交差する点で、
かつ、その交点における各特性線Ｊrtd ，Ｊmos の勾配
の符号が異なる点である（つまり、各特性線Ｊrtd ，Ｊ
mos の勾配が共に正や共に負である交点では安定ではな
い）。よって、制御端子２２２の制御電圧Ｖｃが図１１
に示す電位Ｖｃ１，Ｖｃ２，Ｖｃ３の３つの値を取ると
きに回路が安定であることがわかる。よって、制御端子
２２２に電位Ｖｃ１，Ｖｃ２，Ｖｃ３の３つの値のうち
の一つを書き込み電圧として印加することで、３値の双
安定セルとして用いることができる。

【０１２５】すなわち、本実施形態を用いて、共鳴トン
ネルダイオードとＭＯＳ型半導体素子を同一半導体基板
上に作り込むことで、二値や多値の双安定メモリを形成
することができる。

【０１２６】本実施形態においては、ＭＯＳ型半導体素
子としてｐチャネル型半導体素子のみを用いたが、回路
構成によってはｎチャネル型のＭＯＳ型半導体素子を用
いることもできる。さらに、ｎチャネル型、ｐチャネル
型半導体素子共に有するＣＭＯＳ型半導体素子を設けて
もよいことは言うもでもない。

【０１２７】（第３の実施形態）次に、本発明の第３の
実施例のホットエレクトロントランジスタについて、図
１４及び１５（ａ）〜図１５（ｃ）を参照して説明す
る。

【０１２８】図１４は、本発明の第３の実施例のホット
エレクトロントランジスタ３６０の構造のうち特に二重
障壁構造部分を示す部分断面図である。本実施例のホッ
トエレクトロントランジスタ３６０は、ｐ型Ｓｉ基板３
０１と、ｐ型Ｓｉ基板３０１の上に形成された埋め込み
酸化膜３０２と、埋め込み酸化膜３０２の上に形成され
た長方形の断面を有するシリコン微構造体であるｐ型Ｓ
ｉ層３９０と、ｐ型Ｓｉ層３９０の両側に形成されたト
ンネル酸化膜及びエネルギ障壁膜３０７ａ，３０７ｂ
と、ｐ型Ｓｉ層３９０上に形成された厚みが１０ｎｍ程
度のマスク酸化膜３０６ａとを備えている。

【０１２９】また、各酸化膜３０７ａ，３０７ｂにそれ
ぞれ隣接して、ｐ型不純物を含む第１，第２ポリシリコ
ン電極３０９ａ，３０９ｂが設けられている。この第
１，第２ポリシリコン電極３０９ａ，３０９ｂは、埋め
込み酸化膜３０２及び素子分離酸化膜３０４の上に亘っ
て延びてマスク酸化膜３０６ａの上で互いに分離されて
いる。

【０１３０】上記長方形の断面を有するシリコン微構造
体であるｐ型Ｓｉ層３９０及びその両側に形成されたト
ンネル酸化膜及びエネルギ障壁膜３０７ａ，３０７ｂに
よって、二重障壁構造が形成されている。ただし、図１
４には示されていないが、ｐ型Ｓｉ層３９０には、制御
電圧信号を供給する必要があるので、ｐ型Ｓｉ層３９０
につながる大面積のパッド領域が設けられていて、この
パッド領域に上方の配線からのコンタクト部が設けられ
ている。この点が、ｎ型Ｓｉ層１０３ａに信号が供給さ
れない第１の実施形態における共鳴トンネルダイオード
と本実施形態のホットエレクトロントランジスタとの異
なる点である。

【０１３１】本実施形態のホットエレクトロントランジ
スタ３６０において、ｐ型Ｓｉ基板３０１の主面は｛１
１０｝面である。また、ｐ型Ｓｉ基板３０１のファセッ
ト方向は＜１１２＞であり、図１４はファセット方向に
直交する面における断面図である。ｐ型Ｓｉ層３９０の
両側面は、お互いに平行な（１１１）面であり、シリコ
ン基板３０１及び埋め込み酸化膜３０２の面に対して垂
直方向に延びている。ｐ型Ｓｉ層３９０の厚みは、第１
ポリシリコン電極３０９ａからトンネル酸化膜３０７ａ
をトンネリングしてきたキャリアが高い効率で通過して
第２ポリシリコン電極３０９ｂに移動できるように、１
０ｎｍ以下になっている。また、ｐ型Ｓｉ層３９０の縦
方向の厚みは、好ましくは約１００〜２００ｎｍであ
る。トンネル酸化膜及びエネルギ障壁膜３０７ａ，３０
７ｂの厚さは２〜４ｎｍ、好ましくは３ｎｍ程度であ
る。

【０１３２】ここで、ホットエレクトロントランジスタ
の動作原理について、図１６を参照しながら簡単に説明
する。ホットエレクトロントランジスタは前述の通り、
量子効果が生じる程度に極薄のｐ型Ｓｉ層３９０の両側
をトンネル酸化膜及びエネルギ障壁膜３０７ａ，３０７
ｂで挟み、さらにトンネル酸化膜及びエネルギ障壁膜３
０７ａ，３０７ｂの外側に第１，第２ポリシリコン電極
３０９ａ，３０９ｂを設けた「二重障壁構造」からな
る。この構造において、ｎ型の第１ポリシリコン電極３
０９ａとｐ型Ｓｉ層３９０の間に、ｐ型Ｓｉ層３９０を
正とする電圧を印加すると、第１ポリシリコン電極３０
９ａ中のホットな電子３９５がトンネル酸化膜３０７ａ
をトンネリングにより通過してｐ型Ｓｉ層３９０に注入
される。注入された電子３９５は格子振動等でエネルギ
ーを失うが、ｐ型Ｓｉ層３９０が薄い場合には高い確率
でこのｐ型Ｓｉ層３９０中を通り抜ける。このｐ型Ｓｉ
層３９０に接してエネルギ障壁膜３０７ｂ膜を設置して
おけば、ホットな電子３９５のみがこれを乗り越えて反
対側に設けた第２ポリシリコン電極３０９ｂに到達す
る。構造上の工夫によりｐ型Ｓｉ層３９０の横方向の厚
みを１０ｎｍ以下にして、ｐ型Ｓｉ層３９０に流入して
エネルギ障壁膜３０７ｂを乗り越えない電流よりもエネ
ルギ障壁膜３０７ｂを乗り越えて第２ポリシリコン電極
３０９ｂに流入する電流を大きくできれば、電力増幅が
可能となる。つまり、この構造の場合には、ｎｐｎバイ
ポーラトランジスタに類似した電力増幅特性を有するホ
ットエレクトロントランジスタとなる。しかも、この素
子はバイポーラ素子のようにｐｎ接合を用いていないた
め、低温下でも正常に動作する点が特徴である。しか
も、素子の大きさもＭＯＳＦＥＴと近い程度に微細にで
きる利点がある。

【０１３３】また、ｐ型Ｓｉ層３９０に代えて横方向の
厚みが１０ｎｍ以下のｎ型Ｓｉ層を形成し、ポリシリコ
ン電極３０９ａ，３０９ｂ中にｐ型不純物を拡散するこ
とで、ｐｎｐバイポーラトランジスタに相当するホット
エレクトロントランジスタを形成してもよい。

【０１３４】次に、図１５（ａ）〜（ｃ）を参照しなが
ら、本実施形態のホットエレクトロントランジスタ３６
０の製造方法を説明する。

【０１３５】まず、図１５（ａ）に示すように、シリコ
ン基板３０１、埋め込み酸化膜３０２及びｐ型Ｓｉ層３
９０から形成され、面方位が（１１０）であるＳＯＩ基
板３５０上に、狭幅部分と広幅部分とを有するマスク酸
化膜３０６ａを形成する。このマスク酸化膜３０６ａの
狭幅部分は、図１２に示すマスク酸化膜１０６ａと同様
の形状を有する。つまり、マスク酸化膜３０６ａの狭幅
部分はｐ型Ｓｉ層３９０の｛１１１｝面に沿って延び、
かつ２カ所に切り込みを有している。本実施形態では、
マスク酸化膜３０６ａとして、温度９００℃で５４．５
分間の熱処理によって、厚さ１００ｎｍの熱酸化膜を形
成した後、これをパターニングしている。なお、マスク
酸化膜３０６ａが存在しない部分では、ｐ型Ｓｉ層３９
０の表面が露出している。

【０１３６】次に、図１５（ｂ）に示すように、エチレ
ンジアミン（ＮＨ₂ （ＣＨ）₂ ＮＨ₂ ）、ピロカテコー
ル（Ｃ₆ Ｈ₄ （ＯＨ）₂ ）及び純水の混合液をエッチン
グ液として用いて、ｐ型Ｓｉ層３９０の結晶異方性エッ
チングを行う。上記混合溶液は結晶異方性エッチング液
であるため、｛１１１｝面以外の面が上記混合液に接触
している場合、シリコンは非常に早く溶解する。本実施
形態では、上記第１の実施形態と同様に、ｐ型Ｓｉ層３
９０の側面がマスク酸化膜３０６ａの切れ込み部の内端
面に一致する状態となったときに、｛１１１｝面のみが
露出することになるので、エッチングの進行が急に遅く
なる。すなわち、マスク酸化膜３０６ａの切れ込み部の
内端面にほぼ一致した２つの側面を有する極薄の板状に
することができる。本実施形態では、この結晶異方性エ
ッチングによって、ｐ型Ｓｉ層３９０の横方向の厚みを
１０ｎｍ程度に加工する。また、マスク酸化膜３０６ａ
の広幅の部分の下方には、ｐ型Ｓｉ層３９０につながる
ｐ型単結晶シリコンからなるパッド領域３９１が残存し
ている。

【０１３７】次に、図１５（ｃ）に示すように、７００
℃〜１０００℃の温度範囲における熱酸化によって、厚
さ２〜４ｎｍ、好ましくは３ｎｍの熱酸化膜を形成す
る。この工程によって、ｐ型Ｓｉ層３９０の両側には、
トンネル酸化膜及びエネルギ障壁膜３０７ａ，３０７ｂ
が形成され、パッド領域３９１の側面上には保護用酸化
膜３０７ｃが形成される。また、ｐ型Ｓｉ層３９０の厚
みは酸化膜の形成に必要な分だけさらに薄くなり、１０
ｎｍ以下例えば７〜８ｎｍ程度になる。その後に、基板
の全面上にポリシリコン膜を形成し、ポリシリコン膜中
にＰＯＣｌ₃ 等のｎ型の不純物を拡散させてから、ポリ
シリコン膜をパターニングして、トンネル酸化膜及びエ
ネルギ障壁膜３０７ａ，３０７ｂに隣接する第１，第２
ポリシリコン電極３０９ａ，３０９ｂを形成する。

【０１３８】以上のように、本実施形態の製造方法によ
り、シリコンの結晶異方性エッチングを用いることで、
加工損傷の無い原子レベルの平坦性を有する（１１１）
面を有する極薄のｐ型Ｓｉ層３９０を形成することがで
きる。また、ｐ型Ｓｉ層３９０につながるパッド領域３
９１を容易に形成でき、ｐ型Ｓｉ層３９０への制御電圧
信号の供給を円滑に行うことができる。

【０１３９】また、本実施形態のホットエレクトロント
ランジスタでは、シリコン基板３０１の主面に垂直に延
びるｐ型Ｓｉ層３９０を設ける構成としている。このよ
うにｐ型Ｓｉ層３９０がシリコン基板３０１の表面に対
して垂直な方向にも延びているので、外部から何らかの
力が加わっても、ｐ型Ｓｉ層３９０が折れて倒れるなど
の損傷が生じ難くなる。また、ｐ型Ｓｉ層３９０の上部
に存在するマスク酸化膜３０６ａをより強固に支持する
ことが可能になる。

【０１４０】なお、本実施形態では、マスク酸化膜３０
６ａとして熱酸化膜を用いたが、その代わりに窒化膜、
もしくはクロム膜を用いてもよい。また、結晶異方性エ
ッチングにおいてエチレンジアミン系液の混合液をエッ
チング液として用いたが、代わりにヒドラジン、イソプ
ロピルアルコール及び純水の混合液、もしくは水酸化カ
リウム水溶液を用いても良い。さらに、各酸化膜３０７
ａ，３０７ｂの代わりに、エネルギ障壁となりうる窒化
酸化膜、窒化膜、ＳｉＣ膜あるいはＳｉＧｅ膜を用いて
もよい。

【０１４１】なお、図１５（ａ）〜（ｃ）に示すマスク
酸化膜３０６ａの広幅の部分を素子分離上に形成するこ
とで、ホットエレクトロントランジスタをより高密度に
形成することができる。

【０１４２】なお、基板３０１の面方位を（００１）面
として、その基板３０１上の＜１１０＞結晶方位に平行
または垂直な方向にシリコン薄板３１０を設けておい
て、結晶異方性エッチングの結果として基板３０１表面
に対して傾いたシリコン薄板３１０を形成してもよいも
のとする。

【０１４３】（第４の実施形態）次に、第４の実施形態
について説明する。本実施形態においては、上記第３の
実施形態で説明したホットエレクトロントランジスタと
ＭＯＳトランジスタとを共通の基板上に形成する場合の
製造方法の例について説明する。図１７〜図２４は、第
４の実施形態に係る半導体装置の製造工程を示す断面図
である。

【０１４４】まず、図１７に示す工程において、ｐ型シ
リコン基板３０１内に酸素イオンを注入するなどの方法
によりＳＯＩ基板３５０を形成する。このＳＯＩ基板３
５０は、ｐ型Ｓｉ基板３０１と、ｐ型Ｓｉ基板３０１の
上に形成された埋め込み酸化膜３０２と、埋め込み酸化
膜３０２の上に形成されたｐ型Ｓｉ層３０３とにより構
成されている。ただし、ＳＯＩ基板３５０内の少なくと
もｐ型Ｓｉ層３０３の主面は｛１１０｝面である。ま
た、ｐ型Ｓｉ基板３０１のファセット方向は＜１１２＞
であり、図１７〜図２４はファセット方向に直交する面
における断面図である。なお、本実施形態におけるｐ型
Ｓｉ層３０３の縦方向の厚さ約１００〜２００ｎｍであ
る。

【０１４５】次に、図１８に示す工程において、ｐ型Ｓ
ｉ層３０３の一部に、選択酸化法等を用いて素子分離酸
化膜３０４を形成して、ｐ型Ｓｉ層３０３を複数の孤立
した領域３０３ａ，３０３ｂ，…に区画する。素子分離
酸化膜３０４の厚さは各ｐ型Ｓｉ層３０３ａ，３０３ｂ
間が電気的に絶縁されればよいため、ｐ型Ｓｉ層３０３
の厚みの約１.〜２倍程度でよい。

【０１４６】次に、図１９に示す工程において、素子分
離酸化膜３０４により囲まれているｐ型Ｓｉ層３０３ａ
を、フォトリソグラフィとイオン注入及び熱処理を行っ
てさらに高濃度のｐ型Ｓｉ層３９０に変える。イオン注
入及び熱処理の条件は形成するホットエレクトロントラ
ンジスタの設計に依存するが、ここでは、ボロンイオン
を注入エネルギーが４０ｋｅＶでドーズ量が１０¹⁵／ｃ
ｍ² 程度の条件で注入し、９５０℃で６０分間の活性化
を行った。

【０１４７】次に、図２０に示す工程において、基板表
面を酸化して、ｐ型Ｓｉ層３９０及びｐ型Ｓｉ層３０３
ｂの上にそれぞれ厚みが１０ｎｍ程度のマスク酸化膜３
０６ａ及びゲート酸化膜３０６ｂを形成する。さらに、
フォトリソグラフィとドライエッチングを行って、マス
ク酸化膜３０６ａの両端を除去し、ｐ型Ｓｉ層３９０の
中央付近のみを残存させる。つまり、マスク酸化膜３０
６ａの両側方におけるｐ型Ｓｉ層３９０を露出させる。
このとき、この断面におけるマスク酸化膜３０６ａの幅
は約１００ｎｍ程度であるが、必要に応じてこの幅は自
由に選択することができる。また、マスク酸化膜３０６
ａの厚みは２〜３ｎｍ程度の厚みでも後の工程に支障を
来すことはない。一方、ゲート酸化膜３０６ｂはすべて
残存しているので、ｐ型Ｓｉ層３０３ｂの表面は露出し
ていない。

【０１４８】次に、図２１に示す工程において、ｐ型Ｓ
ｉ層３９０の露出している表面をエチレンジアミンとピ
ロカテコール及び水の混合溶液に８５℃で約３０分接触
させる。上記混合溶液は結晶異方性エッチング液である
ため、｛１１１｝面以外の面が上記混合液に接触してい
る場合、シリコンは非常に早く溶解する。よって、結果
的に、ｐ型Ｓｉ層３９０は｛１１１｝面つまり基板の表
面に垂直な２つの側面を有する薄いシリコン板となって
残る。このシリコン板の厚みは、約１０ｎｍである。一
方、このエッチングにおいては、シリコン酸化膜はほと
んどエッチングされないため、マスク酸化膜３０６ａ及
びゲート酸化膜３０６ｂの膜厚はほとんど変化しない。
なお、マスク酸化膜３０６ａの平面形状とｐ型Ｓｉ層３
９０の厚みとの関係については、第１及び第３の実施形
態で説明した通りである。

【０１４９】次に、図２２に示す工程において、薄いシ
リコン板となったｐ型Ｓｉ層３９０の両側面を酸化して
ｐ型Ｓｉ層３９０の両側面上にトンネル酸化膜及びエネ
ルギ障壁膜３０７ａ，３０７ｂをそれぞれ形成した後、
基板の全面上にポリシリコン膜３０８を堆積する。さら
に、ＰＯＣｌ₃ 等を用いてポリシリコン膜３０８へのリ
ン拡散を行い、ポリシリコン膜３０８を高濃度ｎ型化す
る。

【０１５０】次に、図２３に示す工程において、フォト
リソグラフィとドライエッチングを行って、ポリシリコ
ン膜３０８をパターニングして、第１〜第３のポリシリ
コン電極３０９ａ〜３０９ｃを形成する。この３つのポ
リシリコン電極３０９ａ〜３０９ｃのうち第１，第２ポ
リシリコン電極３０９ａ，３０９ｂは、各トンネル酸化
膜３０７ａ，３０７ｂにそれぞれ隣接しており、マスク
酸化膜３０６ａ，埋め込み酸化膜３０２及び素子分離酸
化膜３０４の上に亘って延びて、マスク酸化膜３０６ａ
の上で互いに分離されている。また、第３のポリシリコ
ン電極３０９ｃは、ゲート酸化膜３０６ｂの上でＭＯＳ
型半導体素子のゲート電極として機能している。

【０１５１】さらに、素子分離酸化膜３０４と各ポリシ
リコン電極３０９ａ〜３０９ｃとをマスクにしてリンイ
オンもしくは砒素イオンを注入し、ｐ型Ｓｉ層３０３ｂ
の一部にソース・ドレイン領域となる第１，第２のｎ型
拡散層３１０ａ，３１０ｂを形成する。イオン注入時
に、必要ならばフォトレジストを用いたマスクを使用し
ても良い。また、ｎ型拡散層３１０ａ，３１０ｂを形成
する際には、ゲート電極となる第３のポリシリコン電極
３０９ｃの両側面上にサイドウォールを形成するなどし
てＬＤＤ構造のＭＯＳ型半導体素子を形成してもよい。

【０１５２】次に、図２４に示す工程において、基板の
上に層間絶縁膜３１１を形成した後、層間絶縁膜３１１
に、各ポリシリコン電極３０９ａ，３０９ｂ及び各ｎ型
拡散層３１０ａ，３１０ｂにそれぞれ到達するコンタク
トホール３１２を開口し、各コンタクトホール３１２内
部にタングステン（Ｗ）を埋め込んでＷプラグ３１３を
形成した後、フォトリソグラフィとドライエッチングに
より、各Ｗプラグ３１３に接続されるアルミニウム配線
３１４をそれぞれ形成する。なお、図示しない断面にお
いて、ホットエレクトロントランジスタ３６０のｐ型Ｓ
ｉ層３９０に制御電圧信号を供給するためのコンタクト
ホール及びプラグも形成されている。その場合、ｐ型Ｓ
ｉ層３９０のうち図１５（ｂ）に示す広幅の部分３９１
に到達するコンタクトホールを層間絶縁膜３１１に開口
する。

【０１５３】以上の一連の工程を経た結果、素子分離酸
化膜３０４によって絶縁された２つの領域に、Ｓｉ／Ｓ
ｉＯ₂ 系ホットエレクトロントランジスタとＭＯＳ型半
導体素子とが形成される。すなわち、Ｓｉ／ＳｉＯ₂ 系
ホットエレクトロントランジスタは、薄いシリコン板つ
まり極薄の半導体薄膜であるｐ型Ｓｉ層３９０と、ｐ型
Ｓｉ層３９０の両側面上に形成されたトンネル酸化膜及
びエネルギ障壁膜３０７ａ，３０７ｂと、各トンネル酸
化膜３０７ａ，３０７ｂの外側の電極として機能する第
１，第２ポリシリコン電極３０９ａ，３０９ｂとにより
構成されている。一方、ＭＯＳ型半導体素子は、ゲート
電極として機能する第３のポリシリコン電極３０９ｃ
と、ゲート酸化膜３０６ｂと、ソース・ドレイン領域と
して機能する２つのｎ型拡散層３１０ａ，３１０ｂと、
チャネル領域として機能するｐ型Ｓｉ層３０３ｂとによ
り構成されている。

【０１５４】したがって、本実施形態の製造方法による
と、Ｓｉ／ＳｉＯ₂ 系ホットエレクトロントランジスタ
を形成する際のマスク絶縁膜となるマスク酸化膜３０６
ａと、ＭＯＳ型半導体素子のゲート酸化膜３０６ｂとを
同時に形成できる。また、ホットエレクトロントランジ
スタの第１，第２ポリシリコン電極３０９ａ，３０９ｂ
と、ＭＯＳ型半導体素子のゲート電極３０９ｃとを同じ
工程で同じポリシリコン膜３０８をパターニングするこ
とにより形成できる。したがって、一般的なＭＯＳ型半
導体装置の製造に使用される１層ポリシリコンプロセス
を利用して、ホットエレクトロントランジスタを形成す
ることができる。すなわち、バイポーラトランジスタに
相当する電力増幅機能を有するＳｉ／ＳｉＯ₂ 系ホット
エレクトロントランジスタとＭＯＳ型半導体素子とを備
えた半導体装置を実用的な製造コストで形成できる製造
方法の提供を図ることができる。言い換えると、いわば
ＢｉＣＭＯＳに相当する機能を低温下においても発揮し
うる半導体装置を高密度に形成することが可能である。

【０１５５】なお、本実施形態においては、ＭＯＳ型半
導体素子としてｎチャネル型半導体素子のみを形成した
が、チャネル部及びソース・ドレイン領域となる高濃度
不純物拡散層の不純物の導電型を変更し、さらに不純物
イオンの注入条件及び熱処理条件を最適化することでｐ
チャネル型半導体素子も簡単に形成することができる。
さらにｎチャネル型半導体素子及びｐチャネル型半導体
素子双方を備えたＣＭＯＳ型半導体素子を設けてもよい
ことはいうまでもない。さらに、ホットエレクトロント
ランジスタについても、本実施形態のようなｎｐｎバイ
ポーラトランジスタに相当する構造を有するものと、ｐ
ｎｐバイポーラトランジスタに相当する構造を有するも
のとを併せて設けることもできる。ただし、ホットエレ
クトロントランジスタにおいては、エネルギ障壁膜のポ
テンシャル障壁で電流を制御することができるので、半
導体膜とポリシリコン膜の導電型が同じでもバイポーラ
トランジスタと同様の電力増幅機能が得られるが、両者
の導電型が異なることで、より動作特性の良好なホット
エレクトロントランジスタが得られる。

【０１５６】また、図１７に示す工程において、フォト
リソグラフィとドライエッチングを行ってｐ型Ｓｉ層３
９０の一部を露出させる時に用いるマスク酸化膜３０６
ａ（マスク絶縁膜）として、本実施形態では、図１２
（ａ）に示すような平面的に見て両側に食い違った凹凸
のあるパターンを有するマスク酸化膜１０６ａと同様の
形状を有するものを用いた。ただし、特開平０７−３１
２４１９号に示すような矩形のものを用いてもよい。ま
た、図１３に示す形状のマスク酸化膜１０６ａと同様の
形状を有するものを用いてもよい。

【０１５７】なお、各トンネル酸化膜３０７ａ，３０７
ｂの代わりに、シリコン窒化膜やシリコン酸窒化膜を使
用してもよい。また、半導体素子のゲート絶縁膜と、ホ
ットエレクトロントランジスタのｐ型Ｓｉ層３９０のエ
ッチング用マスクとを、シリコン酸化膜でなくシリコン
窒化膜やシリコン酸窒化膜で構成してもよい。

【０１５８】（その他の実施形態）なお、具体的な構造
及び製造工程の説明は省略するが、第３の実施形態に示
すようなホットエレクトロントランジスタを他の種類の
素子と組み合わせた以下のような半導体装置の構造が可
能である。

【０１５９】上記第１，第２の実施形態のような共鳴ト
ンネルダイオードとＭＯＳトランジスタとを共通の基板
上に搭載した半導体装置にホットエレクトロントランジ
スタをさらに加えたものが可能である。その場合、ＭＯ
Ｓ型半導体素子や双安定メモリに加えて、バイポーラト
ランジスタに相当する電力増幅機能を有するアナログ素
子を搭載した半導体装置が得られることになる。ただ
し、この場合には、ホットエレクトロントランジスタの
極薄の半導体層と、共鳴トランジスタの極薄の半導体層
との不純物濃度や不純物の導電型は共通でない方が好ま
しい。両者の特性がもっともよい半導体層のバンド状態
が異なるからである。また、ホットエレクトロントラン
ジスタのトンネル絶縁膜及びエネルギ障壁膜と、共鳴ト
ランジスタの各トンネル絶縁膜とは必ずしも同じ厚みで
ある必要はないが、共通の厚みにすることも可能であ
る。同様に、ホットエレクトロントランジスタの各電極
と、共鳴トランジスタの各電極との不純物濃度や不純物
の導電型も共通である必要はない。

【０１６０】なお、ＭＩＳ形半導体素子は含まずに、共
鳴トンネルダイオードとホットエレクトロントランジス
タとを搭載した半導体装置を形成することも可能であ
る。

【０１６１】

【発明の効果】請求項１〜３によれば、共通の基板上に
ＭＯＳ型半導体素子のゲート電極と共鳴トンネルダイオ
ードとを形成し、これらのＭＯＳ型半導体素子と共鳴ト
ンネルダイオードとを相互に接続した半導体装置を構成
したので、量子効果を利用して安定点が少なくとも二値
以上得られる双安定メモリや論理回路等を実現すること
ができる。

【０１６２】請求項４〜６によれば、共通の基板上に、
共通の材料から形成された部材を有する共鳴トンネルダ
イオードとＭＩＳ型半導体素子とを備えた半導体装置を
構成したので、製造段階において共通の工程を用いてそ
れらの部材を形成することが可能となり、製造コストの
安価な双安定メモリや論理回路等として機能する半導体
装置の提供を図ることができる。

【０１６３】請求項７〜１０によれば、共通の基板上
に、共鳴トンネルダイオードとＭＩＳ型半導体素子、あ
るいはホットエレクトロントランジスタと共鳴トンネル
ダイオードとＭＩＳ型半導体素子を設けた半導体装置の
製造方法として、共通の導体膜をパターニングして各素
子の部材を形成するようにしたので、例えば１層ポリシ
リコンプロセス等を利用して、多種多様の機能を有する
半導体装置を安価に製造するための製造方法の提供を図
ることができる。

【０１６４】請求項１１〜１４によれば、共鳴トンネル
ダイオードとＭＩＳ型半導体素子とを共通の基板上に形
成するようにした半導体装置の製造方法として、共通の
絶縁体材料から両者の部材を形成するようにしたので、
両者を搭載した半導体装置を安価に製造することができ
る。

【０１６５】請求項１５〜２０によれば、共鳴トンネル
ダイオードとＭＩＳ型半導体素子とを設けた半導体装置
の製造方法として、共鳴トンネルダイオードの共鳴トン
ネル効果を得るための中心的役割を担う半導体膜の横方
向の厚みをエッチング時間ではなくマスク絶縁膜の形状
によって規定するようにしたので、半導体膜の横方向の
厚みを高い精度で制御することができ、よって、特性の
優れた共鳴トンネルダイオードを含む半導体装置を安価
に製造することができる。

【０１６６】請求項２１〜２６によれば、基板の絶縁体
部の上に、絶縁体部の表面に交差する方向に延びる極薄
の半導体膜と、その両側に形成されたトンネル絶縁膜及
びエネルギ障壁膜と、さらにその両側の第１，第２の導
体部と、これらの上を覆うマスク絶縁膜とを備え、第１
の導体膜，トンネル絶縁膜，半導体膜，エネルギ障壁
膜，第２の導体膜の順にキャリアが移動可能なホットエ
レクトロントランジスタとして機能する半導体装置を構
成したので、低温でもバイポーラトランジスタと同様の
電力増幅機能を発揮でき、かつ汎用の半導体材料で汎用
のプロセスで形成するのに適した構造を有するホットエ
レクトロントランジスタの提供を図ることができる。

【０１６７】これらの構造は、請求項３４〜４１の半導
体装置の製造方法によって容易に実現できる。

【０１６８】請求項２９〜３３によれば、請求項２１〜
２６のホットエレクトロントランジスタと、ＭＩＳ型半
導体素子，共鳴トンネルダイオード等を搭載した半導体
装置の提供を図ることができる。

【０１６９】これらの構造は、請求項４２〜４６の半導
体装置の製造方法によって容易に実現できる。

【図面の簡単な説明】

【図１】第１実施形態の半導体装置の製造工程のうちＳ
ＯＩ基板を形成する工程を示す断面図である。

【図２】第１実施形態の半導体装置の製造工程のうち素
子分離酸化膜を形成する工程を示す断面図である。

【図３】第１実施形態の半導体装置の製造工程のうちｎ
型Ｓｉ層を形成する工程を示す断面図である。

【図４】第１実施形態の半導体装置の製造工程のうちマ
スク酸化膜とゲート酸化膜とを形成する工程を示す断面
図である。

【図５】第１実施形態の半導体装置の製造工程のうちｎ
型Ｓｉ層をウエットエッチングして薄いシリコン板を形
成する工程を示す断面図である。

【図６】第１実施形態の半導体装置の製造工程のうちポ
リシリコン膜を堆積する工程を示す断面図である。

【図７】第１実施形態の半導体装置の製造工程のうちポ
リシリコン膜をパターニングして３つのポリシリコン電
極を形成する工程を示す断面図である。

【図８】第１実施形態の半導体装置の製造工程のうちの
最終的な共鳴トンネルダイオードとＭＯＳ型半導体素子
とを形成する工程を示す断面図である。

【図９】第２実施形態の半導体装置の一部を拡大して示
す断面図である。

【図１０】第２実施形態の半導体装置によって構成され
る双安定メモリセルの電気回路図である。

【図１１】第２実施形態の半導体装置によって構成され
る双安定メモリセルの電圧−電流特性図である。

【図１２】第１実施形態の製造工程で使用したマスク酸
化膜及びエッチングされたｎ型Ｓｉ層の平面図、Ｉ−Ｉ
線における断面図、II−II線における断面図である。

【図１３】第１実施形態の製造工程で使用したマスク酸
化膜の変形例を示す平面図である。

【図１４】第３実施形態に係るホットエレクトロントラ
ンジスタの主要部の構造を示す断面図である。

【図１５】第３実施形態に係るホットエレクトロントラ
ンジスタの製造工程を示す斜視図である。

【図１６】第３実施形態に係るホットエレクトロントラ
ンジスタの動作を説明するためのバンド図である。

【図１７】第４実施形態の半導体装置の製造工程のうち
ＳＯＩ基板を形成する工程を示す断面図である。

【図１８】第４実施形態の半導体装置の製造工程のうち
素子分離酸化膜を形成する工程を示す断面図である。

【図１９】第４実施形態の半導体装置の製造工程のうち
ｐ型Ｓｉ層を形成する工程を示す断面図である。

【図２０】第４実施形態の半導体装置の製造工程のうち
マスク酸化膜とゲート酸化膜とを形成する工程を示す断
面図である。

【図２１】第４実施形態の半導体装置の製造工程のうち
ｐ型Ｓｉ層をウエットエッチングして薄いシリコン板を
形成する工程を示す断面図である。

【図２２】第４実施形態の半導体装置の製造工程のうち
ポリシリコン膜を堆積する工程を示す断面図である。

【図２３】第４実施形態の半導体装置の製造工程のうち
ポリシリコン膜をパターニングして３つのポリシリコン
電極を形成する工程を示す断面図である。

【図２４】第４実施形態の半導体装置の製造工程のうち
の最終的なホットエレクトロントランジスタとＭＯＳ型
半導体素子とを形成する工程を示す断面図である。

【符号の説明】

１０１ｎ型Ｓｉ基板１０２埋め込み酸化膜１０３ｎ型Ｓｉ層１０４素子分離酸化膜１０５ｐ型Ｓｉ層１０６ａマスク酸化膜１０６ｂゲート酸化膜１０７ａ，ｂトンネル酸化膜１０８ポリシリコン膜１０９ａ〜ｃポリシリコン電極１１０ｎ型拡散層１１１層間絶縁膜１１２コンタクトホール１１３タングステン１１４アルミニウム配線１５０ＳＯＩ基板１６０共鳴トンネルダイオード１７０ＭＯＳ型半導体素子２０１ｎ型Ｓｉ基板２０２埋め込み酸化膜２０３ｎ型Ｓｉ層２０４素子分離酸化膜２０５ｐ型Ｓｉ層２０６ａマスク酸化膜２０６ｂゲート酸化膜２０７トンネル酸化膜２０９ａ〜ｃポリシリコン電極２１０ａ，ｂｎ型拡散層２１１層間絶縁膜２１２コンタクトホール２１３Ｗプラグ２１４ａ〜ｄアルミニウム配線２６０共鳴トンネルダイオード２７０ＭＯＳ型半導体素子３０１ｐ型Ｓｉ基板３０２埋め込み酸化膜３０３ｐ型Ｓｉ層３０４素子分離酸化膜３０６ａマスク酸化膜３０６ｂゲート酸化膜３０７ａトンネル酸化膜（トンネル絶縁膜）３０７ｂエネルギ障壁膜３０７ｃ保護用酸化膜３０８ポリシリコン膜３０９ａ〜ｃポリシリコン電極３１０ｎ型拡散層３１１層間絶縁膜３１２コンタクトホール３１３タングステン３１４アルミニウム配線３５０ＳＯＩ基板３６０ホットエレクトロントランジスタ３７０ＭＯＳ型半導体素子３９０ｐ型半導体層３９１パッド領域３９５電子

───────────────────────────────────────────────────── フロントページの続き (72)発明者荒木聖大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】第１及び第２の導体部と該第１，第２の
導体部の間に介在する共鳴トンネリング部とを有する共
鳴トンネルダイオードと、ゲートとソース・ドレインとを有するＭＩＳ型半導体素
子とを共通の基板上に備え、上記ＭＩＳ型半導体素子のソース・ドレインのうち少な
くともいずれか一方と、上記共鳴トンネルダイオードの
上記第１，第２導体部のうち少なくともいずれか一方と
が電気的に接続されており、双安定メモリセルもしくは論理回路として機能する半導
体装置。
【請求項２】請求項１記載の半導体装置において、上記共鳴トンネルダイオードの共鳴トンネリング部は、
極薄のＳｉ層を２つのトンネル絶縁膜で挟んで構成され
ていることを特徴とする半導体装置。
【請求項３】請求項１記載の半導体装置において、上記ＭＩＳ型半導体素子はデプレッション型の半導体素
子であり、上記ＭＩＳ型半導体素子のゲートとソースとは短絡され
て電源端子に接続されており、上記ＭＩＳ型半導体素子のドレインと上記共鳴トンネル
ダイオードの上記第１及び第２導体部のうちの一方とは
共通の制御端子に接続されていて、双安定メモリセルとして機能することを特徴とする半導
体装置。
【請求項４】絶縁体部を有する基板と、上記絶縁体部
の上で互いに絶縁して形成された共鳴トンネルダイオー
ド及びＭＩＳ型半導体素子とを備えた半導体装置であっ
て、上記共鳴トンネルダイオードは、上記絶縁体部の表面に交差する方向に延びる極薄の板状
の半導体膜と、上記半導体膜の両面上に形成され、電子の移動に対する
障壁となるポテンシャルエネルギを有しかつ電子のトン
ネリングが可能な横方向の厚みを有する第１，第２のト
ンネル絶縁膜と、上記第１，第２のトンネル絶縁膜の外側面上にそれぞれ
形成された第１，第２の導体部と、上記半導体膜及び各トンネル絶縁膜の上に形成されたマ
スク絶縁膜とを有し、上記ＭＩＳ型半導体素子は、上記絶縁体部の上に形成されたチャネル領域と、上記チャネル領域の両側に形成されたソース・ドレイン
領域と、上記チャネル領域の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極とを有す
るとともに、上記共鳴トンネルダイオードのマスク絶縁膜と、上記Ｍ
ＩＳ型半導体素子のゲート絶縁膜とは共通の絶縁体材料
により構成されていることを特徴とする半導体装置。
【請求項５】絶縁体部を有する基板と、上記絶縁体部
の上で互いに絶縁して形成された共鳴トンネルダイオー
ド及びＭＩＳ型半導体素子とを備えた半導体装置であっ
て、上記共鳴トンネルダイオードは、上記絶縁体部の表面に交差する方向に延びる極薄の板状
の半導体膜と、上記半導体膜の両面上に形成され、電子の移動に対する
障壁となるポテンシャルエネルギを有しかつ電子のトン
ネリングが可能な横方向の厚みを有する第１，第２のト
ンネル絶縁膜と、上記第１，第２のトンネル絶縁膜の外側面上にそれぞれ
形成された第１，第２の導体部と、上記半導体膜及び各トンネル絶縁膜の上に形成されたマ
スク絶縁膜とを有し、上記ＭＩＳ型半導体素子は、上記絶縁体部の上に形成されたチャネル領域と、上記チャネル領域の両側に形成されたソース・ドレイン
領域と、上記チャネル領域の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極とを有す
るとともに、上記共鳴トンネルダイオードの各導体部と、上記ＭＩＳ
型半導体素子のゲート電極とは共通の導体材料により構
成されていることを特徴とする半導体装置。
【請求項６】請求項５記載の半導体装置において、上記共鳴トンネルダイオードのマスク絶縁膜と、上記Ｍ
ＩＳ型半導体素子のゲート絶縁膜とは共通の絶縁体材料
により構成されていることを特徴とする半導体装置。
【請求項７】基板上に、ゲート電極，ゲート絶縁膜，
半導体からなるチャネル領域及びソース・ドレイン領域
を有するＭＩＳ型半導体素子と、半導体膜，該半導体膜
を挟む第１，第２のトンネル絶縁膜，該第１，第２のト
ンネル絶縁膜の外側面にそれぞれ隣接する第１，第２の
導体部及び上記半導体膜及び各トンネル絶縁膜の上に形
成されたマスク絶縁膜を有する共鳴トンネルダイオード
とを備えている半導体装置の製造方法において、上記ＭＩＳ型半導体素子のゲート絶縁膜と上記共鳴トン
ネルダイオードの半導体膜，マスク絶縁膜及び第１，第
２のトンネル絶縁膜とを形成した後に、基板上に導体膜を堆積する工程と、上記導体膜をパターニングして、上記ＭＩＳ型半導体素
子のゲート電極と上記共鳴トンネルダイオードの第１，
第２の導体部とを同時に形成する工程とを備えているこ
とを特徴とする半導体装置の製造方法。
【請求項８】請求項７記載の半導体装置の製造方法に
おいて、上記基板上に導体膜を堆積する工程の前に、上記半導体
膜と上記チャネル領域とを酸化して、上記ＭＩＳ型半導
体素子のゲート絶縁膜と上記共鳴トンネルダイオードの
マスク絶縁膜とを構成する酸化膜を同時に形成する工程
を備えていることを特徴とする半導体装置の製造方法。
【請求項９】請求項７又は８記載の半導体装置の製造
方法において、上記基板上に導体膜を堆積する工程では、導体膜として
ポリシリコン膜を堆積することを特徴とする半導体装置
の製造方法。
【請求項１０】請求項７，８又は９記載の半導体装置
の製造方法において、上記半導体装置は、上記基板上に、半導体膜と、該半導
体膜を挟むトンネル絶縁膜及びエネルギ障壁膜と、上記
トンネル絶縁膜及びエネルギ障壁膜の外側面にそれぞれ
隣接する第１，第２の導体部と、上記半導体膜，トンネ
ル絶縁膜及びエネルギ障壁膜の上に形成されたマスク絶
縁膜とを有するホットエレクトロントランジスタをさら
に備えており、上記基板上に導体膜を形成する工程は、上記ＭＩＳ型半
導体素子のゲート絶縁膜と、上記共鳴トンネルダイオー
ドの半導体膜，各トンネル絶縁膜及びマスク絶縁膜と、
上記ホットエレクトロントランジスタの半導体膜，トン
ネル絶縁膜，エネルギ障壁膜及びマスク絶縁膜を形成し
た後に行われ、上記ＭＩＳ型半導体素子のゲート電極と上記共鳴トンネ
ルダイオードの第１，第２の導体部とを同時に形成する
工程では、上記ホットエレクトロントランジスタの第
１，第２の導体部をも同時に形成することを特徴とする
半導体装置の製造方法。
【請求項１１】上面側に単結晶半導体層を有し、該単
結晶半導体層の下方に絶縁体部を有するＳＯＩ基板を形
成する第１の工程と、上記ＳＯＩ基板の単結晶半導体層を少なくとも第１の半
導体領域と第２の半導体領域とに区画する素子分離を形
成する第２の工程と、上記第１，第２の半導体領域の表面上にそれぞれ第１，
第２の絶縁膜を形成する第３の工程と、上記第１の絶縁膜の両端部を除去して、両側に上記第１
の半導体領域を露出させたマスク絶縁膜を形成する第４
の工程と、上記マスク絶縁膜をマスクとして用いて結晶異方性エッ
チングを行い、上記第１の半導体領域をエッチング速度
の遅い結晶面を両側面とする薄い半導体膜を形成する第
５の工程と、上記半導体膜の両側面上に、電子の移動に対する障壁と
なるポテンシャルエネルギを有しかつ電子のトンネリン
グが可能な横方向の厚みを有する共鳴トンネルダイオー
ドの第１，第２のトンネル絶縁膜を形成する第６の工程
と、基板の全面上に電極用導体膜を形成する第７の工程と、上記第２の半導体領域上方の電極用導体膜をパターニン
グして、上記第２の絶縁膜の上にＭＩＳ型半導体素子の
ゲート電極を形成する第８の工程と、上記第２の半導体領域のうち上記ゲート電極側方の領域
に不純物を導入しＭＩＳ型半導体素子のソース・ドレイ
ン領域を形成する第９の工程とを備えている半導体装置
の製造方法。
【請求項１２】請求項１１記載の半導体装置の製造方
法において、上記第８の工程では、上記第１の半導体領域上方の電極
用導体膜をもパターニングして、上記共鳴トンネルダイ
オードの第１，第２トンネル絶縁膜の外側面にそれぞれ
隣接する第１，第２の導体部を形成することを特徴とす
る半導体装置の製造方法。
【請求項１３】請求項１１又は１２記載の半導体装置
の製造方法において、上記第１の工程では、主面が｛１１０｝面の単結晶半導
体層を形成し、上記第４の工程では、第１の半導体領域のエッチング速
度の遅い面として｛１１１｝面を選ぶことを特徴とする
半導体装置の製造方法。
【請求項１４】請求項１１，１２又は１３記載の半導
体装置の製造方法において、上記トンネル絶縁膜としてシリコン酸化膜を形成するこ
とを特徴とする半導体装置の製造方法。
【請求項１５】上面側に単結晶半導体層を有し、該単
結晶半導体層の下方に絶縁体部を有するＳＯＩ基板を形
成する第１の工程と、上記ＳＯＩ基板の単結晶半導体層を少なくとも第１の半
導体領域と第２の半導体領域とに区画する素子分離を形
成する第２の工程と、上記第１，第２の半導体領域の表面上にそれぞれ第１，
第２の絶縁膜を形成する第３の工程と、上記第１の絶縁膜をパターニングして、両側面が上記第
１の半導体領域のエッチング速度の遅い結晶面に接する
点のうち最内端の点同士間の距離が所定の正の値を有す
るマスク絶縁膜を形成する第４の工程と、上記マスク絶縁膜をマスクとして用いて、上記第１の半
導体領域がエッチング速度の遅い結晶面を両側面とする
半導体膜になり、かつその横方向の厚みが上記マスク絶
縁膜の上記所定の正の値にほぼ一致するまで結晶異方性
エッチングを行う第５の工程と、上記半導体膜の両側面上に、電子の移動に対する障壁と
なるポテンシャルエネルギを有しかつ電子のトンネリン
グが可能な横方向の厚みを有する共鳴トンネルダイオー
ドの第１、第２のトンネル絶縁膜を形成する第６の工程
とを備えている半導体装置の製造方法。
【請求項１６】請求項１５記載の半導体装置の製造方
法において、上記第５の工程では、上記第１の半導体領域の横方向の
厚みを２〜１０ｎｍにすることを特徴とする半導体装置
の製造方法。
【請求項１７】請求項１５又は１６記載の半導体装置
の製造方法において、上記第６の工程の後に、基板の全面上に電極用導体膜を形成する第７の工程と、上記第２の半導体領域上方の電極用導体膜をパターニン
グして上記第２の絶縁膜の上にＭＩＳ型半導体素子のゲ
ート電極を形成する第８の工程と、上記ゲート電極をマスクとしてイオン注入を行いＭＩＳ
型半導体素子のソース・ドレイン領域となる不純物拡散
層を形成する第９の工程とをさらに備えていることを特
徴とする半導体装置の製造方法。
【請求項１８】請求項１７記載の半導体装置の製造方
法において、上記第８の工程では、上記第１の半導体領
域上方の電極用導体膜をもパターニングして、上記共鳴
トンネルダイオードの第１，第２トンネル絶縁膜の外側
面にそれぞれ隣接する第１，第２の導体部を形成するこ
とを特徴とする半導体装置の製造方法。
【請求項１９】請求項１５，１６，１７又は１８記載
の半導体装置の製造方法において、上記第１の工程では、主面が｛１１０｝面の単結晶半導
体層を形成し、上記第４の工程では、第１の半導体領域のエッチング速
度の遅い面として｛１１１｝面を選ぶことことを特徴と
する半導体装置の製造方法。
【請求項２０】請求項１５，１６，１７，１８又は１
９記載の半導体装置の製造方法において、上記トンネル絶縁膜としてシリコン酸化膜を形成するこ
とを特徴とする半導体装置の製造方法。
【請求項２１】絶縁体部を有する基板上にホットエレ
クトロントランジスタを搭載した半導体装置であって、上記ホットエレクトロントランジスタは、上記絶縁体部の上に形成され、上記絶縁体部の表面に交
差する方向に延びる薄膜極薄の板状の半導体材料からな
る半導体膜と、上記半導体膜の一方の側面上に形成され、電子の移動に
対する障壁となるポテンシャルエネルギを有しかつ電子
のトンネリングが可能な横方向の厚みを有するトンネル
絶縁膜と、上記半導体膜の他方の側面上に形成され、電子の移動に
対する障壁となるポテンシャルエネルギを有するエネル
ギ障壁膜と、上記トンネル絶縁膜及びエネルギ障壁膜の外側面上にそ
れぞれ形成された第１，第２の導体部と、上記半導体膜，トンネル絶縁膜及びエネルギ障壁膜の上
に形成されたマスク絶縁膜とを備え、上記第１の導体部，上記半導体膜及び上記第２の導体部
の電位の調整により、上記第１の導体部から上記半導体
膜にトンネリングによりキャリアが移動し、かつ上記半
導体膜から上記第２の導体部に上記エネルギ障壁膜を越
えてキャリアが移動するように構成されていることを特
徴とする半導体装置。
【請求項２２】請求項２１記載の半導体装置におい
て、上記半導体膜の底面は｛１１０｝面であり、上記半導体膜の両側面は、｛１１１｝面であり、上記半導体膜は、上記絶縁体部の表面にほぼ垂直な方向
に延びていることを特徴とする半導体装置。
【請求項２３】請求項２１又は２２記載の半導体装置
において、上記トンネル絶縁膜と上記エネルギ障壁膜とは、いずれ
も上記半導体膜の表面領域を酸化して得られる酸化膜に
より構成されていることを特徴とする半導体装置。
【請求項２４】請求項２１，２２又は２３記載の半導
体装置において、上記半導体膜は単結晶シリコン膜により構成されてお
り、上記トンネル絶縁膜及びエネルギ障壁膜は、シリコン酸
化膜により構成されていることを特徴とする半導体装
置。
【請求項２５】請求項２１，２２，２３又は２４記載
の半導体装置において、上記第１，第２導体部は、ポリシリコン膜により構成さ
れていることを特徴とする半導体装置。
【請求項２６】請求項２５記載の半導体装置におい
て、上記半導体膜には第１導電型不純物が導入されており、上記ポリシリコン膜には第２導電型不純物が導入されて
いることを特徴とする半導体装置。
【請求項２７】請求項２１，２２，２３，２４，２５
又は２６記載の半導体装置において、上記絶縁体部の上には、上記ホットエレクトロントラン
ジスタとは絶縁して形成されたＭＩＳ型半導体素子が形
成されており、上記ＭＩＳ型半導体素子は、上記記絶縁体部の上に形成されたチャネル領域と、上記チャネル領域の両側に形成されたソース・ドレイン
領域と、上記チャネル領域の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極とを有す
るとともに、上記ホットエレクトロントランジスタのマスク絶縁膜と
上記ＭＩＳ型半導体素子のゲート絶縁膜とは、共通の絶
縁体材料により構成されていることを特徴とする半導体
装置。
【請求項２８】請求項２１，２２，２３，２４，２５
又は２６記載の半導体装置において、上記絶縁体部の上には、上記ホットエレクトロントラン
ジスタとは絶縁して形成されたＭＩＳ型半導体素子が形
成されており、上記ＭＩＳ型半導体素子は、上記絶縁体部の上に形成されたチャネル領域と、上記チャネル領域の両側に形成されたソース・ドレイン
領域と、上記チャネル領域の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極とを有す
るとともに、上記ホットエレクトロントランジスタの各導体部と上記
ＭＩＳ型半導体素子のゲート電極とは、共通の導体材料
により構成されていることを特徴とする半導体装置。
【請求項２９】請求項２８記載の半導体装置におい
て、上記ホットエレクトロントランジスタのマスク絶縁膜と
上記ＭＩＳ型半導体素子のゲート絶縁膜とは、共通の絶
縁体材料により構成されていることを特徴とする半導体
装置。
【請求項３０】請求項２１，２２，２３，２４，２５
又は２６記載の半導体装置において、上記絶縁体部の上には、上記ホットエレクトロントラン
ジスタとは絶縁して形成された共鳴トンネルダイオード
と、上記ホットエレクトロントランジスタ及び共鳴トン
ネルダイオードとは絶縁して形成されたＭＩＳ型半導体
素子とが設けられており、上記共鳴トンネルダイオードは、上記絶縁体部の表面に交差する方向に延びる極薄の板状
の半導体膜と、上記半導体膜の両面上に形成され、電子の移動に対する
障壁となるポテンシャルエネルギを有しかつ電子のトン
ネリングが可能な横方向の厚みを有する第１，第２のト
ンネル絶縁膜と、上記第１，第２のトンネル絶縁膜の外側面上にそれぞれ
形成された第１，第２の導体部と、上記半導体膜及び上記各トンネル絶縁膜の上に形成され
たマスク絶縁膜とを有し、上記ＭＩＳ型半導体素子は、上記絶縁体部の上に形成されたチャネル領域と、上記チャネル領域の両側に形成されたソース・ドレイン
領域と、上記チャネル領域の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極とを有す
るとともに、上記ホットエレクトロントランジスタのマスク絶縁膜と
上記共鳴トンネルダイオードのマスク絶縁膜と上記ＭＩ
Ｓ型半導体素子のゲート絶縁膜とは、共通の絶縁体材料
により構成されていることを特徴とする半導体装置。
【請求項３１】請求項２１，２２，２３，２４，２５
又は２６記載の半導体装置において、上記絶縁体部の上には、上記ホットエレクトロントラン
ジスタとは絶縁して形成された共鳴トンネルダイオード
と、上記ホットエレクトロントランジスタ及び共鳴トン
ネルダイオードとは絶縁して形成されたＭＩＳ型半導体
素子とが設けられており、上記共鳴トンネルダイオードは、上記絶縁体部の表面に交差する方向に延びる極薄の板状
の半導体膜と、上記半導体膜の両面上に形成され、電子の移動に対する
障壁となるポテンシャルエネルギを有しかつ電子のトン
ネリングが可能な横方向の厚みを有する第１，第２のト
ンネル絶縁膜と、上記第１，第２のトンネル絶縁膜の外側面上にそれぞれ
形成された第１，第２の導体部と、上記半導体膜及び上記各トンネル絶縁膜の上に形成され
たマスク絶縁膜とを有し、上記ＭＩＳ型半導体素子は、上記絶縁体部の上に形成されたチャネル領域と、上記チャネル領域の両側に形成されたソース・ドレイン
領域と、上記チャネル領域の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極とを有す
るとともに、上記ホットエレクトロントランジスタの第１，第２導体
部と上記共鳴トンネルダイオードの第１，第２導体部と
上記ＭＩＳ型半導体素子のゲート電極とは、共通の導体
材料により構成されていることを特徴とする半導体装
置。
【請求項３２】請求項３１記載の半導体装置におい
て、共鳴トンネルダイオードのマスク絶縁膜と上記ＭＩＳ型
半導体素子のゲート絶縁膜と上記ホットエレクトロント
ンジスタのマスク絶縁膜とは、共通の絶縁体材料により
構成されていることを特徴とする半導体装置。
【請求項３３】請求項２１，２２，２３，２４，２５
又は２６記載の半導体装置において、上記絶縁体部の上には、上記ホットエレクトロントラン
ジスタとは絶縁して形成された共鳴トンネルダイオード
が設けられており、上記共鳴トンネルダイオードは、上記絶縁体部の表面に交差する方向に延びる極薄の板状
の半導体膜と、上記半導体膜の両面上に形成され、電子の移動に対する
障壁となるポテンシャルエネルギを有しかつ電子のトン
ネリングが可能な横方向の厚みを有する第１，第２のト
ンネル絶縁膜と、上記第１，第２のトンネル絶縁膜の外側面上にそれぞれ
形成された第１，第２の導体部と、上記半導体膜及び上記各トンネル絶縁膜の
上に形成されたマスク絶縁膜とを有し、上記ホットエレクトロントランジスタの第１，第２導体
部と上記共鳴トンネルダイオードの第１，第２導体部と
は、共通の導体材料により構成されており、上記ホットエレクトロントランジスタのマスク絶縁膜と
上記共鳴トンネルダイオードのマスク絶縁膜とは、共通
の絶縁体材料により構成されていることを特徴とする半
導体装置。
【請求項３４】上面側に単結晶半導体層を有し、該単
結晶半導体層の下方に絶縁体部を有するＳＯＩ基板を形
成する第１の工程と、上記単結晶半導体層の表面上に絶縁膜を形成する第２の
工程と、上記絶縁膜から広幅部分と両側に上記単結晶半導体層を
露出させた狭幅部分とからなるマスク絶縁膜を形成する
第３の工程と、上記マスク絶縁膜を用いて結晶異方性エッチングを行
い、上記単結晶半導体層から、上記絶縁体部の表面に交
差する方向に延びてエッチング速度の遅い結晶面を両側
面とする薄い半導体膜と該半導体膜につながる広幅のパ
ッド領域とを形成する第４の工程と、上記半導体膜の一方の側面上に、電子の移動に対する障
壁となるポテンシャルエネルギを有しかつ電子のトンネ
リングが可能な横方向の厚みを有するトンネル絶縁膜
を、上記半導体膜の他方の側面上に電子の移動に対する
障壁となるポテンシャルエネルギを有するエネルギ障壁
層をそれぞれ形成する第５の工程と、基板の全面上に電極用導体膜を形成した後、該電極用導
体膜をパターニングして、上記トンネル絶縁膜に隣接す
る第１の導体部と、上記エネルギ障壁層に隣接する第２
の導体部とを形成する第６の工程とを備えている半導体
装置の製造方法。
【請求項３５】請求項３４記載の半導体装置の製造方
法において、上記第４の工程では、上記マスク絶縁膜の狭幅部分にお
ける両側面が上記単結晶半導体層のエッチング速度の遅
い結晶面に接する点のうち最内端の点同士間の距離が所
定の正の値を有するように形成することを特徴とする半
導体装置の製造方法。
【請求項３６】請求項３４又は３５記載の半導体装置
の製造方法において、上記第５の工程では、上記半導体膜の横方向の厚みを２
〜１０ｎｍにすることを特徴とする半導体装置の製造方
法。
【請求項３７】請求項３４記載の半導体装置の製造方
法において、上記第１の工程では、主面が｛１１０｝面の単結晶半導
体層を形成し、上記第４の工程では、単結晶半導体層のエッチング速度
の遅い面として｛１１１｝面を選ぶことを特徴とする半
導体装置の製造方法。
【請求項３８】請求項３４記載の半導体装置の製造方
法において、上記第５の工程では、上記半導体膜の表面領域を酸化す
ることにより、上記トンネル絶縁膜と上記エネルギ障壁
膜とをいずれも酸化膜により形成することを特徴とする
半導体装置の製造方法。
【請求項３９】請求項３８記載の半導体装置の製造方
法において、上記第１の工程では、上記ホットエレクトロントランジ
スタの単結晶半導体層を単結晶シリコン膜により形成
し、上記第５の工程では、上記トンネル絶縁膜及びエネルギ
障壁膜をシリコン酸化膜により形成することを特徴とす
る半導体装置の製造方法。
【請求項４０】請求項３４記載の半導体装置の製造方
法において、上記第６の工程では、上記第１，第２導体部をポリシリ
コン膜により形成することを特徴とする半導体装置の製
造方法。
【請求項４１】請求項４０記載の半導体装置の製造方
法において、上記第１の工程では、上記単結晶半導体層内に第１導電
型不純物を導入し、上記第６の工程では、上記ポリシリコン膜に第２導電型
不純物を導入することを特徴とする半導体装置の製造方
法。
【請求項４２】請求項３４，３５，３６，３７，３
８，３９，４０又は４１記載の半導体装置の製造方法に
おいて、上記半導体装置は、上記基板上に、ゲート電極と、ゲー
ト絶縁膜と、ソース・ドレイン領域と、チャネル領域と
を有するＭＩＳ型半導体素子をさらに備えており、上記第１の工程の後、上記第２の工程の前に、上記ＳＯ
Ｉ基板の単結晶半導体層を少なくとも第１の半導体領域
と第２の半導体領域とに区画する素子分離を形成する工
程をさらに備え、上記第２の工程では、上記第１，第２の半導体領域の表
面上にそれぞれ第１，第２の絶縁膜を形成し、上記第３の工程では、上記第１の絶縁膜から上記マスク
絶縁膜を形成し、上記第４の工程では、上記マスク絶縁膜を用いて上記第
１の半導体領域の結晶異方性エッチングを行って上記半
導体膜を形成し、上記第５の工程では、酸化法により、上記半導体膜の各
側面上に上記トンネル絶縁膜とエネルギ障壁層とをそれ
ぞれ形成する一方、上記第２の半導体領域上に上記ＭＩ
Ｓ型半導体素子のゲート絶縁膜を形成することを特徴と
する半導体装置の製造方法。
【請求項４３】請求項４２記載の半導体装置の製造方
法において、上記第６の工程では、上記電極用導体膜をパターニング
して、上記ホットエレクトロントランジスタの第１，第
２の導体部とＭＩＳ型半導体素子のゲート電極とを形成
することを特徴とする半導体装置の製造方法。
【請求項４４】請求項３４，３５，３６，３７，３
８，３９，４０又は４１記載の半導体装置の製造方法に
おいて、上記半導体装置は、上記基板上に、半導体膜と、該半導体膜を挟む第１，第２のトンネル絶
縁膜と、上記第１，第２トンネル絶縁膜の外側面にそれ
ぞれ隣接する第１，第２の導体部と、上記半導体膜及び
各トンネル絶縁膜の上に形成されたマスク絶縁膜とを有
する共鳴トンネルダイオードと、ゲート電極と、ゲート絶縁膜と、ソース・ドレイン領域
と、チャネル領域とを有するＭＩＳ型半導体素子とをさ
らに備えており、上記第１の工程の後、上記第２の工程の前に、上記ＳＯ
Ｉ基板の単結晶半導体層を少なくとも第１の半導体領域
と第２の半導体領域と第３の半導体領域とに区画する素
子分離を形成する工程をさらに備え、上記第２の工程では、上記第１，第２，第３の半導体領
域の表面上にそれぞれ第１，第２，第３の絶縁膜を形成
し、上記第３の工程では、上記第１及び第３の絶縁膜から上
記ホットエレクトロントランジスタ及び共鳴トンネルダ
イオードのマスク絶縁膜をそれぞれ形成し、上記第４の工程では、上記各マスク絶縁膜を用いて上記
第１及び第３の半導体領域の結晶異方性エッチングを行
って上記ホットエレクトロントランジスタ及び共鳴トン
ネルダイオードの半導体膜をそれぞれ形成し、上記第５の工程では、上記ホットエレクトロントランジ
スタの半導体膜の両側面上に上記トンネル絶縁膜とエネ
ルギ障壁層とをそれぞれ形成する一方、上記共鳴トンネ
ルダイオードの半導体膜の両側面上に電子の移動に対す
る障壁となるポテンシャルエネルギを有しかつ電子のト
ンネリングが可能な横方向の厚みを有する第１及び第２
のトンネル絶縁膜を形成することを特徴とする半導体装
置の製造方法。
【請求項４５】請求項４４記載の半導体装置の製造方
法において、上記第６の工程では、上記電極用導体膜をパターニング
して、上記ホットエレクトロントランジスタの第１，第
２の導体部とＭＩＳ型半導体素子のゲート電極とを形成
することを特徴とする半導体装置の製造方法。
【請求項４６】請求項３４，３５，３６，３７，３
８，３９，４０又は４１記載の半導体装置の製造方法に
おいて、上記半導体装置は、上記基板上に、半導体膜と、該半導
体膜を挟む第１，第２のトンネル絶縁膜と、上記第１，
第２トンネル絶縁膜の外側面にそれぞれ隣接する第１，
第２の導体部と、上記半導体膜及び各トンネル絶縁膜の
上に形成されたマスク絶縁膜とを有する共鳴トンネルダ
イオードをさらに備えており、上記第１の工程の後、上記第２の工程の前に、上記ＳＯ
Ｉ基板の単結晶半導体層を少なくとも第１の半導体領域
と第２の半導体領域とに区画する素子分離を形成する工
程をさらに備え、上記第２の工程では、上記第１，第２の半導体領域の表
面上にそれぞれ第１，第２の絶縁膜を形成し、上記第３の工程では、上記第１及び第２の絶縁膜から上
記ホットエレクトロントランジスタ及び共鳴トンネルダ
イオードのマスク絶縁膜をそれぞれ形成し、上記第４の工程では、上記各マスク絶縁膜を用いて上記
第１及び第２の半導体領域の結晶異方性エッチングを行
って上記ホットエレクトロントランジスタ及び共鳴トン
ネルダイオードの半導体膜をそれぞれ形成し、上記第５の工程では、上記ホットエレクトロントランジ
スタの半導体膜の両側面上に上記トンネル絶縁膜とエネ
ルギ障壁層とをそれぞれ形成する一方、上記共鳴トンネ
ルダイオードの半導体膜の両側面上に電子の移動に対す
る障壁となるポテンシャルエネルギを有しかつ電子のト
ンネリングが可能な横方向の厚みを有する第１及び第２
のトンネル絶縁膜を形成することを特徴とする半導体装
置の製造方法。