JPH05160396A - Ｍｏｓ形電界効果トランジスタ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 従来のＣＭＯＳの製造工程を利用しうる簡単
な方法で酸化物電界分離領域（ＦＯＸ）の幅を小さくし
能動領域の幅を拡大して、より高度な集積密度を可能に
するＭＯＳＦＥＴを提供する。 【構成】 ソース１６とドレイン１６′の領域が、ゲー
ト電極１４に自己整合し且つシリコン単結晶基板１中の
浅い埋設位置にある酸化物絶縁層７により抱持されて、
該酸化物絶縁層７の上にあり、チャネル領域は、その底
部が前記シリコン基板に連続している構造を有するＭＯ
Ｓ形電界効果トランジスタ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体を用いるデバ
イス及びその製作方法に関し、特に集積回路に利用し得
る金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）の改良に関する。

【０００２】

【従来の技術】半導体を用いる大規模集積回路（ＬＳ
Ｉ）の急速な発展と改良は、ＭＯＳ型トランジスタの小
型化によって達成されている。しかし従来のＬＳＩで
は、幾つかの制約、例えばチャネルの長さが１ミクロン
以下の短さとなる為にトランジスタとしての働きが低下
するという障害が現われている。更に、デバイスが小規
模化されるに従って、基体の表面からより浅い位置にソ
ース／ドレインを設けて接合すること及び隣接トランジ
スタ間を分離する酸化物電界分離領域（ＦＩＥＬＤＯＸ
ＩＤＥ ＩＳＯＬＡＴＩＯＮ、又はＦＯＸ）をより狭く
つくることが困難になって来た。

【０００３】上記の制約を或る程度解決する方法は、絶
縁体上のシリコンにＭＯＳを構成する方法であり、そう
すれば能動性の素子は完全に分離層の上に形成されるの
である。［通常、これを、酸化物上の電界形成、即ち、
酸素イオンの注入（ＩＭＰＬＡＮＴＡＴＩＯＮ）により
埋設位置に酸化物の層をつくるという方法−ＳＩＭＯＸ
−（酸素の注入による分離）を用い、その上にトランジ
スタを構成する方法と言われる］。これらの技術でつく
られるＭＯＳトランジスタには、チャネル領域にバイア
スをかける為にもう１つの接点を設ける必要があるが、
もしくはそれは浮揚状態に維持することもある。後者の
場合には、トランジスタの特性は”浮揚体の効果”によ
り低下する。

【０００４】図５（ａ）（ｂ）は各々、バルク型のＭＯ
ＳＦＥＴとＳＯＩ形のＭＯＳＦＥＴを例示する。ここ
で、ＶＳ，ＶＧ，ＶＤ，及びＶＢは、それぞれソース、
ゲート、ドレイン及び基板或は基体にかけるバイアスの
電位をいう。

【０００５】

【発明が解決しようとする課題】図５（ａ）に示すバル
ク型ＭＯＳＦＥＴにおける制約をまとめると、 ＊浅いソース／ドレイン間のＰＮ接合が、サブミクロン
のデバイスでは要求されるので、寄生的な直列抵抗が増
加し実効コンダクタンスを低下させる。 ＊基体表面における高いドープ濃度が、パンチスルーを
防止する為に要求されるので、ソース／ドレイン間のＰ
Ｎ接合領域での寄生容量が増加し、トランジスタのスイ
ッチング速度を低下させる。 ＊ソース／ドレイン−基板間の広い面積が電荷の為に生
起するα粒子の蓄積を招くので、シングル・イベント・
アプセット（single event upset）に対して影響を受け
易くなり、ラジエーション・ハードネス（radiation ha
rdness）を低下させる。 ＊ラッチ・アップ現象が生じ易くなる。

【０００６】図５（ｂ）に示すＳＯＩ型ＭＯＳＦＥＴに
おける制約事項は、 ＊埋設酸化物は、非常に高品質で均一な厚さを要求され
る。 ＊浮揚体効果の結果（ｉ）ドレインの破壊電位が低下す
る，（ｉｉ）単独トランジスタのラッチアップが起こり
易くなる。 ＊ＳＯＩを形成する操作は、標準のＣＭＯＳの製造方法
に適合し難く、高エネルギーの酸素イオンの注入を必要
とし、これはシリコン結晶に損傷を与え、特に、ＳＩＭ
ＯＸ法では、エピタキシ・シリコン層への損傷、アモル
ファスシリコン層の再結晶を生起するので、結果得られ
る能動シリコン領域は結晶欠陥とそれによる性能の低下
を招くという欠点がある。

【０００７】この発明は、従来のＣＭＯＳの製造工程を
利用しうる簡単な方法で酸化物電界分離領域（ＦＯＸ）
の幅を小さくし能動領域の幅を拡大して、より高度な集
積密度を可能にするＭＯＳＦＥＴを提供しようとするも
のである。

【０００８】

【課題を解決するための手段】この発明によれば、ソー
スとドレインの領域が、ゲート電極に自己整合し且つシ
リコン単結晶基板中の浅い埋設位置にある酸化物絶縁層
により抱持されて、該酸化物絶縁層の上にあり、チャネ
ル領域は、その底部が前記シリコン基板に連続している
構造を有するＭＯＳ形電界効果トランジスタが提供され
る。

【０００９】この発明においては、ソースとドレイン領
域が酸化物絶縁層で抱持され基体から分離されている
（図１を参照）。図１において、１はシリコン基板、２
は酸化物電界分離領域（ＦＯＸ）、４は薄い酸化物絶縁
層、５はゲート電極、７は酸化物絶縁層、１２はゲート
酸化物絶縁層、１６はソース、１６′はドレイン、１９
は低濃度ドレイン、２０は酸化膜である。

【００１０】この構造はＳＯＩとバルク型ＭＯＳの両方
の長所を有するもので、この新しい構造の特徴は次の通
りである。ソース／ドレインＰＮ接合の面積は、それら
の領域を酸化物絶縁層により基板から分離することによ
り、減少する。この結果、 （ｉ）接合面からの漏れ電流が減少する。 （ii）寄生的な接合容量が減少する。 （iii）α粒子に誘起される電荷の蓄積の減少と、その
結果、ラジエーション・ハードネス（radiation hardne
ss）が改良される。

【００１１】この発明においては、チャネル領域は、そ
の底部が前記シリコン基板に連続している構造を有す
る。チャネル領域は埋設酸化物絶縁膜が除かれる。チャ
ネル領域は埋設酸化物絶縁層とは関係なくなるので、埋
設酸化物絶縁層の品質及び均一性に対する配慮が不要と
なる。またチャネル領域は基板との接点が存在する。チ
ャネル領域は基板へ底部で接触する部分を有するので、
ＳＯＩ型ＭＯＳの”浮揚体効果”を排除し得る。簡単な
生産手段を採用することができ、高エネルギー酸素注入
の必要性が無く、シリコン・エピタキシ又は固相結晶再
成長（固相エピタキシ）の採用が可能である。

【００１２】この発明のＭＯＳ形電界効果トランジスタ
は、例えば図４に示すように作製することができる。す
なわち、酸化物電界分離領域（ＦＯＸ）と該ＦＯＸから
ソース１６及びドレイン１６′形成領域の間隔をおいて
ポリシリコン層５が形成された半導体基板１の上方か
ら、ポリシリコン層５をマスクとして所定のエネルギー
の酸素イオンを注入し、ソース１６、ドレイン１６′の
形成領域下方の所定の深さに酸化物絶縁層７を形成す
る。この結果チャネル領域下方は、ゲート電極のマスク
によって酸化物絶縁層が形成されずチャネル領域は基板
１と連続するように形成される。この後、公知の方法に
よってＭＯＳＦＥＴを作製する。

【００１３】

【作用】酸化物絶縁層が、接合面からの漏れ電流を減ら
し酸化物電界分離領域（ＦＯＸ）の幅を小さくさせ動領
域幅を拡大させることにより高度な集積密度にする。

【００１４】

【実施例】この発明の実施例を図面を用いて説明する。
まず図２ａに示すようにシリコン基板１に酸化物電界分
離領域（ＦＯＸ）２、能動領域３は、公知のＭＯＳ形成
技術によりつくられる。能動領域の上に、薄い酸化物絶
縁層４を熱作用成長法か、或はＣＶＤ堆積法で約２０〜
３０ｎｍの厚さにつくる。次に３００〜５００ｎｍの厚
さのポリシリコン層５を堆積し、ゲート電極を規定する
パターン・マスクを用いてフォトリソグラフィ法で、所
定のパターンをつくる。この状態をマスクとして用い、
酸素イオン６，６′の注入を実施する。その照射密度
（dose）は〜１０¹⁸イオン／cm²で、エネルギーレベル
は基体表面の下の約０．１〜０．２μｍの埋設位置に、
酸化物の層が出来るように選択する。ＳＩＭＯＸ法の場
合のように、このイオン注入は多くの欠陥を結晶中につ
くるので、この後、基板は高温（〜１０００°Ｃ）でア
ニールし、その時、図２（ｂ）に示すようにソース／ド
レインの為の能動領域の下にシリコン酸化物の層７を顕
在化させる。

【００１５】更に図２（ｂ）に示すようにＳｉＮ層８を
ＣＶＤ法で、ポリシリコン層５、と略同一高さになるよ
うに堆積し、更に、平坦化層９を堆積する。この層は、
フォトレジスト又はスピン・オン・ガラス（Spin On Gl
ass）でもよい。次に平坦化層９とＳｉＮ層８は異方性
エッチング法で、但し、略同一の速さでエッチングを行
い、エッチングをポリシリコン層５の頂面で止める（図
２（ｃ））。

【００１６】次に図２（ｄ）に示すようにポリシリコン
層５はエッチング液（例えば、CH₃COOH＋HNO₃＋HF）で
除去し、ＭＯＳＦＥＴゲートと同一の大きさのウインド
１０をつくる。このウインドを通して、ボロンイオン１
１を照射密度１０¹¹〜１０¹²ions/cm²で注入を行い、Ｍ
ＯＳＦＥＴとしてのしきい電圧値を決めるチャネル領域
のドーピング濃度を与える。

【００１７】次にウインド１０の中の薄い酸化物絶縁層
４を除去し、図３（ｅ）に示すようにゲート酸化物絶縁
膜１２を熱作用で成長し、ＭＯＳＦＥＴの電気的特性に
より決る厚さとする。例えば、０．５μｍを最小チャネ
ル長さの場合には、ゲート酸化物（ＳｉＯ₂）の厚さは
１０〜１３ｎｍとする。次に図３（ｆ）に示すように４
００〜６００ｎｍの厚さのポリシリコン層１３をＬＰＣ
ＶＤ法でＮ⁺ドープで堆積する。次にポリシリコン層１
３を異方性エッチング法によって最終的なゲート電極１
４を形成する（図３（ｇ））。

【００１８】次に図３（ｈ）に示すようにＳｉＮ層８
は、エッチング液で除去し、ＭＯＳＦＥＴのソース１６
とドレイン１６′領域は、公知の不純物イオン１５のイ
オン注入法によりドーピングして形成される。次に図３
（ｉ）に示すように分離層１７が堆積され、コンタクト
穴があけられ、金属層１８が堆積され、デバイス間をつ
なぐパターンが、公知の方法でつくられる。

【００１９】

【発明の効果】この発明における埋設酸化物絶縁層の形
成は、同時に、酸化物電界分離領域（ＦＯＸ）の幅を小
さくし得る、即ち、能動領域幅を拡大し、より高度な集
積密度を可能にする。この発明の、酸素を浅く注入して
（約０．２μｍ以下の深さ）、電界を酸化物上に作り分
離することは、標準のＣＭＯＳの製作工程に適合する簡
単な方法であるから、特別な基板を必要としない。この
発明の構造を用いると、ＣＭＯＳトランジスタの大きさ
を１／２マイクロメータ以下のチャネル長さにすること
が可能である。

【図面の簡単な説明】

【図１】この発明の実施例で作成したＭＯＳＦＥＴの説
明図である。

【図２】同じくＭＯＳＦＥＴの製造工程の説明図であ
る。

【図３】同じくＭＯＳＦＥＴの製造工程の説明図であ
る。

【図４】同じくＭＯＳＦＥＴの製造工程の説明図であ
る。

【図５】従来のＭＯＳＦＥＴの説明図である。

【符号の説明】

１ シリコン基板 ２ 酸化物電界分離領域（ＦＯＸ） ３ 能動領域 ４ 薄い酸化物絶縁層 ５ ポリシリコン層 ６ 酸素イオン ７ 酸化物絶縁層 ８ ＳｉＮ層 ９ 平坦化層 １０ ウインド １１ ボロンイオン １２ ゲート酸化物絶縁膜 １３ ポリシリコン層 １４ ゲート電極 １５ 不純物イオン １６ ソース １６′ドレイン １７ 分離層 １８ 金属層

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ソースとドレインの領域が、ゲート電極
   に自己整合し且つシリコン単結晶基板中の浅い埋設位置
   にある酸化物絶縁層により抱持されて、該酸化物絶縁層
   の上にあり、チャネル領域は、その底部が前記シリコン
   基板に連続している構造を有するＭＯＳ形電界効果トラ
   ンジスタ。