KR100914973B1 - 반도체 소자의 형성방법 - Google Patents
반도체 소자의 형성방법Info
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Abstract
본 발명은 반도체 소자의 형성 방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 형성 방법은 실리콘 기판상에 절연막을 증착후 상기 절연막상에 제 1차감광막 패턴을 형성하는 단계; 상기 제 1차감광막 패턴을 마스크로 절연막을 식각하여 절연막패턴을 형성한 후 상기 제 1차 감광막 패턴을 제거하는 단계; 상기 절연막패턴을 포함한 실리콘 기판상에 얇은 단결정 실리콘층을 형성하는 단계; 상기 단결정 실리콘층상에 패드 산화막과 패드 질화막을 순차적으로 증착후 상기 패드 질화막상에 소자 분리막을 형성하기 위한 제 2차 감광막 패턴을 형성하는 단계;상기 제 2차감광막 패턴을 마스크로 상기 패드 질화막, 패드 산화막 및 실리콘 기판을 식각하여 트렌치를 형성하고 제 2 감광막 패턴을 제거한후 갭매립산화막을 증착하고 CMP공정을 하여 소자 분리막을 형성하는 단계; 상기 패드질화막과 패드 산화막을 제거후 소오스 드레인 영역을 형성하기 위한 웰도핑을 실시하는 단계; 상기 기판상에 게이트 산화막과 폴리실리콘을 형성하는 단계; 상기 폴리 실리콘을 마스크로 소오스 드레인LDD/접합 이온 주입을 실시하는 단계; 및 상기 기판상에 제 1차 층간 절연막을 형성뒤 식각공정을 통해 메탈 콘택영역을 형성하여 트렌지스터를 제조하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 소오스/드레인 하부에 절연막을 형성함으로써 MOSFET를 설계시 채널 감소에 따른 문제점을 해결할 수 있는 반도체 소자의 형성 방법에 관한 것이다.
최근 들어 노트북 컴퓨터와 PDAs(Personal digital asistants)가 발전되면서 저전력, 저전압, 고속의 메모리에 대한 요구가 더욱 커지고 있다. 이에 따라 반도체 소자의 최소 피치 크기(Minimum Pitch Size)는 점차 감소하여 디램 셀 트랜지스터의 경우의 채널 길이는 0.1㎛이하로의 감소가 불가피하다.
이하에서는 기존의 단채널 트랜지스터 구조에 관하여 도 1을 참조하여 간략하게 설명하면 다음과 같다.
도 1은 종래 기술에 따른 단채널 트랜지스터 구조를 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 먼저 소자분리막을 형성하기 위한 공정으로 실리콘 기판상(1)에 패드 산화막과 패드 질화막을 차례로 증착한 뒤 STI식각 공정을 진행하여 갭매립 산화막을 형성하고 CMP공정으로 평탄화 시킴으로써 소자분리막(3)을 형성한다.
이어서 패드 산화막과 패드 질화막을 차례로 제거 한 후 게이트 절연막(5)과 게이트 폴리실리콘(7)을 적층하고, 소오스,드레인LDD(9)/접합(11) 이온주입을 차례로 실시한 다음 상기 기판상층간 절연막(13)을 증착한다음 식각공정을 통해 소오스와 드레인간의 메탈 콘택영역(15)을 형성한다.이때 상기 이온 주입방식은 Halo(or Packet)이온 주입방식으로 실시한다.
그러나 MOSFET의 채널길이가 작아짐에 따라 우려되는 문제로 누설전류 (leakage current)가 있다. 즉, 채널의 길이가 짧아짐에 따라 드레인에 가한 전계의 영향으로, 소오스와 채널간의 포텐셜 장벽(Potential Barrier)이 감소되어 게이트가 턴-온(turn-on)이 되지 않은 상태에서도 소오스와 드레인간에 전류가 흐르게 된다. 이를 소위 DIBL(Drain induced Barrier Lowering)현상이라 칭한다.
그러나 상기의 누설전류에 대한 문제점을 해결하기 위해 기판의 도핑 농도를 높일 경우에는 접합누설전류(Junction leakage current)가 증가하게 되는 문제점을 야기한다.
또한 상기 Halo이온주입방법을 택할 경우, 소오스/드레인과의 접합부분에서의 기판의 도핑 농도가 더욱 커지기 때문에 앞서 설명하였던 바와 같이 접합누설전류증가와 이로 인한 접합 붕괴전압(Junction Breakdown Voltage)이 감소하여 동작 전원의 크기에 제한이 가해지게 된다.
이에 최근 소오스/드레인 형성시 로우(low)에너지 이온주입과 스파이크어닐링등을 이용한 Shallow 소오스/드레인 접합에 대한 많은 연구가 진행되어 오고 있다. 하지만 이런한 Shallow 접합구현 방법은 양산 공정시 아직도 많은 문제를 갖고 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 트랜지스터 제조과정시 반도체 소자의 소오스/드레인 하부에 절연막을 형성함으로써 MOSFET를 설계시 채널 감소에 따른 문제점을 해결하여 고밀도,고성능,고집적 소자를 제조할 수 있는 반도체 소자의 형성 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 다른 반도체 소자의 형성 방법은 실리콘 기판상에 절연막을 증착후 상기 절연막상에 제 1차감광막 패턴을 형성하는 단계; 상기 제 1차감광막 패턴을 마스크로 절연막을 식각하여 절연막패턴을 형성한 후 상기 제 1차 감광막 패턴을 제거하는 단계; 상기 절연막패턴을 포함한 실리콘 기판상에 얇은 단결정 실리콘층을 형성하는 단계; 상기 단결정 실리콘층상에 패드 산화막과 패드 질화막을 순차적으로 증착후 상기 패드 질화막상에 소자 분리막을 형성하기 위한 제 2차 감광막 패턴을 형성하는 단계; 상기 제 2차감광막 패턴을 마스크로 상기 패드 질화막, 패드 산화막 및 실리콘 기판을 식각하여 트렌치를 형성하고 제 2 감광막 패턴을 제거한후 갭매립산화막을 증착하고 CMP공정을 하여 소자 분리막을 형성하는 단계; 상기 패드질화막과 패드 산화막을 제거후 소오스 드레인 영역을 형성하기 위한 웰도핑을 실시하는 단계; 상기 기판상에 게이트 산화막과 폴리실리콘을 형성하는 단계; 상기 폴리 실리콘을 마스크로 소오스 드레인LDD/접합 이온 주입을 실시하는 단계; 및
상기 기판상에 제 1차 층간 절연막을 형성 뒤 식각공정을 통해 메탈 콘택영역을 형성하여 트렌지스터를 제조하는 단계를 포함한다.
(실시예)
이하,첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 새로운 트랜지스터 구조를 도시한 단면도이다.
도 2에서 도시한 바와 같이, 본 발명의 트랜지스터는 채널 길이 감소에 따른 단채널 효과를 억제하는 셸로우(Shallow) 소오스/드레인을 구현하기 위해 소오스/드레인 영역하에 절연막을 형성함에 그 구조적인 특징이 있다.
즉, 본 발명의 트랜지스터는 실리콘 기판(20)상에 절연막(22)을 형성한 후 그 위를 실리콘 단결정층으로 덮은 다음 STI식각공정을 통해 소자분리막(34)을 형성한다.
그 다음으로 상기 기판상에 게이트 전극(38),(39)을 형성한 뒤 LDD/접합 이온주입을 실시한 다음, 메탈 콘택영역(44)을 형성하여 트랜지스터를 이루는 구조를 갖는다.
이하에서는 본 발명에 따른 반도체 소자의 트랜지스터의 형성 과정을 설명하도록 한다.
도 3a내지 도 3h는 본 발명에 따른 반도체 소자의 트랜지스터 형성과정을 설명하기위한 공정 단면도이다.
본 발명에 따른 반도체 소자의 형성 방법은, 도 3a에 도시된 바와 같이, 실리콘 기판상(20)에 절연막(22)을 증착 후, 상기 기판위에 감광물질을 도포한 다음, 포토그라피공정기술에 의해 상기 감광물질층을 노광및 현상 공정을 통해 선택적으로 패터닝하여 감광막 패턴(24)을 형성한다.
그 다음 도 3b에 도시된 바와 같이, 상기 감광막 패턴(24)을 마스크로 상기 절연막(22)을 식각한 뒤, 상기 절연막(22)을 포함한 실리콘 기판상(20)에 Shallow소오스/드레인 영역을 형성하기 위한 실리콘 단결정층(26)을 형성한다.
이 때 실리콘 단결정층(26)을 형성하기 위한 방법으로 본 발명에서는 에피텍셜 성장(Epitaxial Growth)방법을 이용한다.
이에 관한 또 다른 방법으로 고상 결정화(SPC : Solid Phase Crystallization)방법을 이용할 수 있는데, 이는 상기 실리콘 단결정층을 경제성 있게 형성하기 위한 방법으로, 채널 절연막이 형성된 단결정 기판상에 비정질 실리콘(a-Si)을 한번 더 증착하면, 채널 절연막이 만들어지지 않은 부분에서는 단결정 실리콘과 비정질 실리콘이 접하게 된다. 이 상태에서 열 처리를 함으로써 비정질 실리콘과 접한 부분의 단결정 실리콘층이 씨드(seed)가 되어 비정질층이 결정화되는 것이 고상 결정화 방법이다.
상기 고상 결정화를 위해서 페니스 어닐링(Furnace annealing)이나 레이저등을 이용한 RTA(Rapid Thermal Annealing)방법이 가능하다. 특히 퍼니스 어닐링(Furnace Annealing)을 할 경우 온도를 600℃이하로 낮추는 것이 큰 그레인( Grain) 형성에 유리하며 열적 부하에도 효과적이다. 이렇게 실리콘 단결정층을 트랜지스터의 소오스/드레인으로 사용함으로써 기존의 장비를 이용하여 용이하게 얕은 소오스/드레인 트랜지스터 제작이 가능하다.
이어서, 도 3c에 도시된 바와 같이, 상기 실리콘 단결정층(26)상에 패드산화막(28) 및 패드 질화막(30)을 순차적으로 증착한 후, 소자분리막을 형성하기 위한 과정으로 상기 패드질화막(30)상에 소자분리막이 형성될 영역 이외에 영역상에 감광막 패턴(32)을 형성한다.
다음으로, 도 3d에 도시된 바와 같이, STI식각공정을 통해 트랜치를 형성한후 갭매립 산화막을 형성하여 CMP공정을 한 뒤, 소자분리막(34)을 형성한다.
이어서 도 3e에 도시된 바와 같이, 상기 패드 질화막(28) 및 패드 산화막(30)을 차례로 제거한 후 웰도핑을 실시한다.
그 다음, 도 3f에 도시된 바와 같이, 상기 소자분리막(34), 절연막(22)및 실리콘 단결정(26)층이 형성된 기판상에 게이트 산화막(36)과 폴리 실리콘(38)을 차례로 형성하여 게이트 전극을 형성한다.
이어서, 도 3g에 도시된 바와 같이, 소오스/드레인 접합이온 주입을 실시하여 각 게이트 절연막상에 소오스/드레인 접합영역(40)을 형성한다.
다음으로, 도 3h에 도시된 바와 같이,상기 게이트가 형성된 기판상에 층간 절연막(42)을 증착한 다음 식각하여 메탈콘택영역(44)을 형성한다.
도 4a내지 도 4c는 본 발명의 실시예에 따른 트랜지스터의 형성과정중 소오스/드레인하부의 절연막을 형성하는 또 다른 방법을 도시한 공정 단면도이다.
도 4a에 도시한 바와같이, 실리콘 기판(100)상에 감광물질을 도포하여 절연막이 형성될 부분이외의 영역에 감광막 패턴(102)을 형성한뒤 상기 감광막 패턴이외의 영역(104), 즉 절연막이 형성될 부분을 기판에서 먼저 식각한다.
이어서 도 4b에 도시된 바와 같이, 상기 기판상에 절연막(106)을 형성한 후 CMP공정을 통해 평탄화 시킨다.
다음으로, 도 4c에 도시된 바와 같이, 상기 기판결과물상에 실리콘 단결정층(108)을 형성한다.
다음의 후속 공정은 상기 도 3c 내지 도 3h와 같은 과정으로 진행하여 단채널 트랜지스터를 형성한다.
또한 도면에 도시하지는 않았지만, 소오스/드레인 하부에 절연막을 형성하는 다른 방법으로 소오스/드레인이 형성될 부분에 O2이온주입후 열처리 하여 채널 아래쪽에 산화막을 선택적으로 형성하는 방법이 있다. 이 경우에는 실리콘 표면상에 이온주입으로 인한 손상이 생길 수 있으나, 후속 공정에서 적절한 열공정을 실시하여 어닐링을 수행하면 해결할 수 있다.
이상에서 본 바와 같이, 본 발명에 따른 반도체 소자의 형성방법에 의하면, 소오스/드레인 영역아래에 절연막을 형성함으로써 MOSFET의 채널길이 감소에 따르는 단채널 효과에 강하므로 디램셀의 경우 기가(GIGA)급의 고밀도 구조에서 문제가 되는 누설 전류에 의한 데이타 보유능력 특성 열화를 막을 수 있다.
또한, 로직 소자에 있어서도 소비전력 감소가 가능하며 고성능,고집적 소자 제작에 매우 유리하다.
그리고, 상기 소오스/드레인하부에 절연막을 형성하는 방법중 고상 결정화 방법을 실시하게 되면, 소오스/드레인의 깊이는 상기 절연막위에 성장시키는 실리콘층의 두께를 이용해 조절이 가능하며, 기존의 이온주입장비(low energy implant)를 그대로 사용하는 것이 가능하므로 제작비용감소에도 큰 장점을 갖고 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
도 1은 종래의 단채널 트랜지스터 구조를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 새로운 단채널 트랜지스터 구조를 도시한 단면도.
도 3a 내지 도 3h는 본 발명에 따른 트랜지스터의 형성과정을 설명하기 위한 공정 단면도.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 소오스/드레인 절연막 형성과정을 설명하기 위한 공정 단면도.
-도면의 주요 부분에 대한 부호의 설명-
20 : 실리콘 기판 34 : 소자 분리막
22 : 소오스/드레인 절연막 36 : 게이트 산화막
24 : 제 1차감광막 패턴 38 : 폴리 실리콘
26 : 단결정 실리콘층 40 : 소오스/드레인 영역
28 : 패드 산화막 41 : LDD
30: 패드 질화막 42 : 층간 절연막
32 : 제2차 감광막 패턴 44 : 메탈 콘택영역
Claims (8)
- 실리콘 기판상에 절연막을 증착후 상기 절연막상에 제 1차감광막 패턴을 형성하는 단계;상기 제 1차감광막 패턴을 마스크로 절연막을 식각하여 절연막패턴을 형성한 후 상기 제 1차 감광막 패턴을 제거하는 단계;상기 절연막패턴을 포함한 실리콘 기판상에 얇은 단결정 실리콘층을 형성하는 단계;상기 단결정 실리콘층상에 패드 산화막과 패드 질화막을 순차적으로 증착후 상기 패드 질화막상에 소자 분리막을 형성하기 위한 제 2차 감광막 패턴을 형성하는 단계;상기 제 2차감광막 패턴을 마스크로 상기 패드 질화막, 패드 산화막 및 실리콘 기판을 식각하여 트렌치를 형성하고 제 2 감광막 패턴을 제거한후 갭매립산화막을 증착하고 CMP공정을 하여 소자 분리막을 형성하는 단계;상기 패드질화막과 패드 산화막을 제거후 소오스 드레인 영역을 형성하기 위한 웰도핑을 실시하는 단계;상기 기판상에 게이트 산화막과 폴리실리콘을 형성하는 단계;상기 폴리 실리콘을 마스크로 소오스 드레인LDD/접합 이온 주입을 실시하는 단계; 및상기 기판상에 제 1차 층간 절연막을 형성뒤 식각공정을 통해 메탈 콘택영역을 형성하여 트렌지스터를 제조하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1항에 있어서,소오스/드레인 영역 하부에 절연막패턴이 잔류하는 것을 특징으로하는 반도체소자의 형성방법.
- 제 2항에 있어서,상기 절연막을 형성하기 위한 다른 방법으로 실리콘 기판상에 선택적으로 산소(O2)이온을 주입한 뒤 열처리하여 단결정 실리콘 기판아래에 절연막을 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
- 제 2항에 있어서,상기 절연막을 형성하기 위한 다른 방법으로 실리콘 기판을 원하는 절연막크기로 식각한 뒤 갭매립을 한 뒤에 단결정 실리콘층을 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
- 제1항에 있어서,상기 단결정 실리콘층은 실리콘 에피텍셜층을 이용하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 5항에 있어서,고상 결정화방법을 이용하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 6항에 있어서,고상 결정화방법을 이용하여 실리콘 단결정층을 형성시 상기 절연막상에 비정질 실리콘을 증착하고 이를 페니스 어닐링, 또는 레이저 어닐링을 하여 비정질 실리콘을 단결정 실리콘으로 결정화 시키는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 7항에 있어서,페니스 어닐링을 600℃이하의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 형성방법.
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