KR100345365B1 - 반도체소자의 트랜지스터 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 소자분리막 형성공정시 활성영역의 게이트전극 하부에 드레인 접합영역에서 소오스 접합영역으로의 전류 경로를 차단하여 소자의 특성 열화를 방지하기 위하여, 활성영역을 정의하는 소자분리막을 형성하되, 게이트전극의 형성영역 하부에 다른 소자분리막을 형성하고, 상기 다른 소자분리막의 상측 일부를 식각한 다음, 상기 다른 소자분리막 상측 일부를 실리콘으로 매립하고, 상기 다른 소자분리막과 실리콘 적층구조 상측에 게이트산화막과 게이트전극을 패터닝한 다음, 상기 게이트전극 외측으로 노출된 반도체기판에 소오스/드레인 접합영역을 형성함으로써 트랜지스터를 형성하는 공정으로 드레인영역으로부터 소오스영역으로의 전류 경로가 발생되는 현상을 방지하여 반도체소자의 펀치쓰루 특성을 향상시킬 수 있고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 트랜지스터 형성방법{A method for fabricating a transistor of semiconductor device}
본 발명은 반도체소자의 트랜지스터 제조방법에 관한 것으로, 특히 반도체소자의 고집적화에 따라 게이트전극이 작아짐으로 인한 소오스와 드레인 간의 펀치쓰루 ( punchthrough ) 현상 유발을 방지할 수 있는 트랜지스터를 형성함으로써 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
헌재, 고집적화로 가는 추세에서 트랜지스터가 작아지는 것은 필수 요건이다. 하지만, 트랜지스터 크기를 줄이기 위하여 가장 크리티칼하게 걸리는 것이 트랜지스터 펀치 쓰루 특성이다.
반도체소자의 집적도가 증가함에 따라 게이트전극이 작아지고 그에 따른 소오스/드레인 간의 펀치쓰루우가 발생하게 된다.
이러한 현상을 최소화시키기 위하여, 종래에는 필드지역의 이온주입과 문턱전압을 조정하는 채널지역의 이온주입으로 농도가 증가하여 공핍영역의 성장을 억제시켜 소오스/드레인 간의 펀치쓰루 특성을 개선시키는 방법을 이용하였다.
도 1 은 종래기술에 따른 반도체소자의 트랜지스터 제조방법을 도시한 단면도이다.
먼저, 반도체기판(51)에 활성영역을 정의하는 트렌치형 소자분리막(53)을 형성한다.
그리고, 상기 활성영역 상에 반도체기판(51)과의 계면에 게이트산화막(55)이 형성된 게이트전극(57)을 형성한다.
그리고, 상기 게이트전극(57)의 측벽에 스페이서를 형성하는 공정과 저농도 및 고농도의 불순물 이온주입공정을 실시하여 상기 게이트전극(57) 측벽에 절연막 스페이서(59)를 형성하고 LDD 구조의 불순물 접합영역, 즉 소오스/드레인 영역(61a,61b)을 형성한다.
이때 상기 드레인 영역(61b)의 곡률부분에 위치한 공핍영역이 전계(63)를 많이 받게 되어 매우 취약하게 되고 소오스의 공핍영역과 만나게 되면 게이트전극에 의한 동작이 아닌 즉, 채널을 통하여 전류의 경로가 형성되는 것이 아닌 소오스와 드레인 간의 원치않는 전류의 경로(65)가 생겨 소자의 동작에 큰 영향을 주게 됨으로써 소자의 성능 및 수명에 좋지 않게 한다.
또한, 소오스와 드레인 사이의 농도 증가는 문턱전압의 증가와 접합 캐패시터 용량의 증가 등의 문제점이 있고 상대적으로 낮은 지역의 농도를 증가시키기 위하여 이온주입공정을 추가해야 하는 문제점이 있다.
또한, 접합영역 자체를 얇게 가져감으로써 소오스의 공핍영역과 드레인의 공핍영역이 만나지 않게 하는 방법이 있는데 이 방법 또한 드레인과 소오스 전극 단자 형성을 위해 접합영역 위에 금속콘택을 형성시킬때 과도식각공정으로 인한 손상문제나 접합영역이 줄어듬에 따른 저항 증가로 인해 포화전류가 줄어드는 문제점이 유발된다.
그리고, 종래에는 한 칩 ( chip ) 안에 문턱전압 ( threshold voltage ) 이다른 한가지 트랜지스터를 만들기 위해 마스크 작업과 산화 또는 이온주입공정을 추가해야 했다.
만약에 3가지의 문턱전압이 다른 트랜지스터를 형성하기 위하여 최소한 3가지의 마스크 작업과 3가지 이상의 이온주입공정 등을 실시하여야 한다.
상기한 바와 같이 종래기술에 따른 반도체소자의 트랜지스터 제조방법은, 반도체소자의 고집적화에 따라 문턱전압을 증가시키고 접합 캐패시턴스를 증가시킴으로써 소자의 동작 특성을 저하시키며 그에 따른 소자의 신뢰성을 저하시켜 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 고집적화에 따른 문턱전압의 증가와 접합 캐패시턴스의 증가로 인한 소자의 특성 열화를 방지하기 위하여 트랜티스터의 게이트전극 하부에 소자분리막을 형성함으로써 소오스/드레인 간의 불순물 확산, 즉 전류의 경로를 차단하여 소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 트랜지스터 제조방법을 도시한 단면도.
도 2a 내지 도 2f 는 본 발명의 제1실시예에 따른 반도체소자의 트랜지스터 제조방법을 도시한 단면도.
도 3a 내지 도 3i 는 본 발명의 제2실시예에 따른 반도체소자의 트랜지스터 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,31,61 : 반도체기판 13,33a : 소자분리막
15,33b : 다른 소자분리막 17 : 감광막패턴
19 : 비정질 실리콘 21,39 : 게이트산화막
23,41 : 다결정실리콘막
25,43 : 불순물 접합영역, 소오스/드레인영역
37 : 저전압용 비정질 실리콘 45 ; 층간절연막
100 : 플레쉬 메모리에서 터널 산화막이 형성되는 영역
200 : 플레쉬 메모리의 구동회로가 구비되는 고전압용 트랜지스터 영역
300 : 플레쉬 메모리의 저전압용 트랜지스터 영역
이상의 목적을 달성하기 위해 본 발명은,반도체소자의 트랜지스터 제조방법에 있어서,활성영역을 정의하는 소자분리막을 형성하는 동시에 게이트전극의 형성영역 하부에 트렌치형 다른 소자분리막을 형성하는 공정과,상기 다른 소자분리막의 상측 일부를 식각하는 공정과,상기 다른 소자분리막 상측 일부를 실리콘으로 매립하여 반도체기판과 평탄화시키는 공정과,상기 다른 소자분리막과 실리콘 적층구조 상측에 게이트산화막과 게이트전극을 패터닝하는 공정과,
상기 반도체기판의 노출된 활성영역에 트랜지스터를 형성하는 공정을 포함하는 것을 제1특징으로한다.또한, 이상의 목적을 달성하기 위해 본 발명은,반도체소자의 트랜지스터 제조방법에 있어서,반도체기판의 활성영역을 정의하는 소자분리막을 형성하는 동시에 채널 방지막을 트렌치 형태로 형성하는 공정과,전체표면상부에 제1비정질실리콘층을 형성하고 재결정화시킨 다음, 상기 제1비정질실리콘층 상부에 같은 두께의 제2비정질실리콘층을 적층하여 비정질실리콘층을 형성하는 공정과,활성영역 상부의 상기 비정질실리콘층을 제거하는 동시에 비활성영역 상부의 비정질 실리콘층을 고전압용 비정질실리콘층과 저전압용 비정질 실리콘층패턴으로 패터닝하는 공정과,상기 저전압용 비정질 실리콘층패턴을 레이저 재성장 방법과 열처리공정으로 결정화시키는 공정과,전체표면상부에 게이트산화막과 게이트전극용 다결정실리콘막을 형성하는 공정과,상기 반도체기판에 불순물을 이온주입하여 소오스/드레인 접합영역을 형성하는 공정을 포함하는 것을 제2특징으로 한다.
한편, 이상의 목적을 달성하기 위해 본 발명의 원리는,
소자분리막의 형성공정시 게이트전극의 하부에도 트렌치형 소자분리막을 형성하고 상부로부터 일정두께 식각한 후 이를 도전층으로 매립하여 평탄화시키고 후속공정으로 게이트절연막, 게이트전극 및 불순물 접합영역을 형성함으로써 드레인으로 부터 소오스로 전류 경로가 형성되는 현상을 방지하여 소자의 오동작을 방지하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2f 는 본 발명의 제1실시예에 따른 반도체소자의 트랜지스터 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)의 활성영역을 정의하는 트렌치형 소자분리막(13)을 형성한다. 이때, 상기 활성영역에 후속공정으로 형성되는 게이트전극의 하부에도 다른 소자분리막(15)을 형성한다.
그리고, 상기 반도체기판(11) 상부에 상기 다른 소자분리막(15)을 노출시키는 감광막패턴(17)을 형성하고 이를 마스크로하여 상기 다른 소자분리막(15)을 상부로 부터 일정두께 식각한다. (도 2a)
그 다음에, 상기 감광막패턴(17)을 제거하고 전체표면상부에 단결정 실리콘(19)을 100 ∼ 500 Å 정도의 두께로 형성한다. 이때, 상기 다결정 실리콘(19)은 상기 게이트전극(도시안됨)의 하부에 위치하여 트랜지스터의 채널이 형성될 정도의 두께로 형성된 것이다. 그리고, 상기 단결정 실리콘(19)은 에피택셜 ( epitaxail ) 방법으로 형성한다. (도 2b)
그리고, 상기 단결정 실리콘(19)을 에치백이나 CMP 하여 상기 다른 소자분리막(19) 상부의 단결정 실리콘(19)만을 남긴다. (도 2c)
그 다음, 전체표면상부에 게이트전극용 절연막인 실리콘산화막(21)과 게이트전극용 도전체인 다결정실리콘막(23)을 각각 일정두께 적층한다. (도 2d)
그리고, 게이트전극 마스크(도시안됨)를 이용한 식각공정으로 상기 실리콘산화막(21)과 다결정실리콘막(23)의 적층구조로 형성된 게이트전극을 형성한다.
이때, 상기 게이트전극의 하부는 단결정 실리콘(19)과 다른 소자분리막(15)의 적층구조로 형성된 것이다. (도 2e)
그 다음, 상기 반도체기판(11)의 활성영역에 불순물을 이온주입하여 불순물 접항영역(25)을 형성한다.
이때, 상기 불순물 접합영역(25)은 상기 게이트전극 측벽에 절연막 스페이서(도시안됨)을 형성하는 공정을 이용하여 LDD 구조로 형성할 수 있다. (도 2f)
상기한 본 발명의 제1실시예에서 단결정실리콘(19)은 비정질 실리콘이나 다결정실리콘을 성장시키고 재결정화시켜 사용할 수도 있다.
여기서, 상기 비정질이나 다결정 실리콘을 사용하는 경우는 재결정화 공정 전이나 후에 식각공정을 실시할 수 있다.
그리고, 비정질 실리콘인 경우는 다결정실리콘으로 재결정화시켜 사용할 수도 있다.
그리고, 상기 비정질실리콘이나 다결정실리콘의 경우는 재결정화시키기 전의 증착 두께를 15 ∼ 2000 Å 정도의 두께로 형성한다.
그리고, 비정질실리콘이나 다결정실리콘의 재결정화 전이나 후에 표면에 형성되는 자연산화막을 제거하지 않고 후속공정에서 확산방지막으로 사용할 수 있다.
도 3a 내지 도 3i 는 본 발명의 제2실시예에 따른 반도체소자의 트랜지스터 제조방법을 도시한 단면도로서, 플레쉬 메모리에서 두께가 다른 3가지 게이트산화막을 사용하는 경우를 도시하되, 구동회로지역에 사용되는 높은 전압용의 가장 두꺼운 제2게이트산화막(39b), 낮은 전압용의 제3게이트산화막(39c) 그리고 셀 지역에서 가장 얇게 형성될 터널 산화막 ( tunnel oxide ) (39a)을 형성하는 방법을 설명한 것이다.
먼저, 반도체기판(31)의 활성영역을 정의하는 소자분리막(33a) 및 다른 소자분리막(33b)을 트렌치 형태로 형성한다. 이때, 상기 다른 소자분리막(33b)은 게이트전극(도시안됨) 이 형성될 영역의 반도체기판(31)에 형성된다. (도 3a)
그리고, 전체표면상부에 트랜지스터의 채널을 형성할 수 있도록 15 ∼ 2000Å 정도 두께의 제1비정질 실리콘을 형성하고 이를 재결정화시키고 그 상부에 같은 두께의 제2비정질 실리콘을 형성하여 적층구조의 비정질 실리콘(35)을 형성한다. (도 3b)
그 다음, 게이트전극이 형성될 트랜지스터 형성 영역 상부의 비정질 실리콘(35)만을 남기고 후속공정으로 저전압용 트랜지스터 영역에 형성된 비정질 실리콘(35)을 레이저 처리함으로써 고전압이 인가되는 구동회로지역 상부에 비정질 실리콘 (35)을 형성하고, 저전압용의 비정질 실리콘패턴(37)을 형성한다.
이때, "100" 은 터널 산화막이 형성되는 영역을 도시하고, "200" 은 고전압용 구동회로가 구비되는 영역을 도시하며, "300" 은 저전압용 트랜지스터가 구비되는 영역을 도시한다. (도 3c, 도 3d)
그 다음, 전체표면상부에 게이트산화막(39)을 형성한다. 이때, 상기 터널 산화막으로 사용되는 제1게이트전극(39a)이 형성되는 "100" 영역에서는 "a" 의 두께로 성장되고, "200" 의 영역에서는 b 의 두께로 제2게이트산화막(39b)이 형성되며 "300" 의 영역에서는 c 의 두께로 제3게이트산화막(39c)이 형성된다.
여기서, 상기 제1,2,3 게이트산화막(39a,39b,39c) 의 두께를 나타내는 a,b,c 의 두께는 b > c > a 의 순서로 크기를 갖게 된다. 이는 게이트산화막이 성장되는 하지층의 물질 특성이 상호 상이하여 각각 다른 성장속도를 가지고 있기 때문이다. (도 3e)
그 다음, 전체표면상부에 게이트전극용 다결정실리콘막(41)을 형성한다. 그리고, 게이트전극 마스크(도시안됨)를 이용한 식각공정으로 상기다결정실리콘막(41)과 게이트산화막(39)을 식각하여 각각의 영역에 게이트전극을 형성한다. (도 3f, 도 3g)
그리고, 불순물 이온주입공정으로 상기 반도체기판에 불순물 주입하여 소오스/드레인 접합영역을 형성함으로써 트랜지스터를 형성한다.
이때, 상기 불순물 접합영역 상측의 고전압용이나 저전압용 비정질 실리콘(35,37)은 불순물이 주입되어 엘리베이트된 소오스/드레인 접합영역을 형성하게 된다. (도 3h)
그 다음, 전체표면상부를 평탄화시키는 층간절연막(45)을 형성한다.
상기한 본 발명의 제2실시예에 따른 반도체소자의 트랜지스터 제조방법은, 비정질 실리콘을 사용하는 대신에 다결정실리콘으로 형성할 수 있다. 또한, 비정질이나 다결정 실리콘을 사용하지 않고 단결정실리콘을 사용하여 재결정화 공정을 생략할 수도 있다.
그리고, 재결정화 전후에 수반되는 자연산화막의 제거공정을 실시하지 않고 자연산화막을 확산방지막으로 활용할 수도 있다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 트랜지스터 제조방법은, 게이트전극의 하부에 실리콘으로 채널영역을 형성하고 채널영역 하부로 소자분리막을 형성하여 소오스와 드레인 영역을 분리시킴으로써 드레인영역으로부터 소오스 영역으로 전류 경로가 유발되는 현상을 방지하여 반도체소자의 동작특성을 향상시킬 수 있고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있으며 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (7)

  1. 반도체소자의 트랜지스터 제조방법에 있어서,
    활성영역을 정의하는 소자분리막을 형성하는 동시에 게이트전극의 형성영역 하부에 트렌치형 다른 소자분리막을 형성하는 공정과,
    상기 다른 소자분리막의 상측 일부를 식각하는 공정과,
    상기 다른 소자분리막 상측 일부를 실리콘으로 매립하여 반도체기판과 평탄화시키는 공정과,
    상기 다른 소자분리막과 실리콘 적층구조 상측에 게이트산화막과 게이트전극을 패터닝하는 공정과,
    상기 반도체기판의 노출된 활성영역에 트랜지스터를 형성하는 공정을 포함하는 반도체소자의 트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 실리콘은 비정질이나 다결정실리콘으로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 실리콘은 15 ∼ 2000 Å 두께로 구비되는 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
  4. 제 1 항에 있어서,
    상기 실리콘은 에피택셜 방법을 이용하여 형성된 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
  5. 제 1 항에 있어서,
    상기 실리콘은 재결정화 공정을 이용하여 다결정실리콘이나 단결정 실리콘으로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
  6. 제 5 항에 있어서,
    상기 재결정화 공정시 수반되는 자연산화막의 제거공정을 생략하고 상기 자연산화막을 후속공정에서 확산방지막으로 활용하는 것을 특징으로하는 반도체소자의 트랜지스터 제조방법.
  7. 반도체소자의 트랜지스터 제조방법에 있어서,
    반도체기판의 활성영역을 정의하는 소자분리막을 형성하는 동시에 채널 방지막을 트렌치 형태로 형성하는 공정과,
    전체표면상부에 제1비정질실리콘층을 형성하고 재결정화시킨 다음, 상기 제1비정질실리콘층 상부에 같은 두께의 제2비정질실리콘층을 적층하여 비정질실리콘층을 형성하는 공정과,
    활성영역 상부의 상기 비정질실리콘층을 제거하는 동시에 비활성영역 상부의 비정질 실리콘층을 고전압용 비정질실리콘층과 저전압용 비정질 실리콘층패턴으로 패터닝하는 공정과,
    상기 저전압용 비정질 실리콘층패턴을 레이저 재성장 방법과 열처리공정으로 결정화시키는 공정과,
    전체표면상부에 게이트산화막과 게이트전극용 다결정실리콘막을 형성하는 공정과,
    상기 반도체기판에 불순물을 이온주입하여 소오스/드레인 접합영역을 형성하는 공정을 포함하는 반도체소자의 트랜지스터 제조방법.
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