KR20000004527A - 반도체소자의 콘택 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title claims description 30
- 239000010410 layer Substances 0.000 claims abstract description 33
- 239000012535 impurity Substances 0.000 claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 16
- 239000002184 metal Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000011229 interlayer Substances 0.000 claims abstract description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 4
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 3
- 239000010936 titanium Substances 0.000 claims description 20
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 15
- 229910052719 titanium Inorganic materials 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims 3
- 238000002513 implantation Methods 0.000 claims 1
- 238000000151 deposition Methods 0.000 abstract description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052721 tungsten Inorganic materials 0.000 abstract description 6
- 239000010937 tungsten Substances 0.000 abstract description 6
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 238000009792 diffusion process Methods 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 230000008021 deposition Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 239000008280 blood Substances 0.000 description 1
- 210000004369 blood Anatomy 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3215—Doping the layers
- H01L21/32155—Doping polycristalline - or amorphous silicon layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 반도체소자의 콘택 형성방법에 관한 것으로, 소자분리막이 형성된 반도체기판 상부에 소오스/드레인 접합영역이 구비된 LDD 구조의 트랜지스터를 형성하는 공정과, 전체표면상부를 평탄화시키는 층간절연막을 형성하는 공정과, 상기 층간절연막을 식각하여 상기 소오스/드레인 접합영역을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 포함한 전체표면상부에 버퍼층을 형성하는 공정과, 상기 버퍼층에 고농도의 불순물을 이온주입하는 공정과, 상기 버퍼층 상부에 티타늄막과 금속배선 물질을 적층하는 공정과, 상기 버퍼층, 티타늄막과 금속배선 물질을 금속배선마스크를 이용하여 식각함으로써 불순물 접합영역에 콘택된 금속배선을 형성하여 콘택저항, 누설전류 및 브레이크다운 전압 등의 특성을 향상시키고 그에따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.
Description
본 발명은 반도체소자의 콘택 형성방법에 관한 것으로, 특히 반도체 소자의 집적도가 증가함에 따라 불순물 접합깊이는 계속해서 얕아 지게 되어 유발되는 접합 누설전류 증가 및 브레이트다운 전압 ( Breakdown Voltage ) 감소 등의 접합 특성 열화를 개선하기 위해, Ti 증착전 버퍼층을 증착함으로써 Ti 확산을 적게하여 소자의 신뢰성 특성 및 수율을 향상시키는 기술에 관한 것이다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 콘택 형성방법을 도시한 단면도이다.
먼저, 소자분리막(13)을 형성한 후 채널스토퍼를 형성하는 임플란트 공정을 실시하고, 어닐링 ( Anneal ) 공정을 실시한 다음, 채널의 문턱전압을 조절할 수 있는 임플란트 공정을 실시한다.
그리고, 전체표면상부에 게이트산화막(15)과 게이트전극용 다결정실리콘막(17)을 형성하고, 이들을 게이트전극마스크(도시안됨)를 이용한 식각공정으로 식각하여 게이트전극을 형성한다. (도 1a)
그리고, 상기 반도체기판(11)에 저농도의 불순물을 이온주입하고 상기 게이트전극의 측벽에 절연막 스페이서(21)를 형성한 다음, 상기 반도체기판(11)에 고농도의 불순물을 이온주입하여 LDD 구조의 트랜지스터를 형성한다. (도 1b)
그 다음에, 전체표면상부를 평탄화시키는 층간절연막(23)을 형성하고 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 불순물 접합영역(19)을 노출시키는 콘텍홀을 형성한다.
이때, 상기 콘택 식각공정은 과도식각하여 반도체기판 표면을 200 ∼ 500 Å 정도 식각한다.
그러나, 반도체 소자의 집적도 증가에따라 접합의 깊이가 매우 작아지고 이로인하여 과도식각으로 인한 반도체기판 표면의 식각 손상은 증가하고, Ti 증착에 의한 티타늄 실리사이드가 형성되어 실질적인 접합의 면적이 감소한다.
그 다음에, 상기 콘택홀을 매립하는 텅스텐막(27)으로 금속배선을 형성하되, 타층과의 계면에 티타늄막(25)이 구비된다. 이때, 상기 금속배선은 콘택홀을 포함한 전체표면상부에 티타늄막(25)과 텅스텐막(27)과 같은 금속물질을 증착하고 이를 금속배선마스크(도시안됨)를 이용한 식각공정으로 식각하여 형성한다. (도 1c)
이상에서 상기한 바와같이 종래기술에 반도체소자의 콘택 형성방법은, 콘택 식각공정시 과도식각으로 인하여 티타늄의 확산에 의한 Ti 실리사이드 형성시 Ti 이 실제로 웰 영역까지 확산되어 금속성분에 의한 접합의 누설전류를 유발하며, 누설전류의 원인이 된다. 그로인하여, 접합의 브레이트다운 전압이 낮아진다. 따라서, 반도체소자의 접합특성이 열화되고 그에 따른 반도체소자의 특성 및 신뢰성이 저하되는 문제점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기위하여, 티타늄막이 반도체기판과 반응하지 못하도록 티타늄막과 하부구조물의 계면에 버퍼층을 형성하여 콘택을 형성함으로써 콘택으로 인한 소자의 특성 열화를 방지하는 반도체소자의 콘택 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 콘택 형성방법을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,12 : 반도체기판 13,14 : 소자분리막
15,16 : 게이트산화막 17,18 : 다결정실리콘막
19,20 : 불순물 접합영역 21,22 : 절연막 스페이서
23,24 : 층간절연막 25,28 : 티타늄막
27,30 : 텅스텐막 26 : 버퍼층
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 콘택 형성방법은,
소자분리막이 형성된 반도체기판 상부에 소오스/드레인 접합영역이 구비된 LDD 구조의 트랜지스터를 형성하는 공정과,
전체표면상부를 평탄화시키는 층간절연막을 형성하는 공정과,
상기 층간절연막을 식각하여 상기 소오스/드레인 접합영역을 노출시키는 콘택홀을 형성하는 공정과,
상기 콘택홀을 포함한 전체표면상부에 버퍼층을 형성하는 공정과,
상기 버퍼층에 고농도의 불순물을 이온주입하는 공정과,
상기 버퍼층 상부에 티타늄막과 금속배선 물질을 적층하는 공정과,
상기 버퍼층, 티타늄막과 금속배선 물질을 금속배선마스크를 이용하여 식각함으로써 금속배선을 형성하는 공정을 포함하는 것을 특징으로한다.
이상의 목적을 달성하기 위해 본 발명의 원리는,
본 발명에서는 앞에서 언급한 문제점을 해결하기 위하여 불순물 접합영역에 접합되는 콘택 형성후, 비정질 실리콘과 같은 물질로 버퍼층을 형성하고 그 상부에 티타늄막을 증착하여 티타늄 실리사이드를 생성하는 반응이 일어나는 것을 억제하여 소자의 콘택저항 증가를 방지하고, 티타늄의 확산으로 인한 접합 누설전류 및 접합 브레이크다운 접압 특성을 향상시킴으로써 소자의 수율 및 신뢰성 특성을 향상시킨다. 또한 버퍼층의 증착후 엔형이나 피형의 고농도 불순물을 이온주입하여 콘택저항을 더욱더 낮게 형성할 수 있도록 하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 도시한 단면도이다.
먼저, 반도체기판(12) 상부에 소자분리막(14)을 형성하고, 상기 반도체기판(12)의 활성영역에 게이트전극(18)을 형성한다.
이때, 상기 게이트전극(18)은 전체표면상부에 게이트산화막(16)과 게이트전극용 도전층(18)을 적층하고 이를 게이트전극마스크(도시안됨)를 이용한 식각공정으로 형성한다. (도 2a)
그 다음, 상기 반도체기판(12)에 저농도의 불순물을 이온주입하고, 상기 게이트전극의 측벽에 절연막 스페이서(22)를 형성한 다음, 고농도의 불순물을 이온주입하여 LDD 구조의 트랜지스터를 형성한다. (도 2b)
그리고, 전체표면상부를 평탄화시키는 층간절연막(24)을 형성하고 이를 콘택마스크(도시안됨)를 이용한 식각공정으로 식각하여 불순물 접합영역(20)을 노출시키는 콘택홀을 형성한다.
그리고, 상기 콘택홀을 포함한 전체표면상부에 버퍼층(26)을 형성한다. 이때, 상기 버퍼층(26)은 비정질 실리콘으로 형성한다.
이때, 상기 버퍼층(26)은 100 ∼ 500 Å 정도의 두께로 형성한다.
그 다음에, 고농도의 엔형이나 피형 소오스/드레인 마스크(도시안됨)를 이용하여 인/비소 또는 붕소/BF2불순물을 이온주입한다.
이때, 상기 고농도의 엔형, 즉 인/비소 불순물을 주입하는 공정은 10 ∼ 50 KeV 의 에너지, 1.0E11 ∼ 1.0E13 의 도즈량으로 실시한다.
그리고, 상기 고농도의 피형, 즉 붕소/BF2불순물을 주입하는 공정은, 10 ∼ 50 KeV 의 에너지, 1.0E11 ∼ 1.0E13 의 도즈량으로 실시한다. (도 2c)
그 다음에, 전체표면상부에 티타늄막(28)과 텅스텐막(30)을 적층한다.
그리고, 금속배선 마스크(도시안됨)를 이용한 식각공정을 상기 버퍼층(26), 티타늄막(28) 및 텅스텐막(30)을 식각하여 금속배선을 형성한다. (도 2d)
상기한 바와같이 본 발명에 따른 반도체소자의 콘택 형성방법은, 콘택홀 표면에 버퍼층을 형성하고 그 상부에 적층되는 금속배선을 형성하여 티타늄 실리사이드의 생성을 억제하고 고농도의 불순물을 이온주입하여 콘택저항을 감소시키는 동시에 티타늄의 확산을 방지하여 브레이크다운 전압 및 접합누설전류 특성을 향상시켜 소자의 특성 및 수율을 향상시켜 그에 따른 반도체소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (6)
- 소자분리막이 형성된 반도체기판 상부에 소오스/드레인 접합영역이 구비된 LDD 구조의 트랜지스터를 형성하는 공정과,전체표면상부를 평탄화시키는 층간절연막을 형성하는 공정과,상기 층간절연막을 식각하여 상기 소오스/드레인 접합영역을 노출시키는 콘택홀을 형성하는 공정과,상기 콘택홀을 포함한 전체표면상부에 버퍼층을 형성하는 공정과,상기 버퍼층에 고농도의 불순물을 이온주입하는 공정과,상기 버퍼층 상부에 티타늄막과 금속배선 물질을 적층하는 공정과,상기 버퍼층, 티타늄막과 금속배선 물질을 금속배선마스크를 이용하여 식각함으로써 금속배선을 형성하는 공정을 포함하는 반도체소자의 콘택 형성방법.
- 제 1 항에 있어서,상기 버퍼층은 비정질 실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 버퍼층은 100 ∼ 500 Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 제 1 항에 있어서,상기 이온주입공정은 인/비소 와 같은 엔형 불순물을 주입하는 것을 특징으로하는 반도체소자의 콘택형성방법.
- 제 1 항에 있어서,상기 이온주입공정은 붕소/BF2와 같은 피형 불순물을 주입하는 것을 특징으로하는 반도체소자의 콘택형성방법.
- 제 1 항, 제 4 항 또는 제 5 항중 한항에 있어서,상기 이온주입공정은 10 ∼ 50 KeV 의 에너지, 1.0E11 ∼ 1.0E13 의 도즈량으로 실시하는 것을 특징으로 하는 반도체 소자의 콘택형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025971A KR20000004527A (ko) | 1998-06-30 | 1998-06-30 | 반도체소자의 콘택 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025971A KR20000004527A (ko) | 1998-06-30 | 1998-06-30 | 반도체소자의 콘택 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000004527A true KR20000004527A (ko) | 2000-01-25 |
Family
ID=19542352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980025971A KR20000004527A (ko) | 1998-06-30 | 1998-06-30 | 반도체소자의 콘택 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000004527A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100458086B1 (ko) * | 2002-09-24 | 2004-11-26 | 주식회사 하이닉스반도체 | 반도체소자의 콘택 형성 방법 및 그를 이용한 피모스소자의 제조 방법 |
| KR101152121B1 (ko) * | 2005-05-24 | 2012-06-15 | 삼성전자주식회사 | 표시 장치와 박막 트랜지스터 표시판 및 그 제조 방법 |
| KR102267567B1 (ko) | 2021-04-08 | 2021-06-22 | (주)아이브이엔코리아 | 빙수자동판매기 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137232A (ja) * | 1982-02-09 | 1983-08-15 | Nec Corp | シリコン半導体装置およびその製法 |
| JPH0283920A (ja) * | 1988-09-20 | 1990-03-26 | Sharp Corp | 半導体装置の製造方法 |
| JPH0774247A (ja) * | 1993-06-14 | 1995-03-17 | Sony Corp | 半導体装置及びその作製方法 |
| KR100338090B1 (ko) * | 1995-11-15 | 2002-11-02 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
-
1998
- 1998-06-30 KR KR1019980025971A patent/KR20000004527A/ko not_active Application Discontinuation
Patent Citations (4)
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