CN110783409A - 具有低闪烁噪声的半导体装置和其形成方法 - Google Patents

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Abstract

本发明实施例涉及具有低闪烁噪声的半导体装置和其形成方法。在一些实施例中，提供一种半导体装置。所述半导体装置包含布置于半导体衬底中的源极区和漏极区，其中所述源极区与所述漏极区横向间隔。栅极堆叠布置于所述半导体衬底上和所述源极区与所述漏极区之间。盖层布置于所述栅极堆叠上，其中所述盖层的底面接触所述栅极堆叠的顶面。侧壁间隔件沿所述栅极堆叠和所述盖层的侧布置。抗蚀剂保护氧化物RPO层安置于所述盖层上，其中所述RPO层沿所述侧壁间隔件的侧延伸到所述半导体衬底。接触蚀刻停止层布置于所述RPO层、所述源极区和所述漏极区上。

Description

具有低闪烁噪声的半导体装置和其形成方法
技术领域
本发明实施例涉及具有低闪烁噪声的半导体装置和其形成方法。
背景技术
半导体装置是利用半导体材料的电导性来影响电子或其相关联场的电子组件。广泛使用的一类半导体装置是场效晶体管(FET)。FET包括一对源极/漏极区、选择性导电通道和栅极电极。FET是可尤其用于开关、放大器和存储器的多功能装置。FET的实例包含金属氧化物半导体场效晶体管(MOSFET)。
发明内容
本发明的一实施例涉及一种半导体装置，其包括：源极区和漏极区，其安置于半导体衬底中，其中所述源极区与所述漏极区横向间隔；栅极堆叠，其安置于所述半导体衬底上且布置于所述源极区与所述漏极区之间；盖层，其安置于所述栅极堆叠上，其中所述盖层的底面接触所述栅极堆叠的顶面；数个侧壁间隔件，其沿所述栅极堆叠和所述盖层的侧安置；抗蚀剂保护氧化物(RPO)层，其安置于所述盖层上，其中所述RPO层沿所述侧壁间隔件的侧延伸到所述半导体衬底；和接触蚀刻停止层(CESL)，其安置于所述RPO层、所述源极区和所述漏极区上。
本发明的一实施例涉及一种用于形成半导体装置的方法，其包括：使栅极堆叠形成于半导体衬底上；使盖层形成于所述栅极堆叠上；将噪声减少材料注入到所述栅极堆叠中；使源极区和漏极区形成于所述半导体衬底中，其中所述源极区与所述漏极区横向间隔所述栅极堆叠；和对所述半导体衬底执行第一退火程序，其中所述盖层被配置成防止所述噪声减少材料在所述第一退火程序期间释气。
本发明的一实施例涉及一种半导体装置，其包括：源极区和漏极区，其安置于半导体衬底中，其中所述源极区与所述漏极区横向间隔；导电栅极电极，其与所述半导体衬底间隔栅极介电层，其中所述导电栅极电极和所述栅极介电层布置于所述源极区与所述漏极区之间；盖层，其安置于所述导电栅极电极上，其中所述盖层沿所述导电栅极电极的对置侧和所述栅极介电层的对置侧延伸以接触所述半导体衬底的顶面；和接触蚀刻停止层(CESL)，其安置于所述盖层上，其中所述CESL延伸超过所述盖层的侧壁且接触所述半导体衬底的所述顶面。
附图说明
从结合附图来解读的以下详细描述最佳理解本揭露的方面。应注意，根据行业标准做法，各种装置未按比例绘制。事实上，为使讨论清楚，可任意增大或减小各种装置的尺寸。
图1绘示具有防释气层的金属氧化物半导体场效晶体管(MOSFET)的一些实施例的剖面图。
图2绘示具有防释气层的MOSFET的一些更详细实施例的剖面图。
图3A到3B绘示具有防释气层的MOSFET的一些其它更详细实施例的各种视图。
图4A到4B绘示图3A到3B的MOSFET的一些其它实施例。
图5到19绘示用于形成具有防释气层的MOSFET的一些实施例的一系列剖面图。
图20绘示用于形成具有防释气层的MOSFET的方法的一些实施例的流程图。
具体实施方式
现将参考图式来描述本揭露，其中相同元件符号用于指代所有图中的相同元件，且其中所绘示的结构未必按比例绘制。应了解，[具体实施方式]和对应图决不限制本揭露的范围，且[具体实施方式]和图式仅提供一些实例来绘示可体现发明概念本身的一些方式。
本揭露提供用于实施本揭露的不同特征的诸多不同实施例或实例。下文将描述组件和布置的特定实例以简化本揭露。当然，这些仅为实例且不意在限制。例如，在以下描述中，“使第一装置形成于第二装置上方或第二装置上”可包含其中形成直接接触的所述第一装置和所述第二装置的实施例，且还可包含其中额外装置可形成于所述第一装置与所述第二装置之间使得所述第一装置和所述第二装置可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号和/或字母。此重复是为了简化和清楚且其本身不指示所讨论的各种实施例和/或配置之间的关系。
此外，为便于描述，例如“下面”、“下方”、“下”、“上方”、“上”和其类似者的空间相对术语在本文中可用于描述一元件或装置与另外(若干)元件或装置的关系，如图中所绘示。空间相对术语除涵盖图中所描绘的定向之外，还打算涵盖装置在使用或操作中的不同定向。设备可依其它方式定向(旋转90度或依其它定向)且也可因此解译本文所使用的空间相对描述词。
一些金属氧化物半导体场效晶体管(MOSFET)包括半导体衬底和浅沟槽隔离(STI)结构。所述STI结构安置于所述半导体衬底中且定界所述半导体衬底的装置区。此外，所述MOSFET包括一对源极/漏极区、选择性导电通道、栅极介电质和栅极电极。所述源极/漏极区安置于所述半导体衬底中且在所述装置区中横向间隔。所述选择性导电通道安置于所述半导体衬底的所述装置区中且从所述源极/漏极区的一个横向延伸到所述源极/漏极区的另一个。所述栅极介电层和所述栅极电极布置于所述源极/漏极区之间且安置于所述选择性导电通道上。
上述MOSFET的挑战是闪烁噪声。闪烁噪声是具有1/f或“粉红”功率谱密度的电子噪声类型。闪烁噪声的一来源出现于所述选择性导电通道的中心部分附近且归因于由所述栅极介电层与所述选择性导电通道之间的界面处的缺陷状态捕获和释放的电荷载子。归因于沿所述栅极介电层和所述选择性导电通道的所述界面的缺陷状态，所述栅极介电层包括可引起载子产生发生且可引起所述选择性导电通道的传导性的无用波动的陷阱。
闪烁噪声的另一来源出现于所述选择性导电通道的周边部分附近且归因于在所述STI结构与所述选择性导电通道之间的界面处的STI角处捕获和释放的电荷载子。所述STI角是位于所述选择性导电通道的对置侧上且与所述半导体衬底的所述装置区中的所述STI结构交界的所述半导体衬底的顶部剖面角。归因于沿STI角的缺陷状态，所述STI角也可促成所述选择性导电通道的传导性的无用波动。
用于缓解闪烁噪声的方法是将噪声减少材料注入到所述半导体衬底和/或所述栅极电极中。例如，可将噪声减少材料注入到所述栅极电极的顶面和/或所述半导体衬底的顶面中。可对所述半导体衬底执行第一退火程序以透过所述栅极电极将所述噪声减少材料扩散到所述栅极介电层与所述选择性导电通道之间的界面和沿所述STI角扩散。所述噪声减少材料被配置成通过接合到存在于缺陷状态中的悬键来降低闪烁噪声。然而，所述MOSFET的制造使用可引起所述噪声减少材料透过所述栅极电极和/或所述半导体衬底释气的一或多个后续退火程序(例如源极/漏极区退火)。归因于所述噪声减少材料的释气，用于减少影响所述MOSFET的闪烁噪声的所述噪声减少材料的效力被减弱。
因此，本揭露是针对一种形成具有防释气层的MOSFET的方法，所述防释气层安置于栅极电极和/或半导体衬底的部分上以防止噪声减少材料在一或多个后续退火程序(例如源极/漏极区退火)期间释气。所述防释气层充当防止所述噪声减少材料透过所述栅极和/或所述半导体衬底渗出而释放到周围环境的盖层。因此，当执行后续退火程序时，所述防释气层可防止一定量的噪声减少材料从所述MOSFET释气。在一些实施例中，所述防释气层的形成可并入到已用于形成所述MOSFET的其它装置(例如硅化源极/漏极区)的程序步骤(例如抗蚀剂保护氧化物(RPO)层)中。因此，所述防释气层可通过减少影响MOSFET的闪烁噪声量来提高MOSFET的装置性能。
图1绘示具有防释气层的金属氧化物半导体场效晶体管(MOSFET)100的一些实施例的剖面图。
MOSFET 100包括安置于半导体衬底102内的一对源极/漏极区104。源极/漏极区104彼此横向间隔。在一些实施例中，源极/漏极区104可包括第一掺杂类型(例如n型掺杂)。
栅极堆叠106安置于半导体衬底102上且布置于源极/漏极区104之间。栅极堆叠106包括与半导体衬底102间隔栅极介电层110的导电栅极电极108。
噪声减少材料111安置于半导体衬底102的上表面附近。在一些实施例中，噪声减少材料111安置于栅极介电层110和半导体衬底102的界面附近。在进一步实施例中，噪声减少材料111安置于半导体衬底102的上表面附近的源极/漏极区104中。尽管噪声减少材料111绘示为在半导体衬底102内，但应了解，噪声减少材料111也可在栅极堆叠106内(例如在导电栅极电极108内)。在进一步实施例中，噪声减少材料111可包括氟(F)、氯(Cl)、氢(H2)、氘(2H)或其类似者。
图案化防释气层112安置于栅极堆叠106上。在一些实施例中，图案化防释气层112具有大体上与栅极堆叠106的侧壁对准的侧壁。在进一步实施例中，图案化防释气层112可沿栅极堆叠106的侧延伸到源极/漏极区104上。在进一步实施例中，图案化防释气层112可包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如SiON)或其类似者。在进一步实施例中，图案化防释气层112可被视为盖层。
在图案化防释气层112形成于栅极堆叠106上之后，可使用一或多个后续退火程序(例如源极/漏极区退火)来完成MOSFET 100的形成。由于使图案化防释气层112形成于栅极堆叠106上，所以图案化防释气层112可防止噪声减少材料111在一或多个后续退火程序期间透过栅极堆叠106渗出而释放到周围环境。因此，可通过增加在一或多个后续退火程序之后存在于MOSFET 100中的噪声减少材料111的量来减少影响MOSFET100的闪烁噪声量。另外，在一些实施例中，图案化防释气层112的形成可并入到可已用于形成MOSFET 100的其它装置(例如硅化源极/漏极区)的程序步骤(例如抗蚀剂保护氧化物(RPO)层)中。因此，图案化防释气层112可在不增加制造MOSFET 100的成本的情况下通过减少影响MOSFET 100的闪烁噪声量来提高装置性能。
图2绘示具有防释气层的MOSFET 200的一些更详细实施例的剖面图。
MOSFET 200包括安置于半导体衬底102中的阱202。阱202可具有第一掺杂类型(例如p型掺杂)。半导体衬底102可包括任何类型的半导体本体(例如单晶硅/CMOS块体、硅锗(SiGe)、绝缘体上覆硅(SOI)等等)。
隔离结构204可安置于半导体衬底102内且包围阱202。隔离结构204可为浅沟槽隔离(STI)区或深沟槽隔离(DTI)区。在进一步实施例中，隔离结构204可具有定界阱202的侧的环形布局。
一对源极/漏极区104安置于半导体衬底102内。源极/漏极区104彼此横向间隔选择性导电通道206。选择性导电通道206定义为从源极/漏极区104的一个沿半导体衬底102的顶面横向延伸到源极/漏极区104的另一个的阱202的一部分。在一些实施例中，源极/漏极区104可包括不同于第一掺杂类型的第二掺杂类型(例如n型掺杂)。
栅极堆叠106安置于半导体衬底102上且布置于源极/漏极区104之间。栅极堆叠106包括与半导体衬底102间隔栅极介电层110的导电栅极电极108。在一些实施例中，侧壁间隔件208沿栅极堆叠106的对置侧布置，使得导电栅极电极108的侧和栅极介电层110的侧接触侧壁间隔件208。
在一些实施例中，导电栅极电极108包括多晶硅。在这些实施例中，栅极介电层110可包括例如氧化物(例如SiO2)、氮化物(例如氮化硅)或其类似者的介电材料。在其它实施例中，导电栅极电极108可包括例如铝、铜、钛、钽、钨、钼、钴或其类似者的金属。在这些实施例中，栅极介电层110可包括例如氧化铪、氧化铪硅、氧化铪钽、氧化铝、氧化锆或其类似者的高k介电材料。在一些实施例中，侧壁间隔件208可包括氧化物、氮化物、碳化物或其类似者。
一对轻度掺杂源极/漏极延伸区210安置于半导体衬底102内且延伸于侧壁间隔件208下方。轻度掺杂源极/漏极延伸区210横向隔开且分别接触源极/漏极区104。在一些实施例中，轻度掺杂源极/漏极延伸区210包括第二掺杂类型(例如n型掺杂)。在进一步实施例中，轻度掺杂源极/漏极延伸区210具有不同于源极/漏极区104的掺杂浓度。
噪声减少材料111安置于半导体衬底102的上表面附近。在一些实施例中，噪声减少材料111安置于栅极介电层110和半导体衬底102的界面附近。在进一步实施例中，噪声减少材料111安置于半导体衬底102的上表面附近的源极/漏极区104中。在进一步实施例中，噪声减少材料111可安置于半导体衬底102的上表面附近的轻度掺杂源极/漏极延伸区210中和/或半导体衬底102的上表面附近的隔离结构204中。噪声减少材料111可包括氟(F)、氯(Cl)、氢(H2)、氘(2H)或其类似者。
图案化防释气层112安置于栅极堆叠106上。在一些实施例中，图案化防释气层112的最下表面接触导电栅极电极108的最上表面。在各种实施例中，图案化防释气层112具有大体上与栅极堆叠106的侧壁对准的侧壁。在进一步实施例中，侧壁间隔件208可接触图案化防释气层112的对置侧。在进一步实施例中，图案化防释气层112的最上表面可大体上与侧壁间隔件208的最上部分对准。防释气层可包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如SiON)或其类似者。
抗蚀剂保护氧化物(RPO)层212可安置于图案化防释气层112上且沿侧壁间隔件208安置到半导体衬底102的上表面。在一些实施例中，RPO层212的第一底面接触图案化防释气层112的上表面且RPO层212的第二底面接触半导体衬底102的上表面。在进一步实施例中，RPO层212沿半导体衬底102的上表面横向延伸以覆盖源极/漏极区104的一部分。在这些实施例中，RPO层212可从侧壁间隔件208横向延伸大于或等于约0.2微米(μm)的距离。
在一些实施例中，RPO层212可沿半导体衬底102的上表面横向延伸而覆盖隔离结构204的一部分。在这些实施例中，RPO层212可横向延伸超过源极/漏极区104而覆盖隔离结构204达大于或等于约0.2μm的距离。在其它实施例中，RPO层212是选用的。RPO层212可包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如SiON)或其类似者。
接触蚀刻停止(CESL)214安置于RPO层212上且横向延伸于源极/漏极区104和隔离结构204上。在一些实施例中，CESL 214的第一底面接触RPO层212的上表面，且CESL 214的第二底面接触半导体衬底102的上表面。在进一步实施例中，CESL 214是完全覆盖MOSFET200的保形层。在各种实施例中，CESL可包括氧化物(例如SiO2)、氮化物(例如氮化硅)、碳化物(例如碳化硅)或其类似者。
图3A到3B绘示具有防释气层的MOSFET的一些其它更详细实施例的各种视图。图3A是具有防释气层的MOSFET的剖面图。图3B是具有防释气层的MOSFET的俯视图。
MOSFET 300可包括安置于栅极堆叠106上且沿侧壁间隔件208延伸到半导体衬底102的上表面的图案化防释气层112。在一些实施例中，图案化防释气层112可横向延伸于源极/漏极区104和隔离结构204上。在各种实施例中，可经由在集成电路(IC)的其它区中形成RPO层212的相同程序来形成图案化防释气层112。在进一步实施例中，CESL 214安置于图案化防释气层112上且横向延伸于源极/漏极区104和隔离结构204上。在进一步实施例中，CESL 214的底面接触图案化防释气层112的上表面。
如图3A的剖面图中所展示，CESL 214可具有第一上表面、第二上表面和第三上表面。第一表面安置于第二上表面上，且第一上表面和第二上表面两者布置于栅极堆叠106的顶面与半导体衬底102的顶面之间。第三上表面安置于第一上表面和第二上表面两者上且布置于栅极堆叠106的顶面上。在一些实施例中，CESL 214的第一上表面与半导体衬底102的最上表面相距第一距离d1。在进一步实施例中，CESL 214的第二上表面与半导体衬底102的最上表面相距小于第一距离d1的第二距离d2。在进一步实施例中，CESL 214的第三上表面与栅极堆叠106的顶面相距大体上相同于第二距离d2的第三距离d3。
如图3B的俯视图中所展示，图案化防释气层112可沿第一轴线超过侧壁间隔件208的外侧壁横向延伸第四距离d4。在一些实施例中，图案化防释气层112可在隔离结构204上沿垂直于第一轴线的第二轴线横向延伸第五距离d5。在进一步实施例中，第四距离d4大于或等于约0.2微米(μm)，且第五距离d5大于或等于约0.2μm。在进一步实施例中，第四距离d4和第五距离d5大体上相同。在其它实施例中，第四距离d4和第五距离d5不同。由于使图案化防释气层112延伸超过侧壁间隔件208的外侧壁而到隔离结构204上，所以图案化防释气层112减少透过MOSFET 300释气的噪声减少材料111的量。因此，可通过减少影响MOSFET 300的闪烁噪声量来提高MOSFET 300的性能。
图4A到4B绘示图3A到3B的MOSFET的一些其它实施例。图4A是具有防释气层的MOSFET的剖面图。图4B是具有防释气层的MOSFET的俯视图。
如图4A到4B中所展示，图案化防释气层112部分延伸于隔离结构204上。在一些实施例中，图案化防释气层112在第一横向方向上延伸以与隔离结构204重叠第六距离d6。在进一步实施例中，第六距离d6大于或等于约0.2μm。在进一步实施例中，第六距离d6和第五距离d5大体上相同。在其它实施例中，第六距离d6和第五距离d5不同。
图5到19绘示用于形成具有防释气层的MOSFET的一些实施例的一系列剖面图。尽管关于方法来描述图5到19，但应了解，图5到19中所揭露的结构不受限于这一方法，而是可独立作为独立于方法的结构。
如由图5所绘示，使隔离结构204形成于半导体衬底102内。在一些实施例中，可通过选择性蚀刻半导体衬底102以在半导体衬底102中形成沟槽且随后使用介电材料填充所述沟槽来形成隔离结构204。在进一步实施例中，通过使掩模层(图中未展示)形成于半导体衬底102上且随后使半导体衬底102暴露于蚀刻剂(其被配置成选择性去除半导体衬底102的未掩模部分)来选择性蚀刻半导体衬底102。在进一步实施例中，介电材料可包括氧化物(例如氧化硅)、氮化物、碳化物或其类似者。
如由图6所绘示，使阱202形成于半导体衬底102内。阱202是具有第一掺杂类型(例如p型掺杂)的半导体衬底102的区。在一些实施例中，阱202具有与半导体衬底102的邻接区的掺杂类型相反的掺杂类型。在各种实施例中，阱202可通过离子注入程序来形成且可利用掩模层(图中未展示)来将离子选择性注入到半导体衬底102中。
如由图7所绘示，使介电层702和导电层704形成于隔离结构204和阱202上，使得介电层702使导电层704与半导体衬底102分离。在一些实施例中，介电层702可为二氧化硅、高k介电质或一些其它介电质。在进一步实施例中，导电层704可为掺杂多晶硅、金属或一些其它导体。在其它实施例中，导电层704可为经历后续掺杂程序(例如离子注入)的多晶硅。
在一些实施例中，用于形成介电层702和导电层704的程序包括：使介电层702沉积或生长于半导体衬底102的隔离结构204和阱202上，且随后使导电层704沉积或生长于介电层702上。在进一步实施例中，可通过热氧化、化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、溅镀或一些其它沉积或生长程序来沉积或生长介电层702。在进一步实施例中，可通过CVD、PVD、ALD、溅镀、电化学电镀、无电式电镀或一些其它沉积或生长程序来沉积或生长导电层704。
如由图8所绘示，使防释气层802形成于导电层704上。在一些实施例中，防释气层802可包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如SiON)或其类似者。在进一步实施例中，可通过热氧化、CVD、PVD、ALD、溅镀或一些其它沉积或生长程序来使防释气层802沉积或生长于导电层704上。
如由图9所绘示，使噪声减少材料111形成于半导体衬底102上。在一些实施例中，可通过将掺杂剂物种902选择性注入到防释气层802中来形成噪声减少材料111。在各种实施例中，掺杂剂物种902可包括氟(F)、氯(Cl)、氢(H2)、氘(2H)或其类似者。在其它实施例中，可通过将掺杂剂物种902选择性注入到导电层704中来形成噪声减少材料111。在这些实施例中，在将掺杂剂物种902注入到导电层704中之后形成防释气层802。在进一步实施例中，可在形成介电层702、导电层704和/或防释气层802之前形成噪声减少材料111。在这些实施例中，使噪声减少材料111形成于半导体衬底102的上表面上。
如由图10所绘示，在将噪声减少材料111注入到防释气层802中之后，对半导体衬底102执行第一退火1002。第一退火1002被配置成使噪声减少材料111扩散到半导体衬底102的上区。例如，噪声减少材料111可扩散到介电层702与阱202之间的界面、隔离结构204与介电层702之间的界面和/或安置于半导体衬底102的上表面附近的隔离结构204和阱202的一角处。尽管噪声减少材料111绘示为在半导体衬底102内，但应了解，噪声减少材料111也可在介电层702和/或导电层704内。在进一步实施例中，一些噪声减少材料111安置于介电层702中且一些噪声减少材料安置于半导体衬底102中。在各种实施例中，可在约750℃处执行第一退火1002，且可执行第一退火1002约2到4小时。
如由图11所绘示，将导电层704和介电层702图案化为栅极堆叠106，且将防释气层802图案化为图案化防释气层112。栅极堆叠106包括与半导体衬底102间隔栅极介电层110的导电栅极电极108。在一些实施例中，可在形成防释气层802和/或注入噪声减少材料111之前图案化导电层704和介电层702。
在一些实施例中，用于图案化导电层704、介电层702和防释气层802的程序包括使图案化掩模层(图中未展示)形成于防释气层802上。在各种实施例中，图案化掩模层可通过旋涂程序来形成且使用光刻来图案化。在进一步实施例中，程序包括：在图案化掩模层就位之后，执行蚀刻到防释气层802、导电层704和介电层702中，且随后剥离图案化掩模层。在进一步实施例中，通过单一图案化程序来图案化导电层704、介电层702和防释气层802。在其它实施例中，执行第一图案化程序以图案化防释气层802且执行第二图案化程序以图案化导电层704和介电层702。
如由图12所绘示，使一对轻度掺杂源极/漏极延伸区210形成于阱202中。在一些实施例中，轻度掺杂源极/漏极延伸区210包括不同于第一掺杂类型(例如p型掺杂)的第二掺杂类型(例如n型掺杂)。在各种实施例中，轻度掺杂源极/漏极延伸区对210可通过离子注入程序来形成且可利用掩模层(图中未展示)来将离子选择性注入到半导体衬底102中。在进一步实施例中，可在形成轻度掺杂源极/漏极延伸区210期间将噪声减少材料111注入到栅极堆叠106、图案化防释气层112和半导体衬底102中。
如由图13所绘示，使侧壁间隔件208形成于半导体衬底102上且沿栅极堆叠106和图案化防释气层112的侧形成。在一些实施例中，可通过将间隔层沉积于半导体衬底102、栅极堆叠106和图案化防释气层112上来形成侧壁间隔件208。在进一步实施例中，可通过PVD、CVD、ALD、溅镀或一些其它沉积程序来沉积间隔层。随后，在进一步实施例中，蚀刻间隔层以从水平表面去除间隔层以留下沿栅极堆叠106和图案化防释气层112的对置侧的间隔层作为侧壁间隔件208。在各种实施例中，间隔层可包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如SiON)或其类似者。在一些实施例中，可在形成轻度掺杂源极/漏极延伸区210之前形成侧壁间隔件208。在这些实施例中，可使用倾斜注入程序来形成轻度掺杂源极/漏极延伸区210。
如由图14所绘示，使一对源极/漏极区104形成于阱202内。在一些实施例中，源极/漏极区对104包括第二掺杂类型(例如n型掺杂)。在进一步实施例中，源极/漏极区104分别邻接轻度掺杂源极/漏极延伸区210。在进一步实施例中，源极/漏极区104具有不同于轻度掺杂源极/漏极延伸区210的掺杂浓度。在各种实施例中，源极/漏极区104可通过离子注入程序来形成且可利用掩模层(图中未展示)来将离子选择性注入到半导体衬底102中。在进一步实施例中，可在形成源极/漏极区104期间将噪声减少材料111注入到栅极堆叠106、图案化防释气层112和半导体衬底102中。
如由图15所绘示，使抗蚀剂保护氧化物(RPO)层212形成于图案化防释气层112和半导体衬底102上且沿侧壁间隔件208形成。在一些实施例中，RPO层212可包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如SiON)或其类似者。
在一些实施例中，用于形成RPO层212的程序可包括使保形RPO层(图中未展示)沉积或生长于栅极堆叠106、侧壁间隔件208和半导体衬底102上。可通过热氧化、CVD、PVD、ALD、溅镀或一些其它沉积或生长程序来沉积或生长保形RPO层。在各种实施例中，图案化掩模层通过旋涂程序来形成于保形RPO层上且使用光刻来图案化。在进一步实施例中，在图案化掩模就位之后，执行蚀刻到保形RPO层中，且随后剥离图案化掩模层。
在一些实施例中，RPO层212可形成为使得图案化防释气层112(或图案化防释气层112的一部分)未由RPO层212覆盖。在进一步实施例中，RPO层212可形成于导电栅极电极108上，使得RPO层212的底面接触导电栅极电极108。在这一实施例中，可不形成图案化防释气层112且RPO层212可防止噪声减少材料111在一或多个后续退火程序期间释气。在进一步实施例中，图案化防释气层112、RPO层212或两者的一组合可防止噪声减少材料111释气，使得栅极介电层110与半导体衬底102之间的界面附近的噪声减少材料111的浓度大于或等于约1.0×1021cm-3。在进一步实施例中，RPO层212可用于形成MOSFET的其它装置(例如硅化源极/漏极区)，其可在不增加制造MOSFET的成本的情况下提高装置性能(例如通过限制用于形成MOSFET的程序步骤的量)。
如由图16所绘示，对半导体衬底102执行第二退火程序1602。在一些实施例中，第二退火程序1602是被配置成使源极/漏极区104的掺杂剂物种(例如磷、砷等等)扩散到半导体衬底102中的驱入退火程序。在第二退火程序1602期间，噪声减少材料111可通过透过栅极堆叠106和/或半导体衬底102渗出到周围环境来释气。然而，由于使图案化防释气层112形成于栅极堆叠(和/或半导体衬底102)上，所以图案化防释气层112可防止一定量的噪声减少材料111从MOSFET释气。
如由图17所绘示，在一些实施例中，使硅化物层1702形成于源极/漏极区104上。在一些实施例中，额外硅化物层(图中未展示)形成于导电栅极电极108上。在各种实施例中，硅化物层1702可包括镍(例如硅化镍)、钛(例如硅化钛)、钴(例如硅化钴)、铂(例如硅化铂)、钨(例如硅化钨)或其类似者。
在一些实施例中，用于形成硅化物层1702的程序包括：沉积覆盖RPO层212和半导体衬底102的过渡金属层，且随后加热所述过渡金属层，使得其与暴露硅反应而形成硅化物层1702。在进一步实施例中，程序包括通过蚀刻来去除过渡金属层(和/或RPO层212)的未反应材料。在进一步实施例中，程序可为自对准程序。
如由图18所绘示，使接触蚀刻停止(CESL)214形成于RPO层212和半导体衬底102上。在一些实施例中，CESL 214可包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如SiON)或其类似者。在进一步实施例中，可通过热氧化、CVD、PVD、ALD、溅镀或一些其它沉积或生长程序来使CESL 214沉积或生长于RPO层212和半导体衬底102上。在进一步实施例中，CESL 214保形地形成于RPO层212和半导体衬底102上。
如由图19所绘示，使层间介电(ILD)层1902形成于CESL 214上。ILD层1902可形成有平面上表面且可包括氧化物、氮化物、低k介电质或一些其它介电质。在一些实施例中，可通过CVD、PVD、溅镀或一些其它沉积或生长程序来形成ILD层1902。在进一步实施例中，可对ILD层1902执行平面化程序(例如化学机械平面化(CMP))以形成大体上平面上表面。
同样由图19所绘示，形成延伸穿过ILD层1902和CESL 214而到源极/漏极区104和/或硅化物层1702的接点1904。在一些实施例中，可形成延伸穿过ILD层1902而到导电栅极电极108的接点1904。在进一步实施例中，硅化物层(图中未展示)可形成于导电栅极电极108上且接点1904可延伸穿过ILD层1902而到硅化物层(图中未展示)。
在一些实施例中，用于形成接点1904的程序包括执行蚀刻到ILD层1902中以形成对应于接点1904的接点开口。在一些实施例中，可在图案化掩模层形成于ILD层1902上之后执行蚀刻。在进一步实施例中，程序包括使用导电材料(例如钨)来填充接点开口。在进一步实施例中，可通过沉积或生长覆盖ILD层1902的导电层(其填充接点开口)且随后对ILD层1902执行平面化(例如CMP)来填充接点开口。
尽管图中未展示，但额外介电层和导电装置可随后形成于ILD层1902上。例如，一或多个额外ILD层、电线、通路和/或钝化层可形成于ILD层1902上。
如图20中所绘示，提供用于形成具有防释气层的MOSFET的方法的一些实施例的流程图2000。尽管图20的流程图2000在本文中绘示和描述为一系列动作或事件，但应了解，这些动作或事件的绘示顺序不应被解译为具限制意义。例如，一些动作可依不同顺序发生和/或与除本文所绘示和/或描述的动作或事件之外的其它动作或事件同时发生。此外，可无需所有绘示动作来实施本文的描述的一或多个方面或实施例，而是可在一或多个单独动作和/或阶段中实施本文所描绘的动作的一或多个。
在2002中，使隔离结构形成于半导体衬底内。图5绘示对应于动作2002的一些实施例的剖面图。
在2004中，使阱形成于半导体衬底内。图6绘示对应于动作2004的一些实施例的剖面图。
在2006中，使介电层、导电层和防释气层形成于半导体衬底上，其中防释气层安置于导电层上且导电层与半导体衬底间隔介电层。图7到8绘示对应于动作2006的一些实施例的剖面图。
在2008中，使噪声减少材料形成于半导体衬底上。图9绘示对应于动作2008的一些实施例的剖面图。
在2010中，对半导体衬底执行第一退火以使噪声减少材料扩散到介电层与半导体衬底之间的界面。图10绘示对应于动作2010的一些实施例的剖面图。
在2012中，将导电层和介电层图案化为栅极堆叠且将防释气层图案化为图案化防释气层。图11绘示对应于动作2012的一些实施例的剖面图。
在2014中，使一对轻度掺杂源极/漏极延伸区形成于半导体衬底内。图12绘示对应于动作2014的一些实施例的剖面图。
在2016中，使侧壁间隔件沿栅极堆叠和图案化防释气层的对置侧形成。图13绘示对应于动作2016的一些实施例的剖面图。
在2018中，使一对源极/漏极区形成于半导体衬底内。图14绘示对应于动作2018的一些实施例的剖面图。
在2020中，使抗蚀剂保护氧化物(RPO)层形成于图案化防释气层和半导体衬底上且沿侧壁间隔件形成。图15绘示对应于动作2020的一些实施例的剖面图。
在2022中，对半导体衬底执行第二退火。图16绘示对应于动作2022的一些实施例的剖面图。
在2024中，使硅化物层形成于源极/漏极区上。图17绘示对应于动作2024的一些实施例的剖面图。
在2026中，使接触蚀刻停止层(CESL)形成于RPO层和半导体衬底上。图18绘示对应于动作2026的一些实施例的剖面图。
在2028中，使层间介电(ILD)层形成于CESL上。图19绘示对应于动作2028的一些实施例的剖面图。
在2030中，形成延伸穿过ILD层和CESL而到硅化物层的接点。图19绘示对应于动作2030的一些实施例的剖面图。
在一些实施例中，本申请案提供一种半导体装置。所述半导体装置包括安置于半导体衬底中的源极区和漏极区，其中所述源极区与所述漏极区横向间隔。栅极堆叠安置于所述半导体衬底上且布置于所述源极区与所述漏极区之间。盖层安置于所述栅极堆叠上，其中所述盖层的底面接触所述栅极堆叠的顶面。侧壁间隔件沿所述栅极堆叠和所述盖层的侧安置。抗蚀剂保护氧化物(RPO)层安置于所述盖层上，其中所述RPO层沿所述侧壁间隔件的侧延伸到所述半导体衬底。接触蚀刻停止层(CESL)安置于所述RPO层、所述源极区和所述漏极区上。
在其它实施例中，本申请案提供一种用于形成半导体装置的方法。所述方法包括使栅极堆叠形成于半导体衬底上。使盖层形成于所述栅极堆叠上。将噪声减少材料注入到所述栅极堆叠中。使源极区和漏极区形成于所述半导体衬底中，其中所述源极区与所述漏极区横向间隔所述栅极堆叠。对所述半导体衬底执行第一退火程序，其中所述盖层被配置成防止所述噪声减少材料在所述第一退火程序期间释气。
在其它实施例中，本申请案提供一种半导体装置。所述半导体装置包括安置于半导体衬底中的源极区和漏极区，其中所述源极区与所述漏极区横向间隔。导电栅极电极与所述半导体衬底间隔栅极介电层，其中所述导电栅极电极和所述栅极介电层布置于所述源极区与所述漏极区之间。盖层安置于所述导电栅极电极上，其中所述盖层沿所述导电栅极电极的对置侧和所述栅极介电层的对置侧延伸以接触所述半导体衬底的顶面。接触蚀刻停止层(CESL)安置于所述盖层上，其中所述CESL延伸超过所述盖层的侧壁且接触所述半导体衬底的所述顶面。
上文概述了若干实施例的特征，使得所属领域的技术人员可较佳理解本揭露的方面。所属领域的技术人员应了解，其可容易地使用本揭露作为设计或修改用于实施相同目的和/或达成本文所引入的实施例的相同优点的其它程序和结构的基础。所属领域的技术人员还应认识到，这些等效构造不应背离本揭露的精神和范围，且其可在不背离本揭露的精神和范围的情况下对本文作出各种改变、取代和更改。
符号说明
100 金属氧化物半导体场效晶体管(MOSFET)
102 半导体衬底
104 源极/漏极区
106 栅极堆叠
108 导电栅极电极
110 栅极介电层
111 噪声减少材料
112 图案化防释气层
200 MOSFET
202 阱
204 隔离结构
206 选择性导电通道
208 侧壁间隔件
210 轻度掺杂源极/漏极延伸区
212 抗蚀剂保护氧化物(RPO)层
214 接触蚀刻停止层(CESL)
300 MOSFET
702 介电层
704 导电层
802 防释气层
902 掺杂剂物种
1002 第一退火
1602 第二退火程序
1702 硅化物层
1902 层间介电(ILD)层
1904 接点
2000 流程图
2002 动作
2004 动作
2006 动作
2008 动作
2010 动作
2012 动作
2014 动作
2016 动作
2018 动作
2020 动作
2022 动作
2024 动作
2026 动作
2028 动作
2030 动作
d1 第一距离
d2 第二距离
d3 第三距离
d4 第四距离
d5 第五距离
d6 第六距离

Claims (10)

1.一种半导体装置，其包括：
源极区和漏极区，其安置于半导体衬底中，其中所述源极区与所述漏极区横向间隔；
栅极堆叠，其安置于所述半导体衬底上且布置于所述源极区与所述漏极区之间；
盖层，其安置于所述栅极堆叠上，其中所述盖层的底面接触所述栅极堆叠的顶面；
数个侧壁间隔件，其沿所述栅极堆叠和所述盖层的侧安置；
抗蚀剂保护氧化物RPO层，其安置于所述盖层上，其中所述RPO层沿所述侧壁间隔件的侧延伸到所述半导体衬底；和
接触蚀刻停止层CESL，其安置于所述RPO层、所述源极区和所述漏极区上。
2.根据权利要求1所述的半导体装置，其进一步包括：
第一隔离区，其安置于所述半导体衬底中且布置于所述源极区的对置侧上作为所述栅极堆叠；
第二隔离区，其安置于所述半导体衬底中且布置于所述漏极区的对置侧上作为所述栅极堆叠；且
其中所述RPO层在相反横向方向上延伸于所述栅极堆叠的对置侧上以至少部分覆盖所述第一隔离区且至少部分覆盖所述第二隔离区。
3.根据权利要求2所述的半导体装置，其中所述RPO层部分覆盖大于或等于约0.2微米的所述源极区且部分覆盖大于或等于约0.2微米的所述漏极区。
4.根据权利要求1所述的半导体装置，其中所述盖层的顶面接触所述RPO层的底面且所述盖层的侧壁接触所述侧壁间隔件。
5.根据权利要求4所述的半导体装置，其中所述RPO层具有延伸于所述源极区的一部分上的水平延伸段和从所述水平延伸段的上表面向外突出且沿所述侧壁间隔件的一个垂直延伸的垂直延伸段。
6.根据权利要求5所述的半导体装置，其中所述CESL具有第二上表面上方的第一上表面，且其中所述第一上表面和所述第二上表面布置于所述栅极堆叠的顶面与所述半导体衬底的顶面之间。
7.根据权利要求6所述的半导体装置，其中所述CESL具有布置于所述栅极堆叠的顶面上的第三上表面，且其中所述第三上表面与所述栅极堆叠的上表面相距第一距离且所述第二上表面与所述半导体衬底的所述上表面相距大体上等于所述第一距离的第二距离。
8.一种用于形成半导体装置的方法，其包括：
使栅极堆叠形成于半导体衬底上；
使盖层形成于所述栅极堆叠上；
将噪声减少材料注入到所述栅极堆叠中；
使源极区和漏极区形成于所述半导体衬底中，其中所述源极区与所述漏极区横向间隔所述栅极堆叠；和
对所述半导体衬底执行第一退火程序，其中所述盖层被配置成防止所述噪声减少材料在所述第一退火程序期间释气。
9.一种半导体装置，其包括：
源极区和漏极区，其安置于半导体衬底中，其中所述源极区与所述漏极区横向间隔；
导电栅极电极，其与所述半导体衬底间隔栅极介电层，其中所述导电栅极电极和所述栅极介电层布置于所述源极区与所述漏极区之间；
盖层，其安置于所述导电栅极电极上，其中所述盖层沿所述导电栅极电极的对置侧和所述栅极介电层的对置侧延伸以接触所述半导体衬底的顶面；和
接触蚀刻停止层CESL，其安置于所述盖层上，其中所述CESL延伸超过所述盖层的侧壁且接触所述半导体衬底的所述顶面。
10.根据权利要求9所述的半导体装置，其进一步包括：
第一隔离区，其安置于所述半导体衬底中且布置于所述源极区的对置侧上作为所述导电栅极电极，其中所述盖层具有沿所述半导体衬底的所述顶面延伸于所述源极区上且至少部分延伸于所述第一隔离区上的第一水平延伸段；和
第二隔离区，其安置于所述半导体衬底中且布置于所述漏极区的对置侧上作为所述导电栅极电极，其中所述盖层具有沿所述半导体衬底的所述顶面延伸于所述漏极区上且至少部分延伸于所述第二隔离区上的第二水平延伸段。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113809158A (zh) * 2020-06-11 2021-12-17 格芯(美国)集成电路科技有限公司 具有分段延伸区的晶体管

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10529818B1 (en) * 2018-07-26 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced flicker noise
TWI809742B (zh) * 2021-12-03 2023-07-21 南亞科技股份有限公司 半導體元件

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100081245A1 (en) * 2008-09-29 2010-04-01 Advanced Micro Devices, Inc. Methods for fabricating mos devices having highly stressed channels
US20140353733A1 (en) * 2013-06-04 2014-12-04 Global Foundries Inc. Protection of the gate stack encapsulation
CN104867967A (zh) * 2014-02-26 2015-08-26 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN104900665A (zh) * 2014-03-03 2015-09-09 索尼公司 半导体装置、半导体装置的制造方法以及电子设备
TW201535697A (zh) * 2013-11-07 2015-09-16 Renesas Electronics Corp 固態攝影元件及其製造方法
CN106340444A (zh) * 2015-07-09 2017-01-18 台湾积体电路制造股份有限公司 隔离结构上具有抗蚀保护氧化物的半导体结构及其制造方法
US20170084620A1 (en) * 2015-09-17 2017-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell and fabricating method thereof
CN106935648A (zh) * 2015-12-30 2017-07-07 台湾积体电路制造股份有限公司 作为高压装置的栅极电介质的凹陷浅沟槽隔离
CN106972052A (zh) * 2015-12-31 2017-07-21 台湾积体电路制造股份有限公司 半导体结构及其制造方法
CN108231664A (zh) * 2016-12-14 2018-06-29 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5347283B2 (ja) 2008-03-05 2013-11-20 ソニー株式会社 固体撮像装置およびその製造方法
US8435845B2 (en) 2011-04-06 2013-05-07 International Business Machines Corporation Junction field effect transistor with an epitaxially grown gate structure
US10529818B1 (en) * 2018-07-26 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced flicker noise

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100081245A1 (en) * 2008-09-29 2010-04-01 Advanced Micro Devices, Inc. Methods for fabricating mos devices having highly stressed channels
US20140353733A1 (en) * 2013-06-04 2014-12-04 Global Foundries Inc. Protection of the gate stack encapsulation
TW201535697A (zh) * 2013-11-07 2015-09-16 Renesas Electronics Corp 固態攝影元件及其製造方法
CN104867967A (zh) * 2014-02-26 2015-08-26 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN104900665A (zh) * 2014-03-03 2015-09-09 索尼公司 半导体装置、半导体装置的制造方法以及电子设备
TW201535700A (zh) * 2014-03-03 2015-09-16 Sony Corp 半導體器件及其製造方法，以及電子裝置
CN106340444A (zh) * 2015-07-09 2017-01-18 台湾积体电路制造股份有限公司 隔离结构上具有抗蚀保护氧化物的半导体结构及其制造方法
US20170084620A1 (en) * 2015-09-17 2017-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell and fabricating method thereof
TW201719820A (zh) * 2015-09-17 2017-06-01 台灣積體電路製造股份有限公司 記憶體單元
CN106935648A (zh) * 2015-12-30 2017-07-07 台湾积体电路制造股份有限公司 作为高压装置的栅极电介质的凹陷浅沟槽隔离
CN106972052A (zh) * 2015-12-31 2017-07-21 台湾积体电路制造股份有限公司 半导体结构及其制造方法
CN108231664A (zh) * 2016-12-14 2018-06-29 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113809158A (zh) * 2020-06-11 2021-12-17 格芯(美国)集成电路科技有限公司 具有分段延伸区的晶体管

Also Published As

Publication number Publication date
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US10529818B1 (en) 2020-01-07
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