TW202022949A - 具有低閃爍雜訊的半導體裝置及其形成方法 - Google Patents

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Abstract

在一些實施例中，提供一種半導體裝置。該半導體裝置包含配置於一半導體基板中之一源極區及一汲極區，其中該源極區與該汲極區橫向間隔。一閘極堆疊配置於該半導體基板上及該源極區與該汲極區之間。一蓋層配置於該閘極堆疊上，其中該蓋層之一底面接觸該閘極堆疊之一頂面。側壁間隔件沿該閘極堆疊及該蓋層之側配置。一光阻保護氧化物(RPO)層安置於該蓋層上，其中該RPO層沿該等側壁間隔件之側延伸至該半導體基板。一接觸蝕刻停止層配置於該RPO層、該源極區及該汲極區上。

Description

具有低閃爍雜訊的半導體裝置及其形成方法
本發明實施例係有關具有低閃爍雜訊的半導體裝置及其形成方法。
半導體裝置係利用半導體材料之電導性來影響電子或其相關聯場之電子組件。廣泛使用之一類半導體裝置係一場效電晶體(FET)。一FET包括一對源極/汲極區、一選擇性導電通道及一閘極電極。FET係可尤其用於開關、放大器及記憶體之多功能裝置。FET之實例包含金屬氧化物半導體場效電晶體(MOSFET)。
本發明的一實施例係關於一種半導體裝置，其包括：一源極區及一汲極區，其等安置於一半導體基板中，其中該源極區與該汲極區橫向間隔；一閘極堆疊，其安置於該半導體基板上且配置於該源極區與該汲極區之間；一蓋層，其安置於該閘極堆疊上，其中該蓋層之一底面接觸該閘極堆疊之一頂面；數個側壁間隔件，其等沿該閘極堆疊及該蓋層之側安置；一光阻保護氧化物(RPO)層，其安置於該蓋層上，其中該RPO層沿該等側壁間隔件之側延伸至該半導體基板；及一接觸蝕刻停止層(CESL)，其安置於該RPO層、該源極區及該汲極區上。
本發明的一實施例係關於一種用於形成一半導體裝置之方法，其包括：使一閘極堆疊形成於一半導體基板上；使一蓋層形成於該閘極堆疊上；將一雜訊減少材料植入至該閘極堆疊中；使一源極區及一汲極區形成於該半導體基板中，其中該源極區與該汲極區橫向間隔該閘極堆疊；及對該半導體基板執行一第一退火程序，其中該蓋層經組態以防止該雜訊減少材料在該第一退火程序期間釋氣。
本發明的一實施例係關於一種半導體裝置，其包括：一源極區及一汲極區，其等安置於一半導體基板中，其中該源極區與該汲極區橫向間隔；一導電閘極電極，其與該半導體基板間隔一閘極介電層，其中該導電閘極電極及該閘極介電層配置於該源極區與該汲極區之間；一蓋層，其安置於該導電閘極電極上，其中該蓋層沿該導電閘極電極之對置側及該閘極介電層之對置側延伸以接觸該半導體基板之一頂面；及一接觸蝕刻停止層(CESL)，其安置於該蓋層上，其中該CESL延伸超過該蓋層之側壁且接觸該半導體基板之該頂面。
現將參考圖式來描述本揭露，其中相同元件符號用於係指所有圖中之相同元件，且其中所繪示之結構未必按比例繪製。應瞭解，[實施方式]及對應圖決不限制本揭露之範疇，且[實施方式]及圖式僅提供一些實例來繪示可體現發明概念本身之一些方式。
本揭露提供用於實施本揭露之不同特徵之諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，「使一第一構件形成於一第二構件上方或一第二構件上」可包含其中形成直接接觸之該第一構件及該第二構件之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係為了簡化及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為便於描述，諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者之空間相對術語在本文中可用於描述一元件或構件與另外(若干)元件或構件之關係，如圖中所繪示。空間相對術語除涵蓋圖中所描繪之定向之外，亦意欲涵蓋裝置在使用或操作中之不同定向。設備可依其他方式定向(旋轉90度或依其他定向)且亦可因此解譯本文所使用之空間相對描述詞。
一些金屬氧化物半導體場效電晶體(MOSFET)包括一半導體基板及一淺溝槽隔離(STI)結構。該STI結構安置於該半導體基板中且定界該半導體基板之一裝置區。此外，該MOSFET包括一對源極/汲極區、一選擇性導電通道、一閘極介電質及一閘極電極。該等源極/汲極區安置於該半導體基板中且在該裝置區中橫向間隔。該選擇性導電通道安置於該半導體基板之該裝置區中且自該等源極/汲極區之一者橫向延伸至該等源極/汲極區之另一者。該閘極介電層及該閘極電極配置於該等源極/汲極區之間且安置於該選擇性導電通道上。
上述MOSFET之一挑戰係閃爍雜訊。閃爍雜訊係具有一1/f或「粉紅」功率譜密度之一電子雜訊類型。閃爍雜訊之一來源出現於該選擇性導電通道之一中心部分附近且歸因於由該閘極介電層與該選擇性導電通道之間的一界面處之缺陷狀態捕獲及釋放之電荷載子。歸因於沿該閘極介電層及該選擇性導電通道之該界面之缺陷狀態，該閘極介電層包括可引起載子產生發生且可引起該選擇性導電通道之傳導性之無用波動的陷阱。
閃爍雜訊之另一來源出現於該選擇性導電通道之一周邊部分附近且歸因於在該STI結構與該選擇性導電通道之間的一界面處之STI角處捕獲及釋放之電荷載子。該等STI角係位於該選擇性導電通道之對置側上且與該半導體基板之該裝置區中之該STI結構交界之該半導體基板之頂部剖面角。歸因於沿STI角之缺陷狀態，該等STI角亦可促成該選擇性導電通道之傳導性之無用波動。
用於緩解閃爍雜訊之一方法係將一雜訊減少材料植入至該半導體基板及/或該閘極電極中。例如，可將一雜訊減少材料植入至該閘極電極之一頂面及/或該半導體基板之一頂面中。可對該半導體基板執行一第一退火程序以透過該閘極電極將該雜訊減少材料擴散至該閘極介電層與該選擇性導電通道之間的一界面及沿該STI角擴散。該雜訊減少材料經組態以藉由接合至存在於缺陷狀態中之懸鍵來降低閃爍雜訊。然而，該MOSFET之製造使用可引起該雜訊減少材料透過該閘極電極及/或該半導體基板釋氣之一或多個後續退火程序(例如一源極/汲極區退火)。歸因於該雜訊減少材料之釋氣，用於減少影響該MOSFET之閃爍雜訊之該雜訊減少材料之效力被減弱。
因此，本揭露係針對一種形成具有一防釋氣層之一MOSFET之方法，該防釋氣層安置於一閘極電極及/或一半導體基板之部分上以防止雜訊減少材料在一或多個後續退火程序(例如一源極/汲極區退火)期間釋氣。該防釋氣層充當防止該雜訊減少材料透過該閘極及/或該半導體基板滲出而釋放至周圍環境之一蓋層。因此，當執行一後續退火程序時，該防釋氣層可防止一定量之雜訊減少材料自該MOSFET釋氣。在一些實施例中，該防釋氣層之形成可併入至已用於形成該MOSFET之其他構件(例如矽化源極/汲極區)之程序步驟(例如一光阻保護氧化物(RPO)層)中。因此，該防釋氣層可藉由減少影響一MOSFET之閃爍雜訊量來提高MOSFET之裝置效能。
圖1繪示具有一防釋氣層之一金屬氧化物半導體場效電晶體(MOSFET) 100之一些實施例之一剖面圖。
MOSFET 100包括安置於一半導體基板102內之一對源極/汲極區104。源極/汲極區104彼此橫向間隔。在一些實施例中，源極/汲極區104可包括一第一摻雜類型(例如n型摻雜)。
一閘極堆疊106安置於半導體基板102上且配置於源極/汲極區104之間。閘極堆疊106包括與半導體基板102間隔一閘極介電層110之一導電閘極電極108。
一雜訊減少材料111安置於半導體基板102之一上表面附近。在一些實施例中，雜訊減少材料111安置於閘極介電層110及半導體基板102之一界面附近。在進一步實施例中，雜訊減少材料111安置於半導體基板102之一上表面附近之源極/汲極區104中。儘管雜訊減少材料111繪示為在半導體基板102內，但應瞭解，雜訊減少材料111亦可在閘極堆疊106內(例如在導電閘極電極108內)。在進一步實施例中，雜訊減少材料111可包括氟(F)、氯(Cl)、氫(H2 )、氘(2 H)或其類似者。
一圖案化防釋氣層112安置於閘極堆疊106上。在一些實施例中，圖案化防釋氣層112具有實質上與閘極堆疊106之側壁對準之側壁。在進一步實施例中，圖案化防釋氣層112可沿閘極堆疊106之側延伸至源極/汲極區104上。在進一步實施例中，圖案化防釋氣層112可包括氮化矽、二氧化矽(SiO2 )、氮氧化矽(例如SiON)或其類似者。在進一步實施例中，圖案化防釋氣層112可被視為一蓋層。
在圖案化防釋氣層112形成於閘極堆疊106上之後，可使用一或多個後續退火程序(例如一源極/汲極區退火)來完成MOSFET 100之形成。由於使圖案化防釋氣層112形成於閘極堆疊106上，所以圖案化防釋氣層112可防止雜訊減少材料111在一或多個後續退火程序期間透過閘極堆疊106滲出而釋放至周圍環境。因此，可藉由增加在一或多個後續退火程序之後存在於MOSFET 100中之雜訊減少材料111之量來減少影響MOSFET 100之閃爍雜訊量。另外，在一些實施例中，圖案化防釋氣層112之形成可併入至可已用於形成MOSFET 100之其他構件(例如矽化源極/汲極區)之程序步驟(例如一光阻保護氧化物(RPO)層)中。因此，圖案化防釋氣層112可在不增加製造MOSFET 100之成本之情況下藉由減少影響MOSFET 100之閃爍雜訊量來提高裝置效能。
圖2繪示具有一防釋氣層之一MOSFET 200之一些更詳細實施例之一剖面圖。
MOSFET 200包括安置於半導體基板102中之一井202。井202可具有一第一摻雜類型(例如p型摻雜)。半導體基板102可包括任何類型之半導體本體(例如單晶矽/CMOS塊體、矽鍺(SiGe)、絕緣體上覆矽(SOI)等等)。
一隔離結構204可安置於半導體基板102內且包圍井202。隔離結構204可為一淺溝槽隔離(STI)區或一深溝槽隔離(DTI)區。在進一步實施例中，隔離結構204可具有定界井202之側之一環形佈局。
一對源極/汲極區104安置於半導體基板102內。源極/汲極區104彼此橫向間隔一選擇性導電通道206。選擇性導電通道206定義為自源極/汲極區104之一者沿半導體基板102之一頂面橫向延伸至源極/汲極區104之另一者的井202之一部分。在一些實施例中，源極/汲極區104可包括不同於第一摻雜類型之一第二摻雜類型(例如n型摻雜)。
一閘極堆疊106安置於半導體基板102上且配置於源極/汲極區104之間。閘極堆疊106包括與半導體基板102間隔一閘極介電層110之一導電閘極電極108。在一些實施例中，側壁間隔件208沿閘極堆疊106之對置側配置，使得導電閘極電極108之側及閘極介電層110之側接觸側壁間隔件208。
在一些實施例中，導電閘極電極108包括多晶矽。在此等實施例中，閘極介電層110可包括諸如氧化物(例如SiO2 )、氮化物(例如氮化矽)或其類似者之一介電材料。在其他實施例中，導電閘極電極108可包括諸如鋁、銅、鈦、鉭、鎢、鉬、鈷或其類似者之一金屬。在此等實施例中，閘極介電層110可包括諸如氧化鉿、氧化鉿矽、氧化鉿鉭、氧化鋁、氧化鋯或其類似者之一高k介電材料。在一些實施例中，側壁間隔件208可包括氧化物、氮化物、碳化物或其類似者。
一對輕度摻雜源極/汲極延伸區210安置於半導體基板102內且延伸於側壁間隔件208下方。輕度摻雜源極/汲極延伸區210橫向隔開且分別接觸源極/汲極區104。在一些實施例中，輕度摻雜源極/汲極延伸區210包括第二摻雜類型(例如n型摻雜)。在進一步實施例中，輕度摻雜源極/汲極延伸區210具有不同於源極/汲極區104之一摻雜濃度。
一雜訊減少材料111安置於半導體基板102之一上表面附近。在一些實施例中，雜訊減少材料111安置於閘極介電層110及半導體基板102之一界面附近。在進一步實施例中，雜訊減少材料111安置於半導體基板102之一上表面附近之源極/汲極區104中。在進一步實施例中，雜訊減少材料111可安置於半導體基板102之上表面附近之輕度摻雜源極/汲極延伸區210中及/或半導體基板102之上表面附近之隔離結構204中。雜訊減少材料111可包括氟(F)、氯(Cl)、氫(H2 )、氘(2 H)或其類似者。
一圖案化防釋氣層112安置於閘極堆疊106上。在一些實施例中，圖案化防釋氣層112之一最下表面接觸導電閘極電極108之一最上表面。在各種實施例中，圖案化防釋氣層112具有實質上與閘極堆疊106之側壁對準之側壁。在進一步實施例中，側壁間隔件208可接觸圖案化防釋氣層112之對置側。在進一步實施例中，圖案化防釋氣層112之最上表面可實質上與側壁間隔件208之一最上部分對準。防釋氣層可包括氮化矽、二氧化矽(SiO2 )、氮氧化矽(例如SiON)或其類似者。
一光阻保護氧化物(RPO)層212可安置於圖案化防釋氣層112上且沿側壁間隔件208安置至半導體基板102之一上表面。在一些實施例中，RPO層212之一第一底面接觸圖案化防釋氣層112之一上表面且RPO層212之一第二底面接觸半導體基板102之一上表面。在進一步實施例中，RPO層212沿半導體基板102之一上表面橫向延伸以覆蓋源極/汲極區104之一部分。在此等實施例中，RPO層212可自側壁間隔件208橫向延伸大於或等於約0.2微米(μm)之一距離。
在一些實施例中，RPO層212可沿半導體基板102之上表面橫向延伸而覆蓋隔離結構204之一部分。在此等實施例中，RPO層212可橫向延伸超過源極/汲極區104而覆蓋隔離結構204達大於或等於約0.2 μm之一距離。在其他實施例中，RPO層212係選用的。RPO層212可包括氮化矽、二氧化矽(SiO2 )、氮氧化矽(例如SiON)或其類似者。
一接觸蝕刻停止(CESL) 214安置於RPO層212上且橫向延伸於源極/汲極區104及隔離結構204上。在一些實施例中，CESL 214之一第一底面接觸RPO層212之一上表面，且CESL 214之一第二底面接觸半導體基板102之一上表面。在進一步實施例中，CESL 214係完全覆蓋MOSFET 200之一保形層。在各種實施例中，CESL可包括氧化物(例如SiO2 )、氮化物(例如氮化矽)、碳化物(例如碳化矽)或其類似者。
圖3A至圖3B繪示具有一防釋氣層之一MOSFET之一些其他更詳細實施例之各種視圖。圖3A係具有一防釋氣層之MOSFET之一剖面圖。圖3B係具有一防釋氣層之MOSFET之一俯視圖。
一MOSFET 300可包括安置於閘極堆疊106上且沿側壁間隔件208延伸至半導體基板102之一上表面之一圖案化防釋氣層112。在一些實施例中，圖案化防釋氣層112可橫向延伸於源極/汲極區104及隔離結構204上。在各種實施例中，可經由在一積體電路(IC)之其他區中形成一RPO層212之一相同程序來形成圖案化防釋氣層112。在進一步實施例中，一CESL 214安置於圖案化防釋氣層112上且橫向延伸於源極/汲極區104及隔離結構204上。在進一步實施例中，CESL 214之一底面接觸圖案化防釋氣層112之一上表面。
如圖3A之剖面圖中所展示，CESL 214可具有一第一上表面、一第二上表面及一第三上表面。第一表面安置於第二上表面上，且第一上表面及第二上表面兩者配置於閘極堆疊106之一頂面與半導體基板102之一頂面之間。第三上表面安置於第一上表面及第二上表面兩者上且配置於閘極堆疊106之頂面上。在一些實施例中，CESL 214之第一上表面與半導體基板102之一最上表面相距一第一距離d1 。在進一步實施例中，CESL 214之第二上表面與半導體基板102之最上表面相距小於第一距離d1 之一第二距離d2 。在進一步實施例中，CESL 214之第三上表面與閘極堆疊106之頂面相距實質上相同於第二距離d2 之一第三距離d3 。
如圖3B之俯視圖中所展示，圖案化防釋氣層112可沿一第一軸線超過側壁間隔件208之外側壁橫向延伸一第四距離d4 。在一些實施例中，圖案化防釋氣層112可在隔離結構204上沿垂直於第一軸線之一第二軸線橫向延伸一第五距離d5 。在進一步實施例中，第四距離d4 大於或等於約0.2微米(μm)，且第五距離d5 大於或等於約0.2 μm。在進一步實施例中，第四距離d4 及第五距離d5 實質上相同。在其他實施例中，第四距離d4 及第五距離d5 不同。由於使圖案化防釋氣層112延伸超過側壁間隔件208之外側壁而至隔離結構204上，所以圖案化防釋氣層112減少透過MOSFET 300釋氣之雜訊減少材料111之量。因此，可藉由減少影響MOSFET 300之閃爍雜訊量來提高MOSFET 300之效能。
圖4A至圖4B繪示圖3A至圖3B之MOSFET之一些其他實施例。圖4A係具有一防釋氣層之MOSFET之一剖面圖。圖4B係具有一防釋氣層之MOSFET之一俯視圖。
如圖4A至圖4B中所展示，圖案化防釋氣層112部分延伸於隔離結構204上。在一些實施例中，圖案化防釋氣層112在第一橫向方向上延伸以與隔離結構204重疊一第六距離d6 。在進一步實施例中，第六距離d6 大於或等於約0.2 μm。在進一步實施例中，第六距離d6 及第五距離d5 實質上相同。在其他實施例中，第六距離d6 及第五距離d5 不同。
圖5至圖19繪示用於形成具有一防釋氣層之一MOSFET之一些實施例之一系列剖面圖。儘管關於一方法來描述圖5至圖19，但應瞭解，圖5至圖19中所揭露之結構不受限於此一方法，而是可獨立作為獨立於方法之結構。
如由圖5所繪示，使一隔離結構204形成於一半導體基板102內。在一些實施例中，可藉由選擇性蝕刻半導體基板102以在半導體基板102中形成一溝槽且隨後使用一介電材料填充該溝槽來形成隔離結構204。在進一步實施例中，藉由使一遮罩層(圖中未展示)形成於半導體基板102上且隨後使半導體基板102暴露於一蝕刻劑(其經組態以選擇性移除半導體基板102之未遮罩部分)來選擇性蝕刻半導體基板102。在進一步實施例中，介電材料可包括氧化物(例如氧化矽)、氮化物、碳化物或其類似者。
如由圖6所繪示，使一井202形成於半導體基板102內。井202係具有一第一摻雜類型(例如p型摻雜)之半導體基板102之一區。在一些實施例中，井202具有與半導體基板102之鄰接區之摻雜類型相反之一摻雜類型。在各種實施例中，井202可藉由一離子植入程序來形成且可利用一遮罩層(圖中未展示)來將離子選擇性植入至半導體基板102中。
如由圖7所繪示，使一介電層702及一導電層704形成於隔離結構204及井202上，使得介電層702使導電層704與半導體基板102分離。在一些實施例中，介電層702可為二氧化矽、高k介電質或一些其他介電質。在進一步實施例中，導電層704可為摻雜多晶矽、金屬或一些其他導體。在其他實施例中，導電層704可為經歷一後續摻雜程序(例如離子植入)之多晶矽。
在一些實施例中，用於形成介電層702及導電層704之一程序包括：使介電層702沈積或生長於半導體基板102之隔離結構204及井202上，且隨後使導電層704沈積或生長於介電層702上。在進一步實施例中，可藉由熱氧化、化學氣相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)、濺鍍或一些其他沈積或生長程序來沈積或生長介電層702。在進一步實施例中，可藉由CVD、PVD、ALD、濺鍍、電化學電鍍、無電式電鍍或一些其他沈積或生長程序來沈積或生長導電層704。
如由圖8所繪示，使一防釋氣層802形成於導電層704上。在一些實施例中，防釋氣層802可包括氮化矽、二氧化矽(SiO2 )、氮氧化矽(例如SiON)或其類似者。在進一步實施例中，可藉由熱氧化、CVD、PVD、ALD、濺鍍或一些其他沈積或生長程序來使防釋氣層802沈積或生長於導電層704上。
如由圖9所繪示，使一雜訊減少材料111形成於半導體基板102上。在一些實施例中，可藉由將一摻雜劑物種902選擇性植入至防釋氣層802中來形成雜訊減少材料111。在各種實施例中，摻雜劑物種902可包括氟(F)、氯(Cl)、氫(H2 )、氘(2 H)或其類似者。在其他實施例中，可藉由將摻雜劑物種902選擇性植入至導電層704中來形成雜訊減少材料111。在此等實施例中，在將摻雜劑物種902植入至導電層704中之後形成防釋氣層802。在進一步實施例中，可在形成介電層702、導電層704及/或防釋氣層802之前形成雜訊減少材料111。在此等實施例中，使雜訊減少材料111形成於半導體基板102之一上表面上。
如由圖10所繪示，在將雜訊減少材料111植入至防釋氣層802中之後，對半導體基板102執行一第一退火1002。第一退火1002經組態以使雜訊減少材料111擴散至半導體基板102之一上區。例如，雜訊減少材料111可擴散至介電層702與井202之間的一界面、隔離結構204與介電層702之間的一界面及/或安置於半導體基板102之一上表面附近之隔離結構204及井202之一角處。儘管雜訊減少材料111繪示為在半導體基板102內，但應瞭解，雜訊減少材料111亦可在介電層702及/或導電層704內。在進一步實施例中，一些雜訊減少材料111安置於介電層702中且一些雜訊減少材料安置於半導體基板102中。在各種實施例中，可在約750°C處執行第一退火1002，且可執行第一退火1002約2至4小時。
如由圖11所繪示，將導電層704及介電層702圖案化為一閘極堆疊106，且將防釋氣層802圖案化為一圖案化防釋氣層112。閘極堆疊106包括與半導體基板102間隔一閘極介電層110之一導電閘極電極108。在一些實施例中，可在形成防釋氣層802及/或植入雜訊減少材料111之前圖案化導電層704及介電層702。
在一些實施例中，用於圖案化導電層704、介電層702及防釋氣層802之一程序包括使一圖案化遮罩層(圖中未展示)形成於防釋氣層802上。在各種實施例中，圖案化遮罩層可藉由一旋塗程序來形成且使用光微影來圖案化。在進一步實施例中，程序包括：在圖案化遮罩層就位之後，執行一蝕刻至防釋氣層802、導電層704及介電層702中，且隨後剝離圖案化遮罩層。在進一步實施例中，藉由一單一圖案化程序來圖案化導電層704、介電層702及防釋氣層802。在其他實施例中，執行一第一圖案化程序以圖案化防釋氣層802且執行一第二圖案化程序以圖案化導電層704及介電層702。
如由圖12所繪示，使一對輕度摻雜源極/汲極延伸區210形成於井202中。在一些實施例中，輕度摻雜源極/汲極延伸區210包括不同於第一摻雜類型(例如p型摻雜)之一第二摻雜類型(例如n型摻雜)。在各種實施例中，輕度摻雜源極/汲極延伸區對210可藉由一離子植入程序來形成且可利用一遮罩層(圖中未展示)來將離子選擇性植入至半導體基板102中。在進一步實施例中，可在形成輕度摻雜源極/汲極延伸區210期間將雜訊減少材料111植入至閘極堆疊106、圖案化防釋氣層112及半導體基板102中。
如由圖13所繪示，使側壁間隔件208形成於半導體基板102上且沿閘極堆疊106及圖案化防釋氣層112之側形成。在一些實施例中，可藉由將一間隔層沈積於半導體基板102、閘極堆疊106及圖案化防釋氣層112上來形成側壁間隔件208。在進一步實施例中，可藉由PVD、CVD、ALD、濺鍍或一些其他沈積程序來沈積間隔層。隨後，在進一步實施例中，蝕刻間隔層以自水平表面移除間隔層以留下沿閘極堆疊106及圖案化防釋氣層112之對置側之間隔層作為側壁間隔件208。在各種實施例中，間隔層可包括氮化矽、二氧化矽(SiO2 )、氮氧化矽(例如SiON)或其類似者。在一些實施例中，可在形成輕度摻雜源極/汲極延伸區210之前形成側壁間隔件208。在此等實施例中，可使用一傾斜植入程序來形成輕度摻雜源極/汲極延伸區210。
如由圖14所繪示，使一對源極/汲極區104形成於井202內。在一些實施例中，源極/汲極區對104包括第二摻雜類型(例如n型摻雜)。在進一步實施例中，源極/汲極區104分別鄰接輕度摻雜源極/汲極延伸區210。在進一步實施例中，源極/汲極區104具有不同於輕度摻雜源極/汲極延伸區210之一摻雜濃度。在各種實施例中，源極/汲極區104可藉由一離子植入程序來形成且可利用一遮罩層(圖中未展示)來將離子選擇性植入至半導體基板102中。在進一步實施例中，可在形成源極/汲極區104期間將雜訊減少材料111植入至閘極堆疊106、圖案化防釋氣層112及半導體基板102中。
如由圖15所繪示，使一光阻保護氧化物(RPO)層212形成於圖案化防釋氣層112及半導體基板102上且沿側壁間隔件208形成。在一些實施例中，RPO層212可包括氮化矽、二氧化矽(SiO2 )、氮氧化矽(例如SiON)或其類似者。
在一些實施例中，用於形成RPO層212之一程序可包括使一保形RPO層(圖中未展示)沈積或生長於閘極堆疊106、側壁間隔件208及半導體基板102上。可藉由熱氧化、CVD、PVD、ALD、濺鍍或一些其他沈積或生長程序來沈積或生長保形RPO層。在各種實施例中，一圖案化遮罩層藉由一旋塗程序來形成於保形RPO層上且使用光微影來圖案化。在進一步實施例中，在圖案化遮罩就位之後，執行一蝕刻至保形RPO層中，且隨後剝離圖案化遮罩層。
在一些實施例中，RPO層212可經形成使得圖案化防釋氣層112 (或圖案化防釋氣層112之一部分)未由RPO層212覆蓋。在進一步實施例中，RPO層212可形成於導電閘極電極108上，使得RPO層212之一底面接觸導電閘極電極108。在此一實施例中，可不形成圖案化防釋氣層112且RPO層212可防止雜訊減少材料111在一或多個後續退火程序期間釋氣。在進一步實施例中，圖案化防釋氣層112、RPO層212或兩者之一組合可防止雜訊減少材料111釋氣，使得閘極介電層110與半導體基板102之間的一界面附近之雜訊減少材料111之一濃度大於或等於約1.0×1021 cm-3 。在進一步實施例中，RPO層212可用於形成MOSFET之其他構件(例如矽化源極/汲極區)，其可在不增加製造一MOSFET之成本之情況下提高裝置效能(例如藉由限制用於形成MOSFET之程序步驟之量)。
如由圖16所繪示，對半導體基板102執行一第二退火程序1602。在一些實施例中，第二退火程序1602係經組態以使源極/汲極區104之一摻雜劑物種(例如磷、砷等等)擴散至半導體基板102中之一驅入退火程序。在第二退火程序1602期間，雜訊減少材料111可藉由透過閘極堆疊106及/或半導體基板102滲出至一周圍環境來釋氣。然而，由於使圖案化防釋氣層112形成於閘極堆疊(及/或半導體基板102)上，所以圖案化防釋氣層112可防止一定量之雜訊減少材料111自MOSFET釋氣。
如由圖17所繪示，在一些實施例中，使矽化物層1702形成於源極/汲極區104上。在一些實施例中，一額外矽化物層(圖中未展示)形成於導電閘極電極108上。在各種實施例中，矽化物層1702可包括鎳(例如矽化鎳)、鈦(例如矽化鈦)、鈷(例如矽化鈷)、鉑(例如矽化鉑)、鎢(例如矽化鎢)或其類似者。
在一些實施例中，用於形成矽化物層1702之一程序包括：沈積覆蓋RPO層212及半導體基板102之一過渡金屬層，且隨後加熱該過渡金屬層，使得其與暴露矽反應而形成矽化物層1702。在進一步實施例中，程序包括藉由一蝕刻來移除過渡金屬層(及/或RPO層212)之未反應材料。在進一步實施例中，程序可為一自對準程序。
如由圖18所繪示，使一接觸蝕刻停止(CESL) 214形成於RPO層212及半導體基板102上。在一些實施例中，CESL 214可包括氮化矽、二氧化矽(SiO2 )、氮氧化矽(例如SiON)或其類似者。在進一步實施例中，可藉由熱氧化、CVD、PVD、ALD、濺鍍或一些其他沈積或生長程序來使CESL 214沈積或生長於RPO層212及半導體基板102上。在進一步實施例中，CESL 214保形地形成於RPO層212及半導體基板102上。
如由圖19所繪示，使一層間介電(ILD)層1902形成於CESL 214上。ILD層1902可形成有一平坦上表面且可包括氧化物、氮化物、低k介電質或一些其他介電質。在一些實施例中，可藉由CVD、PVD、濺鍍或一些其他沈積或生長程序來形成ILD層1902。在進一步實施例中，可對ILD層1902執行一平坦化程序(例如一化學機械平坦化(CMP))以形成一實質上平坦上表面。
亦由圖19所繪示，形成延伸穿過ILD層1902及CESL 214而至源極/汲極區104及/或矽化物層1702之接點1904。在一些實施例中，可形成延伸穿過ILD層1902而至導電閘極電極108之一接點1904。在進一步實施例中，矽化物層(圖中未展示)可形成於導電閘極電極108上且接點1904可延伸穿過ILD層1902而至矽化物層(圖中未展示)。
在一些實施例中，用於形成接點1904之一程序包括執行一蝕刻至ILD層1902中以形成對應於接點1904之接點開口。在一些實施例中，可在一圖案化遮罩層形成於ILD層1902上之後執行蝕刻。在進一步實施例中，程序包括使用一導電材料(例如鎢)來填充接點開口。在進一步實施例中，可藉由沈積或生長覆蓋ILD層1902之一導電層(其填充接點開口)且隨後對ILD層1902執行一平坦化(例如CMP)來填充接點開口。
儘管圖中未展示，但額外介電層及導電構件可隨後形成於ILD層1902上。例如，一或多個額外ILD層、電線、通路及/或鈍化層可形成於ILD層1902上。
如圖20中所繪示，提供用於形成具有一防釋氣層之一MOSFET之一方法之一些實施例之一流程圖2000。儘管圖20之流程圖2000在本文中繪示及描述為一系列動作或事件，但應瞭解，此等動作或事件之繪示順序不應被解譯為具限制意義。例如，一些動作可依不同順序發生及/或與除本文所繪示及/或描述之動作或事件之外之其他動作或事件同時發生。此外，可無需所有繪示動作來實施本文之描述之一或多個態樣或實施例，而是可在一或多個單獨動作及/或階段中實施本文所描繪之動作之一或多者。
在2002中，使一隔離結構形成於半導體基板內。圖5繪示對應於動作2002之一些實施例之一剖面圖。
在2004中，使一井形成於半導體基板內。圖6繪示對應於動作2004之一些實施例之一剖面圖。
在2006中，使一介電層、一導電層及一防釋氣層形成於半導體基板上，其中防釋氣層安置於導電層上且導電層與半導體基板間隔介電層。圖7至圖8繪示對應於動作2006之一些實施例之剖面圖。
在2008中，使一雜訊減少材料形成於半導體基板上。圖9繪示對應於動作2008之一些實施例之一剖面圖。
在2010中，對半導體基板執行一第一退火以使雜訊減少材料擴散至介電層與半導體基板之間的一界面。圖10繪示對應於動作2010之一些實施例之一剖面圖。
在2012中，將導電層及介電層圖案化為一閘極堆疊且將防釋氣層圖案化為一圖案化防釋氣層。圖11繪示對應於動作2012之一些實施例之一剖面圖。
在2014中，使一對輕度摻雜源極/汲極延伸區形成於半導體基板內。圖12繪示對應於動作2014之一些實施例之一剖面圖。
在2016中，使側壁間隔件沿閘極堆疊及圖案化防釋氣層之對置側形成。圖13繪示對應於動作2016之一些實施例之一剖面圖。
在2018中，使一對源極/汲極區形成於半導體基板內。圖14繪示對應於動作2018之一些實施例之一剖面圖。
在2020中，使一光阻保護氧化物(RPO)層形成於圖案化防釋氣層及半導體基板上且沿側壁間隔件形成。圖15繪示對應於動作2020之一些實施例之一剖面圖。
在2022中，對半導體基板執行一第二退火。圖16繪示對應於動作2022之一些實施例之一剖面圖。
在2024中，使矽化物層形成於源極/汲極區上。圖17繪示對應於動作2024之一些實施例之一剖面圖。
在2026中，使一接觸蝕刻停止層(CESL)形成於RPO層及半導體基板上。圖18繪示對應於動作2026之一些實施例之一剖面圖。
在2028中，使一層間介電(ILD)層形成於CESL上。圖19繪示對應於動作2028之一些實施例之一剖面圖。
在2030中，形成延伸穿過ILD層及CESL而至矽化物層之接點。圖19繪示對應於動作2030之一些實施例之一剖面圖。
在一些實施例中，本申請案提供一種半導體裝置。該半導體裝置包括安置於一半導體基板中之一源極區及一汲極區，其中該源極區與該汲極區橫向間隔。一閘極堆疊安置於該半導體基板上且配置於該源極區與該汲極區之間。一蓋層安置於該閘極堆疊上，其中該蓋層之一底面接觸該閘極堆疊之一頂面。側壁間隔件沿該閘極堆疊及該蓋層之側安置。一光阻保護氧化物(RPO)層安置於該蓋層上，其中該RPO層沿該等側壁間隔件之側延伸至該半導體基板。一接觸蝕刻停止層(CESL)安置於該RPO層、該源極區及該汲極區上。
在其他實施例中，本申請案提供一種用於形成一半導體裝置之方法。該方法包括使一閘極堆疊形成於一半導體基板上。使一蓋層形成於該閘極堆疊上。將一雜訊減少材料植入至該閘極堆疊中。使一源極區及一汲極區形成於該半導體基板中，其中該源極區與該汲極區橫向間隔該閘極堆疊。對該半導體基板執行一第一退火程序，其中該蓋層經組態以防止該雜訊減少材料在該第一退火程序期間釋氣。
在其他實施例中，本申請案提供一種半導體裝置。該半導體裝置包括安置於一半導體基板中之一源極區及一汲極區，其中該源極區與該汲極區橫向間隔。一導電閘極電極與該半導體基板間隔一閘極介電層，其中該導電閘極電極及該閘極介電層配置於該源極區與該汲極區之間。一蓋層安置於該導電閘極電極上，其中該蓋層沿該導電閘極電極之對置側及該閘極介電層之對置側延伸以接觸該半導體基板之一頂面。一接觸蝕刻停止層(CESL)安置於該蓋層上，其中該CESL延伸超過該蓋層之側壁且接觸該半導體基板之該頂面。
上文概述了若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可容易地使用本揭露作為設計或修改用於實施相同目的及/或達成本文所引入之實施例之相同優點之其他程序及結構的一基礎。熟習技術者亦應認識到，此等等效構造不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下對本文作出各種改變、取代及更改。
100:金屬氧化物半導體場效電晶體(MOSFET) 102:半導體基板 104:源極/汲極區 106:閘極堆疊 108:導電閘極電極 110:閘極介電層 111:雜訊減少材料 112:圖案化防釋氣層 200:MOSFET 202:井 204:隔離結構 206:選擇性導電通道 208:側壁間隔件 210:輕度摻雜源極/汲極延伸區 212:光阻保護氧化物(RPO)層 214:接觸蝕刻停止層(CESL) 300:MOSFET 702:介電層 704:導電層 802:防釋氣層 902:摻雜劑物種 1002:第一退火 1602:第二退火程序 1702:矽化物層 1902:層間介電(ILD)層 1904:接點 2000:流程圖 2002:動作 2004:動作 2006:動作 2008:動作 2010:動作 2012:動作 2014:動作 2016:動作 2018:動作 2020:動作 2022:動作 2024:動作 2026:動作 2028:動作 2030:動作 d1:第一距離 d2:第二距離 d3:第三距離 d4:第四距離 d5:第五距離 d6:第六距離
自結合附圖來解讀之以下詳細描述最佳理解本揭露之態樣。應注意，根據行業標準做法，各種構件未按比例繪製。事實上，為使討論清楚，可任意增大或減小各種構件之尺寸。
圖1繪示具有一防釋氣層之一金屬氧化物半導體場效電晶體(MOSFET)之一些實施例之一剖面圖。
圖2繪示具有一防釋氣層之一MOSFET之一些更詳細實施例之一剖面圖。
圖3A至圖3B繪示具有一防釋氣層之一MOSFET之一些其他更詳細實施例之各種視圖。
圖4A至圖4B繪示圖3A至圖3B之MOSFET之一些其他實施例。
圖5至圖19繪示用於形成具有一防釋氣層之一MOSFET之一些實施例之一系列剖面圖。
圖20繪示用於形成具有一防釋氣層之一MOSFET之一方法之一些實施例之一流程圖。
102:半導體基板
104:源極/汲極區
106:閘極堆疊
108:導電閘極電極
110:閘極介電層
111:雜訊減少材料
112:圖案化防釋氣層
200:金屬氧化物半導體場效電晶體(MOSFET)
202:井
204:隔離結構
206:選擇性導電通道
208:側壁間隔件
210:輕度摻雜源極/汲極延伸區
212:光阻保護氧化物(RPO)層
214:接觸蝕刻停止層(CESL)

Claims (20)

  1. 一種半導體裝置，其包括： 一源極區及一汲極區，其等安置於一半導體基板中，其中該源極區與該汲極區橫向間隔； 一閘極堆疊，其安置於該半導體基板上且配置於該源極區與該汲極區之間； 一蓋層，其安置於該閘極堆疊上，其中該蓋層之一底面接觸該閘極堆疊之一頂面； 數個側壁間隔件，其等沿該閘極堆疊及該蓋層之側安置； 一光阻保護氧化物(RPO)層，其安置於該蓋層上，其中該RPO層沿該等側壁間隔件之側延伸至該半導體基板；及 一接觸蝕刻停止層(CESL)，其安置於該RPO層、該源極區及該汲極區上。
  2. 如請求項1之半導體裝置，其進一步包括： 一第一隔離區，其安置於該半導體基板中且配置於該源極區之一對置側上作為該閘極堆疊； 一第二隔離區，其安置於該半導體基板中且配置於該汲極區之一對置側上作為該閘極堆疊；且 其中該RPO層在相反橫向方向上延伸於該閘極堆疊之對置側上以至少部分覆蓋該第一隔離區且至少部分覆蓋該第二隔離區。
  3. 如請求項2之半導體裝置，其中該RPO層部分覆蓋大於或等於約0.2微米之該源極區且部分覆蓋大於或等於約0.2微米之該汲極區。
  4. 如請求項1之半導體裝置，其中該蓋層之一頂面接觸該RPO層之一底面且該蓋層之側壁接觸該等側壁間隔件。
  5. 如請求項4之半導體裝置，其中該RPO層具有延伸於該源極區之一部分上之一水平延伸段及自該水平延伸段之一上表面向外突出且沿該等側壁間隔件之一者垂直延伸之一垂直延伸段。
  6. 如請求項5之半導體裝置，其中該CESL具有一第二上表面上方之一第一上表面，且其中該第一上表面及該第二上表面配置於該閘極堆疊之一頂面與該半導體基板之一頂面之間。
  7. 如請求項6之半導體裝置，其中該CESL具有配置於該閘極堆疊之一頂面上之一第三上表面，且其中該第三上表面與該閘極堆疊之一上表面相距一第一距離且該第二上表面與該半導體基板之該上表面相距實質上等於該第一距離之一第二距離。
  8. 一種用於形成一半導體裝置之方法，其包括： 使一閘極堆疊形成於一半導體基板上； 使一蓋層形成於該閘極堆疊上； 將一雜訊減少材料植入至該閘極堆疊中； 使一源極區及一汲極區形成於該半導體基板中，其中該源極區與該汲極區橫向間隔該閘極堆疊；及 對該半導體基板執行一第一退火程序，其中該蓋層經組態以防止該雜訊減少材料在該第一退火程序期間釋氣。
  9. 如請求項8之方法，其進一步包括： 在將該雜訊減少材料植入至該閘極堆疊中之後且在執行該第一退火程序之前，執行經組態以使該雜訊減少材料擴散至該閘極堆疊與該半導體基板之間的一界面之一第二退火程序。
  10. 如請求項8之方法，其進一步包括： 使側壁間隔件沿該閘極堆疊之側壁及該蓋層之側壁形成。
  11. 如請求項10之方法，其進一步包括： 使一接觸蝕刻停止層(CESL)形成於該蓋層上，其中該CESL沿該等側壁間隔件延伸至該源極區及該汲極區上。
  12. 如請求項8之方法，其進一步包括： 使側壁間隔件沿該閘極堆疊之側壁形成；且 其中該蓋層延伸於該等側壁間隔件及該源極區之一部分及該汲極區之一部分上。
  13. 如請求項12之方法，其進一步包括： 使一接觸蝕刻停止層(CESL)形成於該蓋層上，其中該CESL沿該等側壁間隔件延伸至該源極區及該汲極區上。
  14. 如請求項8之方法，其進一步包括： 使一源極延伸區及一汲極延伸區形成於該半導體基板中，其中在形成該源極延伸區及該汲極延伸區期間將該雜訊減少材料植入至該基板中。
  15. 如請求項8之方法，其中該雜訊減少材料包括氟、氯或氫。
  16. 如請求項8之方法，其中該蓋層包括氮化矽或氧化物。
  17. 一種半導體裝置，其包括： 一源極區及一汲極區，其等安置於一半導體基板中，其中該源極區與該汲極區橫向間隔； 一導電閘極電極，其與該半導體基板間隔一閘極介電層，其中該導電閘極電極及該閘極介電層配置於該源極區與該汲極區之間； 一蓋層，其安置於該導電閘極電極上，其中該蓋層沿該導電閘極電極之對置側及該閘極介電層之對置側延伸以接觸該半導體基板之一頂面；及 一接觸蝕刻停止層(CESL)，其安置於該蓋層上，其中該CESL延伸超過該蓋層之側壁且接觸該半導體基板之該頂面。
  18. 如請求項17之半導體裝置，其進一步包括： 一第一隔離區，其安置於該半導體基板中且配置於該源極區之一對置側上作為該導電閘極電極，其中該蓋層具有沿該半導體基板之該頂面延伸於該源極區上且至少部分延伸於該第一隔離區上之一第一水平延伸段；及 一第二隔離區，其安置於該半導體基板中且配置於該汲極區之一對置側上作為該導電閘極電極，其中該蓋層具有沿該半導體基板之該頂面延伸於該汲極區上且至少部分延伸於該第二隔離區上之一第二水平延伸段。
  19. 如請求項18之半導體裝置，其進一步包括： 一雜訊減少材料，其安置於該半導體基板與該閘極介電層之間的一界面附近，其中該半導體基板與該閘極介電層之間的該界面附近之該雜訊減少材料之一濃度大於或等於約1.0×1021 cm-3 。
  20. 如請求項19之半導體裝置，其中該蓋層具有安置於該導電閘極電極之對置側上之水平延伸段，且其中該等水平延伸段在相反橫向方向上沿該半導體基板之該頂面延伸以分別至少部分覆蓋該源極區及至少部分覆蓋該汲極區。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI809742B (zh) * 2021-12-03 2023-07-21 南亞科技股份有限公司 半導體元件

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10529818B1 (en) 2018-07-26 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced flicker noise
US11205701B1 (en) * 2020-06-11 2021-12-21 Globalfoundries U.S. Inc. Transistors with sectioned extension regions

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5347283B2 (ja) 2008-03-05 2013-11-20 ソニー株式会社 固体撮像装置およびその製造方法
US7767534B2 (en) * 2008-09-29 2010-08-03 Advanced Micro Devices, Inc. Methods for fabricating MOS devices having highly stressed channels
US8435845B2 (en) 2011-04-06 2013-05-07 International Business Machines Corporation Junction field effect transistor with an epitaxially grown gate structure
US20140353733A1 (en) * 2013-06-04 2014-12-04 Global Foundries Inc. Protection of the gate stack encapsulation
JP6234173B2 (ja) 2013-11-07 2017-11-22 ルネサスエレクトロニクス株式会社 固体撮像素子の製造方法
US9231067B2 (en) * 2014-02-26 2016-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabricating method thereof
JP6217458B2 (ja) * 2014-03-03 2017-10-25 ソニー株式会社 半導体装置およびその製造方法、並びに電子機器
US9633860B2 (en) * 2015-07-09 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with resist protective oxide on isolation structure and method of manufacturing the same
US10038000B2 (en) * 2015-09-17 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell and fabricating method thereof
US10916542B2 (en) * 2015-12-30 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed STI as the gate dielectric of HV device
US10121867B2 (en) * 2015-12-31 2018-11-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and associated fabricating method
US10522642B2 (en) * 2016-12-14 2019-12-31 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor device with air-spacer
US10529818B1 (en) * 2018-07-26 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced flicker noise

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI809742B (zh) * 2021-12-03 2023-07-21 南亞科技股份有限公司 半導體元件

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