JP6217458B2 - 半導体装置およびその製造方法、並びに電子機器 - Google Patents

半導体装置およびその製造方法、並びに電子機器 Download PDF

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Description

本開示は、半導体装置およびその製造方法、並びに電子機器に関し、特に、半導体基板の表面のダングリングボンド終端効果のある原子の濃度を領域ごとに制御する場合に半導体基板の拡大を抑制することができるようにした半導体装置およびその製造方法、並びに電子機器に関する。
CCD(Charge Coupled Device)やCMOS(Complementary Metal-Oxide Semiconductor)イメージセンサなどの固体撮像素子では、画質劣化の要因となる半導体基板の表面の暗電流の低減が重要である。
この暗電流の発生要因の１つは、固体撮像素子の製造過程でCVD(Chemical Vapor Deposition)やドライエッチングなどのプラズマ処理によりチャージアップやＵＶ照射などのプラズマダメージを受け、半導体基板の界面準位が増加することである。
従って、デバイス界面のダングリングボンドを終端させる効果（ダングリングボンド終端効果）のある水素やフッ素などの原子で界面準位を減少させることにより、暗電流を低減させる手法が考案されている。
例えば、パッシベーション膜（ＳｉＮ膜）から水素を脱離させて半導体基板の受光素子であるフォトダイオードの表面のダングリングボンドと結合させ、表面の暗電流を低減させる手法が考案されている。
しかしながら、この手法では、画素部と周辺回路部とが形成される半導体基板の全面に水素が供給されるため、画素部での水素供給量を確保すると、周辺回路部における微細トランジスタへの水素供給量が過剰なものとなる。これにより、半導体基板の表面（デバイス界面）側で水素が余り、HCI(Hot carrier injection)やNBTI（Negative Bias Temperature Instability）耐性が劣化する。
そこで、画素部と周辺回路部で、水素供給源となるパッシベーション膜の残量水素量を異ならせることにより、半導体基板の表面への水素供給量を独立して制御可能にする手法が提案されている（例えば、特許文献１参照）。
特開２００９−１８８０６８号公報
しかしながら、特許文献１の手法では、画素部と周辺回路部の境界から十分な距離が離れていない領域のパッシベーション膜の残量水素量の制御は困難である。従って、この領域に、水素供給量を制御したい能動素子などを配置することはできず、半導体基板が拡大する。
本開示は、このような状況に鑑みてなされたものであり、半導体基板の表面のダングリングボンド終端効果のある原子の濃度を領域ごとに制御する場合に半導体基板の拡大を抑制することができるようにするものである。
本開示の第１の側面の半導体装置は、第１の半導体基板と、前記第１の半導体基板の一部に配置される、ダングリングボンド終端効果のある原子の拡散を防止する原子拡散防止部と、前記第１の半導体基板上の全面に配置される、前記原子を供給する原子供給膜と、前記第１の半導体基板とは異なる機能を提供する第２の半導体基板とを備え、前記原子拡散防止部は、２本のビアと前記２本のビアを支柱とするメタルとにより構成され、前記２本のビアおよび前記メタルの少なくとも１つは、前記原子を吸蔵する原子吸蔵合金の金属膜を有し、前記第１の半導体基板と前記第２の半導体基板は、前記原子供給膜を介して積層されるように構成された半導体装置である。
本開示の第１の側面においては、第１の半導体基板と、前記第１の半導体基板の一部に配置される、ダングリングボンド終端効果のある原子の拡散を防止する原子拡散防止部と、前記第１の半導体基板上の全面に配置される、前記原子を供給する原子供給膜と、前記第１の半導体基板とは異なる機能を提供する第２の半導体基板とが備えられ、前記原子拡散防止部は、２本のビアと前記２本のビアを支柱とするメタルとにより構成され、前記２本のビアおよび前記メタルの少なくとも１つは、前記原子を吸蔵する原子吸蔵合金の金属膜を有し、前記第１の半導体基板と前記第２の半導体基板は、前記原子供給膜を介して積層される。
本開示の第２の側面の製造方法は、第１の半導体基板と、前記第１の半導体基板の一部に配置される、ダングリングボンド終端効果のある原子の拡散を防止する原子拡散防止部と、前記第１の半導体基板上の全面に配置される、前記原子を供給する原子供給膜と、前記第１の半導体基板とは異なる機能を提供する第２の半導体基板とを備え、前記原子拡散防止部は、２本のビアと前記２本のビアを支柱とするメタルとにより構成され、前記２本のビアおよび前記メタルの少なくとも１つは、前記原子を吸蔵する原子吸蔵合金の金属膜を有し、前記第１の半導体基板と前記第２の半導体基板は、前記原子供給膜を介して積層されるように構成された半導体装置を形成する半導体装置の製造方法である。
本開示の第２の側面においては、第１の半導体基板と、前記第１の半導体基板の一部に配置される、ダングリングボンド終端効果のある原子の拡散を防止する原子拡散防止部と、前記第１の半導体基板上の全面に配置される、前記原子を供給する原子供給膜と、前記第１の半導体基板とは異なる機能を提供する第２の半導体基板とを備え、前記原子拡散防止部は、２本のビアと前記２本のビアを支柱とするメタルとにより構成され、前記２本のビアおよび前記メタルの少なくとも１つは、前記原子を吸蔵する原子吸蔵合金の金属膜を有し、前記第１の半導体基板と前記第２の半導体基板は、前記原子供給膜を介して積層されるように構成された半導体装置が形成される。
本開示の第３の側面の電子機器は、第１の半導体基板と、前記第１の半導体基板の一部に配置される、ダングリングボンド終端効果のある原子の拡散を防止する原子拡散防止部と、前記第１の半導体基板上の全面に配置される、前記原子を供給する原子供給膜と、前記第１の半導体基板とは異なる機能を提供する第２の半導体基板とを備え、前記原子拡散防止部は、２本のビアと前記２本のビアを支柱とするメタルとにより構成され、前記２本のビアおよび前記メタルの少なくとも１つは、前記原子を吸蔵する原子吸蔵合金の金属膜を有し、前記第１の半導体基板と前記第２の半導体基板は、前記原子供給膜を介して積層されるように構成された電子機器である。
本開示の第３の側面においては、第１の半導体基板と、前記第１の半導体基板の一部に配置される、ダングリングボンド終端効果のある原子の拡散を防止する原子拡散防止部と前記第１の半導体基板とは異なる機能を提供する第２の半導体基板とが備えられ、前記原子拡散防止部は、２本のビアと前記２本のビアを支柱とするメタルとにより構成され、前記２本のビアおよび前記メタルの少なくとも１つは、前記原子を吸蔵する原子吸蔵合金の金属膜を有し、前記第１の半導体基板と前記第２の半導体基板は、前記原子供給膜を介して積層される。
本開示によれば、半導体基板の表面のダングリングボンド終端効果のある原子の濃度を領域ごとに制御することができる。また、本開示によれば、半導体基板の表面のダングリングボンド終端効果のある原子の濃度を領域ごとに制御する場合に半導体基板の拡大を抑制することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示を適用した半導体装置としてのCMOSイメージセンサの一実施の形態の構成例を示す図である。 図１のCMOSイメージセンサの配置例を示す図である。 CMOSイメージセンサの配置が図２Ａの第１の配置である場合のCMOSイメージセンサの第１の構成例を説明する断面図である。 図３のCMOSイメージセンサの製造方法の第１の例を示す図である。 図３のCMOSイメージセンサの製造方法の第２の例を示す図である。 CMOSイメージセンサの配置が図２Ａの第１の配置である場合のCMOSイメージセンサの第２の構成例を説明する断面図である。 CMOSイメージセンサの配置が図２Ｂの第２の配置である場合のCMOSイメージセンサの第１の構成例を説明する断面図である。 CMOSイメージセンサの配置が図２Ｂの第２の配置である場合のCMOSイメージセンサの第２の構成例を説明する断面図である。 CMOSイメージセンサの配置が図２Ｂの第２の配置である場合のCMOSイメージセンサの第３の構成例を説明する断面図である。 CMOSイメージセンサの配置が図２Ｂの第２の配置である場合のCMOSイメージセンサの第４の構成例を説明する断面図である。 CMOSイメージセンサの配置が図２Ｂの第２の配置である場合のCMOSイメージセンサの第５の構成例を説明する断面図である。 CMOSイメージセンサの配置が図２Ｂの第２の配置である場合のCMOSイメージセンサの第６の構成例を説明する断面図である。 半導体基板の層数が３である場合のCMOSイメージセンサの配置例を示す図である。 本開示を適用した半導体装置としてのCMOSイメージセンサの第２実施の形態の構成例を示す図である。 図１４の画素アレイ部を構成する画素の構成例を示す図である。 図１４のCMOSイメージセンサの水素供給領域と水素抑制領域の例を示す図である。 図１４のCMOSイメージセンサの水素供給領域と水素抑制領域の例を示す図である。 図１４のCMOSイメージセンサの水素供給領域と水素抑制領域の例を示す図である。 図１４のCMOSイメージセンサの水素供給領域と水素抑制領域の例を示す図である。 比較器の構成例を示す図である。 図１４のCMOSイメージセンサの水素供給領域と水素抑制領域の例を示す図である。 水素供給領域および水素抑制領域の構造例を示す断面図および下面図である。 図２２の断面図の一部の拡大図である。 水素抑制領域の他の断面図および側壁面図である。 コンタクトの他の形状の例を示す図である。 コンタクトの他の形状の例を示す図である。 水素抑制領域の他の構造例を示す断面図である。 水素抑制領域の他の構造例を示す断面図である。 本開示を適用した半導体装置としてのCMOSイメージセンサの第３実施の形態の水素抑制領域の構造例を示す図である。 図２９の水素抑制領域の他の構造例を示す図である。 図２９の水素抑制領域の他の構造例を示す図である。 図２９の水素抑制領域の他の構造例を示す図である。 本開示を適用した半導体装置としてのCMOSイメージセンサの第４実施の形態の構成例を示す図である。 図３３のセンサ部と周辺回路部の構造例を示す図である。 図３３のセンサ部と周辺回路部の他の構造例を示す図である。 本開示を適用した半導体装置としての無線装置の構成例を示す図である。 本開示を適用した半導体装置としてのCMOSイメージセンサの第５実施の形態の画素アレイ部と信号処理回路の第１の構造例を示す図である。 水素供給物の他の構造例を示す図である。 水素供給物のさらに他の構造例を示す図である。 図３７の水素供給物と金属材料の配置例を示す概略上面図である。 図３７の水素供給物と金属材料の配置例を示す概略上面図である。 本開示を適用した半導体装置としてのCMOSイメージセンサの第５実施の形態の画素アレイ部と信号処理回路の第２の構造例を示す図である。 図４２のTCVと水素供給物の配置例を示す概略上面図である。 本開示を適用した電子機器としての撮像装置の構成例を示すブロック図である。
以下、本開示の前提および本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１実施の形態：CMOSイメージセンサ（図１乃至図１３）
２．第２実施の形態：CMOSイメージセンサ（図１４乃至図２８）
３．第３実施の形態：CMOSイメージセンサ（図２９乃至図３２）
４．第４実施の形態：CMOSイメージセンサ（図３３乃至図３５）
５．第５実施の形態：無線装置（図３６）
６：第６実施の形態：CMOSイメージセンサ（図３７乃至図４３）
７：第７実施の形態：撮像装置（図４４）
＜第１実施の形態＞
（CMOSイメージセンサの第１実施の形態の構成例）
図１は、本開示を適用した半導体装置としてのCMOSイメージセンサの第１実施の形態の構成例を示す図である。
CMOSイメージセンサ１０は、画素領域１１、制御回路１２、ロジック回路１３、画素駆動線１４、および垂直信号線１５が、図示せぬシリコン基板等の半導体基板(チップ)に形成されたものである。CMOSイメージセンサ１０は、被写体の画像を撮像し、各画素の画素信号を出力する。
具体的には、画素領域１１には、入射光の光量に応じた電荷量の電荷を発生して内部に蓄積する光電変換素子を有する画素が行列状に２次元配置され、画素領域１１は撮像を行う。また、画素領域１１には、行列状の画素に対して行ごとに画素駆動線１４が図の左右方向（行方向）に形成され、列ごとに垂直信号線１５が図の上下方向（列方向）に形成される。
また、制御回路１２は、垂直駆動部２１、カラム処理部２２、水平駆動部２３、およびシステム制御部２４により構成され、画素信号の読み出しを制御する。
具体的には、垂直駆動部２１は、シフトレジスタやアドレスデコーダなどによって構成され、画素領域１１の各画素を行単位等で駆動する。垂直駆動部２１の各行に対応した図示せぬ出力端には、画素駆動線１４の一端が接続されている。垂直駆動部２１の具体的な構成について図示は省略するが、垂直駆動部２１は、読み出し走査系および掃き出し走査系の２つの走査系を有する構成となっている。
読み出し走査系は、各画素からの画素信号を行単位で順に読み出すように、各行を順に選択し、選択行の画素駆動線１４と接続する出力端から選択パルス等を出力する。
掃き出し走査系は、光電変換素子から不要な電荷を掃き出す(リセットする)ために、読み出し走査系の走査よりもシャッタスピードの時間分だけ先行して、各行の画素駆動線１４と接続する出力端から制御パルスを出力する。この掃き出し走査系による走査により、いわゆる電子シャッタ動作が行ごとに順に行われる。ここで、電子シャッタ動作とは、光電変換素子の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことをいう。
垂直駆動部２１の読み出し走査系によって選択された行の各画素から出力される画素信号は、垂直信号線１５の各々を通してカラム処理部２２に供給される。
カラム処理部２２は、画素領域１１の列ごとに信号処理回路を有する。カラム処理部２２の各信号処理回路は、選択行の各画素から垂直信号線１５を通して出力される画素信号に対して、CDS(Correlated Double Sampling)（相関二重サンプリング）処理等のノイズ除去処理、A/D変換処理等の信号処理を行う。CDS処理により、リセットノイズやアンプトランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部２２は、信号処理後の画素信号を一時的に保持する。
水平駆動部２３は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部２２の信号処理回路を順番に選択する。この水平駆動部２３による選択走査により、カラム処理部２２の各信号処理回路で信号処理された画素信号が順番にロジック回路１３に出力される。
システム制御部２４は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部２１、カラム処理部２２、および水平駆動部２３を制御する。
ロジック回路１３は、信号処理部３１とメモリ部３２により構成され、制御回路１２から供給される画素信号に対して所定の信号処理を行う。
具体的には、信号処理部３１は、少なくとも加算処理機能を有する。信号処理部３１は、カラム処理部２２から出力される画素信号に対して加算処理等の種々の信号処理を行う。このとき、信号処理部３１は、必要に応じて、信号処理の途中結果などをメモリ部３２に格納し、必要なタイミングで参照する。信号処理部３１は、信号処理後の画素信号を出力する。
メモリ部３２は、DRAM（Dynamic Random Access Memory）やSRAM（Static Random Access Memory）などにより構成される。
以上のように構成されるCMOSイメージセンサ１０の画素領域１１の各画素、制御回路１２、およびロジック回路１３は、各種の能動素子により構成される。例えば、画素領域の各画素は、フォトダイオードやトランジスタなどにより構成される。
（CMOSイメージセンサの配置例）
図２は、図１のCMOSイメージセンサ１０の配置例を示す図である。
CMOSイメージセンサ１０の画素領域１１、制御回路１２、およびロジック回路１３の配置は、例えば、図２Ａ乃至図２Ｃに示す第１乃至第３の配置のいずれかにすることができる。
即ち、CMOSイメージセンサ１０の画素領域１１、制御回路１２、およびロジック回路１３の配置は、図２Ａに示すように、全てを１つの半導体基板５１に配置する第１の配置にすることができる。
また、CMOSイメージセンサ１０の画素領域１１、制御回路１２、およびロジック回路１３の配置は、図２Ｂに示すように、積層される２つの半導体基板５２と半導体基板５３のうちの一方に画素領域１１と制御回路１２を配置し、他方にロジック回路１３を配置する第２の配置にすることができる。図２Ｂの例では、画素領域１１と制御回路１２は半導体基板５２に配置され、ロジック回路１３は半導体基板５３に配置されている。
さらに、CMOSイメージセンサ１０の画素領域１１、制御回路１２、およびロジック回路１３の配置は、図２Ｃに示すように、積層される２つの半導体基板５４と半導体基板５５のうちの一方に画素領域１１を配置し、他方に制御回路１２とロジック回路１３を配置する第３の配置にすることができる。図２Ｃの例では、画素領域１１は半導体基板５４に配置され、制御回路１２とロジック回路１３は半導体基板５５に配置されている。
（CMOSイメージセンサの能動素子周辺の第１の構成例）
図３は、CMOSイメージセンサ１０の配置が図２Ａの第１の配置である場合のCMOSイメージセンサ１０の能動素子周辺の第１の構成例を説明する断面図である。
図３では、CMOSイメージセンサ１０の能動素子のうちの、濃度の高い水素を供給してダングリングボンドを終端させるトランジスタと、水素の供給を抑制するトランジスタを図示している。また、図３では、半導体基板５１内の構成については図示していない。これらのことは、後述する図６においても同様である。
図３に示すように、半導体基板５１上には、トランジスタ７０−１のゲート電極７１−１と、トランジスタ７０−２のゲート電極７１−２が配置される。トランジスタ７０−１は、水素の供給を抑制し、NBTIなどの耐性を確保する能動素子であり、例えば、半導体基板５１の表面の水素濃度が低い場合に要素信頼性が高い能動素子である。トランジスタ７０−１としては、例えば、制御回路１２のp型MOS（Metal Oxide Semiconductor）トランジスタなどがある。
一方、トランジスタ７０−２は、濃度の高い水素を供給してダングリングボンドを終端させる能動素子であり、例えば、半導体基板５１の表面の水素濃度が高い場合に1/fノイズなどのノイズの特性が良い能動素子である。トランジスタ７０−２としては、画素のアンプトランジスタや制御回路１２のコンパレータや入出力回路用のトランジスタなどがある。
ゲート電極７１−１には、コンタクトプラグ７２−１が形成され、ゲート電極７１−１は、コンタクトプラグ７２−１を介して図示せぬ電源や他の能動素子などに接続される。同様に、ゲート電極７１−２には、コンタクトプラグ７２−２が形成され、ゲート電極７１−２は、コンタクトプラグ７２−２を介して図示せぬ電源や他の能動素子などに接続される。
水素の供給を抑制するトランジスタ７０−１の半導体基板５１の表面は、水素の拡散を防止する水素拡散防止膜７３で覆われる。これにより、トランジスタ７０−１に水素が供給されることを抑制することができる。また、トランジスタ７０−１への水素の供給が抑制されるため、濃度の濃い水素を供給したいトランジスタ７０−２に、より多くの水素が供給される。即ち、水素拡散防止膜７３がない場合に比べて、トランジスタ７０−２の半導体基板５１の表面の水素濃度を高めることができる。
水素拡散防止膜７３で覆われたトランジスタ７０−１と、トランジスタ７０−２の周囲には、層間絶縁膜７４が形成される。また、層間絶縁膜７４の上層には、コンタクトプラグ７２−１およびコンタクトプラグ７２−２を図示せぬ電源や他の能動素子などに接続する配線が設けられる配線層７５が形成される。なお、本明細書において、上層とは半導体基板から遠ざかる方向の層を指し、下層とは半導体基板に近づく方向の層を指す。
配線層７５の上層の半導体基板５１の全面には、水素供給膜７６が形成される。水素供給膜７６は、パッシベーション膜（ＳｉＮ膜）などよりなり、水素を脱離させて半導体基板５１の表面に水素を供給する。
（CMOSイメージセンサの製造方法の第１の例）
図４は、図３のCMOSイメージセンサ１０のトランジスタ７０−１および７０−２付近の製造方法の第１の例を示す図である。
図４Ａに示すように、半導体基板５１上にトランジスタ７０−１とトランジスタ７０−２が形成された後、パターニングにより、トランジスタ７０−２にレジスト９１が塗布される。
次に、図４Ｂに示すように、膜密度の高い水素拡散防止膜９２が成膜される。水素拡散防止膜９２としては、LP-SiN、比較的膜密度の高いALD-SiNやUV-SiN（UV-transparent silicon nitride）などを用いることができる。LP-SiNとは、高温処理を要するLP−CVD（Low Pressure Chemical Vapor Deposition）により形成されたSiNであり、ALD-SiNとは、ALD−CVD（Atomic Layer Deposition Chemical Vapor Deposition）により形成されたSiNである。また、水素拡散防止膜９２は、プラズマCVDで成膜されたSiNであってもよい。水素拡散防止膜９２の膜密度は、例えば、2.7g/cm-3.5g/cmである。
水素拡散防止膜９２の成膜後、図４Ｃに示すようにレジスト９１が剥離され、トランジスタ７０−１にのみ水素拡散防止膜７３が形成される。次に、図４Ｄに示すように、層間絶縁膜７４が形成される。
そして、図４Ｅに示すように、水素拡散防止膜７３と層間絶縁膜７４に接続孔９３が形成され、Cuなどからなるコンタクトプラグ（接続導体）７２−１が形成される。また、層間絶縁膜７４に接続孔９４が形成され、Cuなどからなるコンタクトプラグ７２−２が形成される。さらに、コンタクトプラグ７２−１とコンタクトプラグ７２−２が、図示せぬ電源や他の能動素子に接続するように配線層７５が形成される。
コンタクトプラグ７２−１のバリアメタルとしては、水素を吸蔵するTi系金属が用いられてもよい。この場合、水素の拡散防止性をより向上させることができる。
コンタクトプラグ７２−１および７２−２並びに配線層７５の形成後、図４Ｆに示すように、水素供給膜７６が形成され、処理は終了する。
（CMOSイメージセンサの製造方法の第２の例）
図５は、図３のCMOSイメージセンサ１０のトランジスタ７０−１および７０−２付近の製造方法の第２の例を示す図である。
図５Ａに示すように、半導体基板５１上にトランジスタ７０−１とトランジスタ７０−２が形成された後、図４Ｂと同様に水素拡散防止膜１１１が成膜される。次に、図５Ｂに示すように、パターニングにより、水素拡散防止膜１１１が成膜されたトランジスタ７０−１にレジスト１１２が塗布される。
そして、図５Ｃに示すように、レジスト１１２が塗布されていない水素拡散防止膜１１１が剥離され、トランジスタ７０−１にのみ水素拡散防止膜７３が形成される。次に、図５Ｄ乃至図５Ｆに示すように、図４Ｄ乃至図４Ｆと同様の処理が行われ、処理は終了する。
（CMOSイメージセンサの能動素子周辺の第２の構成例）
図６は、CMOSイメージセンサ１０の配置が図２Ａの第１の配置である場合のCMOSイメージセンサ１０の能動素子周辺の第２の構成例を説明する断面図である。
図６に示す構成のうち、図３の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図６のCMOSイメージセンサ１０の能動素子周辺の構成は、水素供給膜７６の代わりに水素供給膜１２１が設けられる点、および、配線層７５の代わりに配線層１２２が設けられる点が図３の構成と異なる。図６では、水素供給膜１２１が配線層１２２の下層に配置される。
図示は省略するが、図６のCMOSイメージセンサ１０のトランジスタ７０−１および７０−２付近の製造では、まず、図４Ａ乃至図４Ｄまたは図５Ａ乃至図５Ｄと同様の処理が行われる。次に、図４Ｆまたは図５Ｆと同様に水素供給膜１２１が形成される。そして、図４Ｅまたは図５Ｅと同様に、コンタクトプラグ７２−１および７２−２並びに配線層１２２が形成され、処理は終了する。
（CMOSイメージセンサの能動素子周辺の第３の構成例）
図７は、CMOSイメージセンサ１０の配置が図２Ｂの第２の配置である場合のCMOSイメージセンサ１０の能動素子周辺の第１の構成例を説明する断面図である。
図７では、画素領域１１と制御回路１２の能動素子のうちの、濃度の高い水素を供給してダングリングボンドを終端させるトランジスタおよび水素の供給を抑制するトランジスタ、並びに、ロジック回路１３の能動素子のうちの、濃度の高い水素を供給してダングリングボンドを終端させる２つのトランジスタを図示している。また、図７では、半導体基板５２および半導体基板５３内の構成については図示していない。このことは、図８乃至図１２においても同様である。
図７に示すように、半導体基板５２上には、トランジスタ１３０−１のゲート電極１３１−１と、トランジスタ１３０−２のゲート電極１３１−２が配置される。図７では、トランジスタ１３０−１は、図３のトランジスタ７０−１と同様の水素の供給を抑制する能動素子である。一方、トランジスタ１３０−２は、トランジスタ７０−２と同様の濃度の高い水素を供給してダングリングボンドを終端させる能動素子である。
半導体基板５２上に形成される、ゲート電極１３１−１および１３１−２、コンタクトプラグ１３２−１および１３２−２、水素拡散防止膜１３３、層間絶縁膜１３４、配線層１３５、および水素供給膜１３６は、それぞれ、図３のゲート電極７１−１および７１−２、コンタクトプラグ７２−１および７２−２、水素拡散防止膜７３、層間絶縁膜７４、配線層７５、水素供給膜７６と同様であるので、説明は省略する。
また、図７に示すように、半導体基板５３上には、トランジスタ１４０−１のゲート電極１４１−１と、トランジスタ１４０−２のゲート電極１４１−２が配置される。図７では、トランジスタ１４０−１および１４０−２は、トランジスタ７０−２と同様の濃度の高い水素を供給してダングリングボンドを終端させる能動素子である。
半導体基板５３上に形成される、ゲート電極１４１−１および１４１−２、コンタクトプラグ１４２−１および１４２−２、層間絶縁膜１４３、および配線層１４４は、それぞれ、図３のゲート電極７１−２、コンタクトプラグ７２−２、層間絶縁膜７４、配線層７５と同様であるので、説明は省略する。
図７の半導体基板５２と半導体基板５３は、水素供給膜１３６を介して、配線層１３５と配線層１４４が対向するように積層され、電気的に接続される。水素供給膜１３６は、半導体基板５２と半導体基板５３の間で共用される。
図示は省略するが、図７のCMOSイメージセンサ１０のトランジスタ１３０−１,１３０−２，１４０−１、および１４０−２付近の製造では、まず、半導体基板５２および５３において、図４Ａ乃至図４Ｅまたは図５Ａ乃至図５Ｅと同様の処理が行われる。次に、半導体基板５２において、図４Ｆまたは図５Ｆと同様の処理が行われ、水素供給膜１３６が形成される。そして、半導体基板５２と半導体基板５３が、配線層１３５と配線層１４４が水素供給膜１３６を介して対向するように接合され、処理は終了する。
ここでは、半導体基板５２に水素供給膜１３６が形成されるものとするが、半導体基板５２ではなく、半導体基板５３に水素供給膜１３６が形成されるようにしてもよい。
（CMOSイメージセンサの能動素子周辺の第４の構成例）
図８は、CMOSイメージセンサ１０の配置が図２Ｂの第２の配置である場合のCMOSイメージセンサ１０の能動素子周辺の第２の構成例を説明する断面図である。
図８に示す構成のうち、図７の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図８のCMOSイメージセンサ１０の能動素子周辺の構成は、配線層１３５、水素供給膜１３６、配線層１４４の代わりに、配線層１６２、水素供給膜１６１および１７１、配線層１７２が設けられる点が図７の構成と異なる。図８では、水素供給膜が配線層の下層に配置される。
具体的には、半導体基板５２と半導体基板５３の間で水素供給膜が共用されず、半導体基板５２用の水素供給膜１６１が、配線層１６２の下層の半導体基板５２の全面に設けられる。また、半導体基板５３用の水素供給膜１７１が、配線層１７２の下層の半導体基板５３の全面に設けられる。図８の半導体基板５２と半導体基板５３は、水素供給膜１６１および１７１並びに配線層１６２および１７２を介して、配線層１６２と配線層１７２が対向するように積層され、電気的に接続される。
図示は省略するが、図８のCMOSイメージセンサ１０のトランジスタ１３０−１,１３０−２，１４０−１、および１４０−２付近の製造では、まず、半導体基板５２および５３において、図４Ａ乃至図４Ｄまたは図５Ａ乃至図５Ｄと同様の処理が行われる。次に、半導体基板５２および５３において、図４Ｆまたは図５Ｆと同様の処理が行われ、水素供給膜１６１および１７１が形成される。そして、半導体基板５２および５３において、図４Ｅまたは図５Ｅと同様の処理が行われ、配線層１６２および１７２が形成される。その後、半導体基板５２と半導体基板５３が、配線層１６２と配線層１７２が対向するように接合され、処理は終了する。
（CMOSイメージセンサの能動素子周辺の第５の構成例）
図９は、CMOSイメージセンサ１０の配置が図２Ｂの第２の配置である場合のCMOSイメージセンサ１０の能動素子周辺の第３の構成例を説明する断面図である。
図９に示す構成のうち、図７の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図９のCMOSイメージセンサ１０の能動素子周辺の構成は、水素拡散防止膜１９１が新たに設けられる点が図７の構成と異なる。図９では、トランジスタ１４０−１およびトランジスタ１４０−２を含むロジック回路１３の能動素子の全てが、図３のトランジスタ７０−１と同様の水素の供給を抑制する能動素子であり、半導体基板５３の全面が水素拡散防止膜１９１で覆われる。
具体的には、配線層１４４と水素供給膜１３６の間の半導体基板５３の全面に水素拡散防止膜１９１が配置される。これにより、水素供給膜１３６から脱離された水素が、半導体基板５３の表面に供給されることを防止することができる。図９の半導体基板５２と半導体基板５３は、水素供給膜１３６および水素拡散防止膜１９１を介して、配線層１３５と配線層１４４が対向するように積層され、電気的に接続される。
図示は省略するが、図９のCMOSイメージセンサ１０のトランジスタ１３０−１,１３０−２，１４０−１、および１４０−２付近の製造では、まず、半導体基板５２および５３において、図４Ａ乃至図４Ｅまたは図５Ａ乃至図５Ｅと同様の処理が行われる。次に、例えば、半導体基板５２において、図４Ｆまたは図５Ｆと同様の処理が行われ、水素供給膜１３６が形成される。その後、水素拡散防止膜１９１が成膜される。次に、半導体基板５２と半導体基板５３が、配線層１３５と配線層１４４が水素供給膜１３６および水素拡散防止膜１９１を介して対向するように接合され、処理は終了する。
なお、水素拡散防止膜１９１は、配線層１４４の下層に配置されるようにしてもよい。また、水素供給膜１３６は、配線層１３５の下層に配置されるようにしてもよい。
（CMOSイメージセンサの能動素子周辺の第６の構成例）
図１０は、CMOSイメージセンサ１０の配置が図２Ｂの第２の配置である場合のCMOSイメージセンサ１０の能動素子周辺の第４の構成例を説明する断面図である。
図１０に示す構成のうち、図７の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図１０のCMOSイメージセンサ１０の能動素子周辺の構成は、水素拡散防止膜２１１が新たに設けられる点が図７の構成と異なる。図１０では、トランジスタ１３０−１およびトランジスタ１３０−２を含む画素領域１１および制御回路１２の能動素子の全てが、図３のトランジスタ７０−１と同様の水素の供給を抑制する能動素子であり、半導体基板５２の全面が水素拡散防止膜２１１で覆われる。
具体的には、配線層１３５と水素供給膜１３６の間の半導体基板５２の全面に水素拡散防止膜２１１が配置される。これにより、水素供給膜１３６から脱離された水素が、半導体基板５２の表面に供給されることを防止することができる。図１０の半導体基板５２と半導体基板５３は、水素供給膜１３６および水素拡散防止膜２１１を介して、配線層１３５と配線層１４４が対向するように積層され、電気的に接続される。
図示は省略するが、図１０のCMOSイメージセンサ１０のトランジスタ１３０−１,１３０−２，１４０−１、および１４０−２付近の製造では、まず、半導体基板５２および５３において、図４Ａ乃至図４Ｅまたは図５Ａ乃至図５Ｅと同様の処理が行われる。次に、例えば、半導体基板５２において、水素拡散防止膜２１１が形成される。そして、図４Ｆまたは図５Ｆと同様の処理が行われ、水素供給膜１３６が形成される。その後、半導体基板５２と半導体基板５３が、配線層１３５と配線層１４４が水素供給膜１３６および水素拡散防止膜２１１を介して対向するように接合され、処理は終了する。
なお、水素拡散防止膜２１１は、配線層１３５の下層に配置されるようにしてもよい。また、水素供給膜１３６は、配線層１４４の下層に配置されるようにしてもよい。さらに、図１０の例では、トランジスタ１３０−１は水素拡散防止膜１３３で覆われたが、水素拡散防止膜１３３は設けられなくてもよい。
（CMOSイメージセンサの能動素子周辺の第７の構成例）
図１１は、CMOSイメージセンサ１０の配置が図２Ｂの第２の配置である場合のCMOSイメージセンサ１０の能動素子周辺の第５の構成例を説明する断面図である。
図１１に示す構成のうち、図７の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図１１のCMOSイメージセンサ１０の能動素子周辺の構成は、水素供給膜１３６の代わりに水素供給膜２２１および２２３が設けられ、水素拡散防止膜２２２が新たに設けられる点が図７の構成と異なる。図１１では、半導体基板５２と半導体基板５３の間で水素供給膜が独立して設けられる。
具体的には、配線層１３５の上層に、半導体基板５２用の水素供給膜２２１が配置される。また、配線層１４４の上層に、半導体基板５３用の水素供給膜２２３が配置される。さらに、水素供給膜２２１と水素供給膜２２３の間には、水素拡散防止膜２２２が配置される。
図１１では、半導体基板５２と半導体基板５３の間で水素供給膜が独立して設けられるので、半導体基板５２と半導体基板５３とで、水素供給量を異なるようにすることができる。これにより、トランジスタ１３０−２と、トランジスタ１４０−１および１４０−２で、界面の水素濃度を異ならせるようにすることができる。
図示は省略するが、図１１のCMOSイメージセンサ１０のトランジスタ１３０−１,１３０−２，１４０−１、および１４０−２付近の製造では、まず、半導体基板５２および５３において、図４Ａ乃至図４Ｆまたは図５Ａ乃至図５Ｆと同様の処理が行われる。次に、例えば、半導体基板５２において、水素拡散防止膜２２２が形成される。そして、半導体基板５２と半導体基板５３が、配線層１３５と配線層１４４が水素供給膜２２１および２２３並びに水素拡散防止膜２２２を介して対向するように接合され、処理は終了する。
なお、水素供給膜２２１は、配線層１３５の下層に配置されるようにしてもよい。また、水素供給膜２２３は、配線層１４４の下層に配置されるようにしてもよい。
（CMOSイメージセンサの能動素子周辺の第８の構成例）
図１２は、CMOSイメージセンサ１０の配置が図２Ｂの第２の配置である場合のCMOSイメージセンサ１０の能動素子周辺の第６の構成例を説明する断面図である。
図１２に示す構成のうち、図７の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図１２のCMOSイメージセンサ１０の能動素子周辺の構成は、水素供給膜１３６の代わりに水素供給膜２４１および２４２が設けられる点が図７の構成と異なる。図１２では、半導体基板５２と半導体基板５３が、半導体基板５２に対する配線層１３５の方向と半導体基板５３に対する配線層１４４の方向が同一になるように積層される。
具体的には、配線層１３５の上層に、半導体基板５２用の水素供給膜２４１が配置される。また、配線層１４４の上層に、半導体基板５３用の水素供給膜２４２が配置される。半導体基板５３は、水素供給膜２４１と半導体基板５３が接するように、半導体基板５２に積層され、半導体基板５２と電気的に接続される。
図示は省略するが、図１２のCMOSイメージセンサ１０のトランジスタ１３０−１,１３０−２，１４０−１、および１４０−２付近の製造では、まず、半導体基板５２および５３において、図４Ａ乃至図４Ｆまたは図５Ａ乃至図５Ｆと同様の処理が行われる。次に、半導体基板５３が水素供給膜２４１と接するように、半導体基板５２と半導体基板５３が接合され、処理は終了する。
なお、水素供給膜２４１は、配線層１３５の下層に配置されるようにしてもよい。また、水素供給膜２４２は、配線層１４４の下層に配置されるようにしてもよい。
また、図示は省略するが、CMOSイメージセンサ１０のトランジスタ１３０−１,１３０−２，１４０−１、および１４０−２付近の構成が図８の構成である場合にも、図１２の場合と同様の向きで、半導体基板５２と半導体基板５３が積層されるようにしてもよい。
また、図示は省略するが、CMOSイメージセンサ１０の配置が図２Ｃの第３の配置である場合のCMOSイメージセンサ１０の能動素子付近の構成は、図７乃至図１２で説明した構成と同様である。
以上のように、CMOSイメージセンサ１０は、半導体基板５１（５２，５３）上の全面に水素供給膜７６（１２１，１３６，１６１，１７１，２２１，２２３，２４１，２４２）を配置し、半導体基板５１（５２，５３）上の一部に水素拡散防止膜７３（１３３）を配置する。これにより、半導体基板５１（５２，５３）の表面の水素濃度を領域ごとに制御することができる。従って、濃度の高い水素によりダングリングボンドを終端させて1/fノイズなどのノイズの特性を確保する領域と、水素の供給を抑制してNBTIなどのトランジスタ寿命を確保する領域とを、同一の半導体基板５１（５２，５３）上に設けることができる。即ち、同一の半導体基板５１（５２，５３）上で、領域ごとに界面準位を異ならせることができる。
また、領域ごとに異なる水素供給膜を配置する必要がないため、CMOSイメージセンサ１０の拡大を抑制することができる。さらに、水素拡散防止膜７３（１３３）で覆われた領域への水素の供給が抑制されるため、水素拡散防止膜７３（１３３）で覆われていない領域の水素濃度を高めることができる。
なお、上述した説明では、CMOSイメージセンサ１０の半導体基板の層数は、１または２であったが、２以上であってもよい。半導体基板の層数が３である場合、CMOSイメージセンサ１０の配置は、例えば、図１３に示すようになる。
即ち、図１３に示すように、ロジック回路１３が配置される半導体基板５３の代わりに、信号処理部３１が配置される半導体基板２６１とメモリ部３２が配置される半導体基板２６２が設けられる。半導体基板２６１は、メモリ部３２が形成されない点を除いて半導体基板５３と同一である。半導体基板２６２には、半導体基板５２や半導体基板５３と同様に所定の能動素子に対して水素拡散防止膜が形成され、その水素拡散防止膜の上層の半導体基板２６２の全面に水素供給膜が形成される。その水素供給膜を介して半導体基板２６１と半導体基板２６２は積層される。
また、第１実施の形態では、半導体基板の表面に水素を供給するために水素供給膜が形成されたが、水素供給膜を形成せず、半導体基板の表面に水素を直接供給するようにしてもよい。
＜第２実施の形態＞
（CMOSイメージセンサの第２実施の形態の構成例）
図１４は、本開示を適用した半導体装置としてのCMOSイメージセンサの第２実施の形態の構成例を示す図である。
図１４のCMOSイメージセンサ３００は、画素アレイ部３１０、行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０を有する。また、CMOSイメージセンサ３００は、ＡＤＣ(Analog Digital converter)群３５０、DAC(Digital Analog converter)３６０、アンプ回路（Ｓ／Ａ）３７０、信号処理回路３８０、および水平転送線３９０を有する。
CMOSイメージセンサ３００では、これらの回路が図示せぬ半導体基板上に形成され、半導体基板の表面に水素が供給される。これにより、CMOSイメージセンサ３００を構成する能動素子の低ノイズ化が実現される。
CMOSイメージセンサ３００の画素アレイ部３１０は、光電変換素子（フォトダイオード）と画素内アンプとを含む画素が、Ｍ行Ｎ列のマトリックス状（行列状）に配置されて構成される。また、CMOSイメージセンサ３００においては、画素アレイ部３１０の信号を順次読み出すための制御回路として次の回路が配置されている。
即ち、CMOSイメージセンサ３００においては、行アドレスや行走査を制御する行選択回路３２０、列アドレスや列走査を制御する水平転送走査回路３３０、および制御回路として内部クロックを生成するタイミング制御回路３４０が配置される。
ＡＤＣ群３５０には、比較器３５１、カウンタ３５２、およびラッチ３５３を有するシングルスロープ型ＡＤＣが複数列配列される。ＡＤＣ群３５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックを構成する。
具体的には、比較器３５１は、ＤＡＣ３６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線ＬＳＧＮを経由し得られるアナログ信号とを比較する。カウンタ３５２は、比較器３５１の比較時間をカウントする。各ラッチ３５３は、例えば２ｎビット幅の水平転送線３９０を介して２ｎ個のアンプ回路３７０に接続される。
ＡＤＣ群３５０においては、垂直信号線ＬＳＧＮに読み出されたアナログ信号（電位ＶＳＬ）は列毎に配置された比較器３５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。このとき、比較器３５１と同様に列毎に配置されたカウンタ３５２が動作しており、ランプ波形ＲＡＭＰのある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）ＶＳＬをデジタル信号に変換する。参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。そしてアナログ電気信号ＶＳＬと参照電圧Ｖｓｌｏｐが交わったとき、比較器３５１の出力が反転し、カウンタ３５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のようなＡＤ変換の終了後、水平転送走査回路３３０により、ラッチ３５３に保持されたデータが、水平転送線３９０、アンプ回路３７０を経て信号処理回路３８０に入力され、２次元画像が生成される。
（画素の構成例）
図１５は、図１４の画素アレイ部３１０を構成する画素の構成例を示す図である。
図１５の画素４００は、フォトダイオード４０１、並びに、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)からなる転送トランジスタ４０２、リセットトランジスタ４０３、増幅トランジスタ４０４、および選択トランジスタ４０５を有する。
フォトダイオード４０１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。転送素子としての転送トランジスタ４０２は、フォトダイオード４０１と入力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。これにより、転送トランジスタ４０２は、フォトダイオード４０１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ４０３は、電源電圧ＶＤＤが供給される電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。これにより、リセット素子としてのリセットトランジスタ４０３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅素子としての増幅トランジスタ４０４のゲートが接続されている。即ち、フローティングディフュージョンＦＤは増幅素子としての増幅トランジスタ４０４の入力ノードとして機能する。増幅トランジスタ４０４と選択トランジスタ４０５は電源電圧ＶＤＤが供給される電源ラインＬＶＤＤと信号線ＬＳＧＮとの間に直列に接続されている。このように、増幅トランジスタ４０４は、選択トランジスタ４０５を介して信号線ＬＳＧＮに接続され、画素４００外の定電流源ＩＳとソースフォロアを構成している。そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ４０５のゲートに与えられ、選択トランジスタ４０５がオンする。
選択トランジスタ４０５がオンすると、増幅トランジスタ４０４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、比較器３５１に出力される。
ここで、画素４００に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。即ち、ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路３２０により行単位で駆動される。従って、画素４００からの電圧の出力動作は、１行分の各画素について同時に行われる。
以上のように構成される画素４００の転送トランジスタ４０２などのMOSFETや、その他のCMOSイメージセンサ３００内のアナログ回路で使用されるMOSFETは、ゲート絶縁膜の厚い高電圧駆動のIO系トランジスタである。一方、行選択回路３２０、水平転送走査回路３３０、信号処理回路３８０などの高速・低消費電力回路で使用されるMOSFETは、ゲート絶縁膜厚の薄い低電圧駆動のコアトランジスタである。
一般的に、MOSFETは、ゲート絶縁膜が薄いほど、HCIやNBTI耐性が低く、寿命が短い。従って、水素の供給によって、行選択回路３２０、水平転送走査回路３３０、信号処理回路３８０などの高速・低消費電力回路で使用されるMOSFETの寿命が許容できなくなる場合、そのMOSFETへの水素の供給を抑制し、要素信頼性を優先的に確保する必要がある。
（能動素子へ水素を供給する領域と能動素子への水素の供給を抑制する領域の例）
図１６乃至図１９は、図１４のCMOSイメージセンサ３００のうちの能動素子へ水素を供給する領域(以下、水素供給領域という)と能動素子への水素の供給を抑制する領域（以下、水素抑制領域という）の例を示す図である。
水素抑制領域は、動作的観点から要素信頼性を優先的に確保したい回路からなり、水素供給領域は、水素抑制領域以外の領域である。
図１６の例では、水素供給領域４２１が画素アレイ部３１０からなり、水素抑制領域４２２が画素アレイ部３１０以外の回路である周辺回路からなる。即ち、図１６の例では、水素の供給によって、行選択回路３２０、水平転送走査回路３３０、信号処理回路３８０などの高速・低消費電力回路で使用されるMOSFETの寿命が許容できなくなるため、これらの回路を含む周辺回路を水素抑制領域４２２に含めている。
図１７の例では、水素供給領域４２１が、画素アレイ部３１０と、周辺回路の信号処理回路３８０以外の各部とからなり、水素抑制領域４２２が信号処理回路３８０からなる。即ち、図１７の例では、水素の供給によって、信号処理回路３８０で使用されるMOSFETの寿命のみが許容できなくなるため、信号処理回路３８０を水素抑制領域４２２に含めている。
図１８の例では、水素供給領域４２１が、画素アレイ部３１０、ＡＤＣ群３５０、アンプ回路３７０、および水平転送線３９０からなる。水素抑制領域４２２のうちの水素抑制領域４２２ａが、行選択回路３２０、タイミング制御回路３４０、およびDAC３６０からなり、水素抑制領域４２２ｂが、水平転送走査回路３３０からなり、水素抑制領域４２２ｃが信号処理回路３８０からなる。
即ち、図１８の例では、水素の供給によって、行選択回路３２０、水平転送走査回路３３０、信号処理回路３８０などの高速・低消費電力回路で使用されるMOSFETの寿命が許容できなくなるため、これらの回路を水素抑制領域４２２に含めている。
図１９の例では、水素供給領域４２１が、画素アレイ部３１０と比較器３５１の一部からなり、水素抑制領域４２２が、比較器３５１の一部と周辺回路の比較器３５１以外の回路とからなる。即ち、比較器３５１は、水素供給領域４２１と水素抑制領域４２２が混在する混在領域４２３である。
ここで、比較器３５１は、図２０に示すように構成される。即ち、図２０の比較器３５１は、MOSFETであるｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ５１１およびＰＴ５１２、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ５１１およびＮＴ５１２、並びにアイソレータとして機能するＮＭＯＳトランジスタＮＴ５１４を有する。また、比較器３５１は、第１および第２のキャパシタＣ５１１，Ｃ５１２、オートゼロスイッチ（初期化スイッチ）ＡＺＳ５１１およびＡＺＳ５１２、並びに電流源Ｉ５１１を有する。
ＰＭＯＳトランジスタＰＴ５１１のソースおよびＰＭＯＳトランジスタＰＴ５１２のソースが電源電位源ＶＤＤに接続されている。ＰＭＯＳトランジスタＰＴ５１１のドレインがＮＭＯＳトランジスタＮＴ５１１のドレインに接続され、その接続点によりノードＮＤ５１１が形成されている。また、ＰＭＯＳトランジスタＰＴ５１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタＰＴ５１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ５１２のドレインがＮＭＯＳトランジスタＮＴ５１２のドレインに接続され、その接続点により比較器３５１の出力ノードＮＤ５１２が形成されている。ＮＭＯＳトランジスタＮＴ５１１とＮＭＯＳトランジスタＮＴ５１２のソース同士が接続され、その接続点が電流源Ｉ５１１に接続されている。
ＮＭＯＳトランジスタＮＴ５１１のゲートがキャパシタＣ５１１の第１電極に接続され、その接続点によりノードＮＤ５１３が形成されている。そして、キャパシタＣ５１１の第２電極がランプ信号ＲＡＭＰの入力端子ＴＲＡＭＰに接続されている。ＮＭＯＳトランジスタＮＴ５１２のゲートがキャパシタＣ５１２の第１電極に接続され、その接続点によりノードＮＤ５１４が形成されている。そして、キャパシタＣ５１２の第２電極がアナログ信号ＶＳＬの入力端子ＴＶＳＬに接続されている。
オートゼロスイッチＡＺＳ５１１のソースがノードＮＤ５１１に接続され、ドレインがノードＮＤ５１３に接続されている。オートゼロスイッチＡＺＳ５１２のソースがノードＮＤ５１２に接続され、ドレインがノードＮＤ５１４に接続されている。
ＮＭＯＳトランジスタＮＴ５１４のドレインが比較器３５１の出力ノードＮＤ５１２（ｄ）に接続され、ＮＭＯＳトランジスタＮＴ５１２のドレイン（ノードｃ）に接続されている。そして、ＮＭＯＳトランジスタＮＴ５１４のゲートがバイアス電圧ＶＢＩＡＳの供給ラインに接続されている。これにより、ＮＭＯＳトランジスタＮＴ５１４を通して一定電流を流すことができる。その結果、ＮＭＯＳトランジスタＮＴ５１２のゲート（入力ノードｂ）とドレイン（出力ノードｃ）間に寄生容量があったとしても電圧変動が抑えられ、低周波ノイズが低減される。
このような構成を有する比較器３５１では、ＰＭＯＳトランジスタＰＴ５１１とＰＴ５１２によりカレントミラー回路が構成される。そして、ＮＭＯＳトランジスタＮＴ５１１とＮＴ５１２により差動比較部（トランスコンダクタンスアンプ（Ｇｍアンプ））が構成される。また、キャパシタＣ５１１とＣ５１２がＡＺレベルのサンプリング容量（入力容量）として機能する。そして、比較器３５１の出力信号１ｓｔｃｏｍｐは出力ノードＮＤ５１２からカウンタ３５２に出力される。
図１９の例では、以上のように構成される比較器３５１において、図２０に示すように、ＮＭＯＳトランジスタＮＴ５１１およびＮＴ５１２が水素供給領域４２１に含まれる。また、ＮＭＯＳトランジスタＮＴ５１１およびＮＴ５１２以外の回路が水素抑制領域４２２に含まれる。
なお、図２１に示すように、ＰＭＯＳトランジスタＰＴ５１１およびＰＴ５１２以外の回路が水素供給領域４２１に含まれ、ＰＭＯＳトランジスタＰＴ５１１およびＰＴ５１２が水素抑制領域４２２に含まれるようにしてもよい。また、水素供給領域と水素抑制領域の設定方法は、図１６乃至図２１の例に限定されない。
（水素供給領域および水素抑制領域の構造例）
図２２は、水素供給領域４２１および水素抑制領域４２２の構造例を示す断面図および下面図であり、図２３は、図２２の断面図の一部の拡大図である。また、図２４は、水素抑制領域４２２の図２２とは異なる断面の図および側壁面図である。
なお、水素供給領域４２１と水素抑制領域４２２における、STI（shallow trench isolation）等の素子分離層、ｎチャネル領域、ｐチャネル領域、MOSFET、バイポーラトランジスタ、抵抗素子などの、一般的なCMOSイメージセンサと同様の半導体デバイスについては、図示および説明を省略する。
図２２において、上の図は、水素供給領域４２１および水素抑制領域４２２の構造例を示す断面図であり、下の図は、水素抑制領域４２２の半導体基板５５３の表面から上部を見た下面図である。
図２２に示すように、水素供給領域４２１の半導体基板５５３の上部には、上から順に、１層のTopメタル５６１と３層の配線５６２が配置される。Topメタル５６１と配線５６２の周囲は、層間絶縁膜５５４で覆われている。
また、水素抑制領域４２２の半導体基板５５３の上部には、その半導体基板５５３を覆うように水素吸着層５７０が設けられる。水素吸着層５７０は、Topメタル５７１、Top Via５７２、配線５７３、Via５７４、およびコンタクト５７５により構成される。
具体的には、水素吸着層５７０の最上部に１層のTopメタル５７１が配置され、Topメタル５７１の下部に３層の配線５７３が配置される。配線５７３は、格子状の閉殻構造となっており、配線５７３間はVia５７４で接続される。但し、配線５７３の一部は、図２４に示すようにVia５７４で他の配線５７３と接続されず、水素抑制領域４２２外の駆動電源や回路等と結線される。なお、図２４中の下の図は、上の図の右側から見た側壁面の図である。
配線５７３には、Top Via５７２を介して、配線５７３の天井に蓋をするように、Topメタル５７１が接続される。最下部の配線５７３は、水素抑制領域４２２の周囲を囲むストレッチ状のコンタクト５７５を介して半導体基板５５３と接続される。具体的には、図２２の矩形Ｐは、図２３に示すようになっており、コンタクト５７５は、半導体基板５５３のｐチャネル領域５９１に接続される。
即ち、水素吸着層５７０がフローティング状態であると、水素吸着層５７０の浮遊容量に起因して水素吸着層５７０内部に形成される能動素子が誤動作を引き起こす可能がある。従って、CMOSイメージセンサ３００は、最下部の配線５７３を半導体基板５５３と接続することにより、水素吸着層５７０の電位を半導体基板５５３の電位に固定させる。なお、図２３は、水素吸着層５７０の電位を半導体基板５５３のPSUBの電位に固定させる場合の例を示しているが、PWの代わりに電位が固定されているNWLを設け、ｐチャネル領域５９１の代わりにｎ+拡散層を設けることにより、水素吸着層５７０の電位を半導体基板５５３のNWLの電位に固定させることもできる。
水素吸着層５７０の金属膜には、水素を吸蔵する水素吸蔵合金が含まれる。Topメタル５７１およびコンタクト５７５の水素吸蔵合金は、例えばTiN/Wの積層金属構造であり、Top Via５７２の水素吸蔵合金はTiN/AL積層金属構造であり、配線５７３およびVia５７４の水素吸蔵合金はTiN/Cu積層金属構造である。
水素吸蔵合金としては、チタン系の合金のほか、ニッケル、マンガン、バナジウム、マグネシウム、パラジウム、カルシウム、希土類化合物を含む合金などを用いることができる。TiNは、プラグ、Via、金属配線のバリアメタルとして一般的に使用されている半導体材料であるため、TiNを水素吸蔵合金として採用する場合、CMOSイメージセンサ３００の製造コストを削減することができる。
以上のように、水素吸着層５７０の金属膜には水素吸蔵合金が含まれるので、水素吸着層５７０（水素拡散防止部）は、CMOSイメージセンサ３００の製造時に水素が水素抑制領域４２２の半導体基板５５３の表面に拡散することを防止することができる。
なお、ここでは、水素吸着層５７０の全ての金属膜に水素吸蔵合金が含まれるようにするが、Topメタル５７１などの一部の金属膜にのみ水素吸蔵合金が含まれるようにしてもよい。
次に、CMOSイメージセンサ３００の製造工程における水素の供給について説明する。水素の供給は、例えば、半導体基板５５３上に半導体デバイスが形成され、Topメタル５６１および配線５６２、水素吸着層５７０、および層間絶縁膜５５４が形成された後行われる。水素の供給方法は、例えば、水素と窒素を含んだ気流中で、350-400度、30分-2時間程度のシンターアニールを実施する方法である。この方法では、アニール条件に応じた水素が供給される。
これにより、水素供給領域４２１では、半導体基板５５３の表面に水素が供給される。その結果、水素供給領域４２１では、水素によりMOSFETなどの能動素子が低ノイズ化される。
即ち、MOSFETにおけるフリッカノイズやランダムテレグラフノイズの発生メカニズムは、MOSFETが動作状態であるときに、そのMOSFETを構成しているゲート酸化膜中の半導体基板表面付近に存在するトラップ準位（ダングリングボンド）において、ゲート絶縁膜直下のチャネル表面を通過するキャリアの捕獲および放出が繰り返されることで、MOSFETの閾値電圧が時間的に揺らぐ現象に起因する。
一方、MOSFETに水素が供給されると、トラップ準位に水素が終端されて不活性化され、キャリアの捕獲源となっているゲート酸化膜中のトラップ準位の密度が低減する。従って、水素供給領域４２１において、半導体基板５５３の表面に水素が供給されると、MOSFETのフリッカノイズやランダムテレグラフノイズが低減する。
これに対して、MOSFETにおけるフリッカノイズやランダムテレグラフノイズを低減する方法としては、ゲート酸化膜中のトラップにキャリアが捕獲された際の閾値電圧の変動の大きさがMOSFETのゲート面積に反比例することを考慮して、MOSFETのゲート面積を大きくする方法もある。しかしながら、CMOSイメージセンサの画素数が数メガなどである場合、MOSFETのゲート面積の増大により、チップ面積は許容できない大きさとなる。
一方、水素抑制領域４２２では、半導体基板５５３の表面が水素吸着層５７０で覆われているので、半導体基板５５３の表面への水素の供給は抑制される。従って、水素抑制領域４２２では、過剰な水素によるMOSFETなどの能動素子のHCIやNBTI耐性の劣化を防止し、CMOSイメージセンサ３００の動作寿命を向上させることができる。
（コンタクトの他の形状例）
図２５および図２６は、コンタクト５７５の他の形状の例を示す図である。
なお、図２５および図２６は、水素抑制領域４２２の半導体基板５５３の表面から層間絶縁膜５５４を見た下面図である。
図２５および図２６のコンタクト５７５の形状は、コンタクト状である。この場合、図２５に示すように、矩形のTopメタル５７１の各辺に沿って１列でコンタクト５７５が配置されるようにしてもよいし、図２６に示すように２列でコンタクト５７５が配置されるようにしてもよい。コンタクト５７５の形状がコンタクト状である場合、２列以上のコンタクト５７５が配置される方が、１列のコンタクト５７５が配置される場合に比べて水素吸着能力が高くなるため好ましい。
なお、Top Via５７２およびVia５７４の形状は、コンタクト５７５と同様の形状であってもよい。
また、上述した説明では、Topメタル５７１は１つであったが、水素抑制領域４２２の面積が大きく、水素抑制領域４２２の幅がTopメタル５７１の許容幅より大きくなる場合には、図２７に示すように、Topメタル５７１を複数（図２７の例では２）の層のTopメタル６５１および６５２に分割して設けるようにしてもよい。Topメタル６５１とTopメタル６５２は、Top Via６５３で接続される。
さらに、上述した説明では、水素吸着層５７０がTopメタル５７１を含むようにしたが、配線５７３の層数が４層以上である場合などには、Topメタル５７１は含まれなくてもよい。この場合、図２７のTopメタル６５１とTopメタル６５２の代わりに配線５７３が用いられる。
また、上述した説明では、半導体基板５５３の表面に水素が供給されるものとしたが、図２８に示すように、層間絶縁膜５５４の上部に水素含有量の多い膜である水素供給膜６６１が形成されるようにしてもよい。
この場合、水素供給膜６６１の形成は、例えば、半導体基板５５３上に半導体デバイスが形成され、Topメタル５６１および配線５６２、水素吸着層５７０、および層間絶縁膜５５４が形成された後行われる。水素供給膜６６１の形成方法は、例えば、ガス種がＳｉＨ4またはＮＨ3とＮ2とＨ2であるプラズマCVD法によって、所定の膜厚のプラズマ窒化膜を水素供給膜６６１として形成する方法である。水素供給膜６６１は、水素を多量に含むため、成膜条件に応じて、水素を含んだ気流中でのシンターアニールを実施した場合と同様に半導体基板５５３の表面への水素供給能力を有する。
従って、この場合も、水素供給領域４２１の半導体基板５５３の表面には水素が供給される。しかしながら、水素抑制領域４２２の半導体基板５５３の表面は水素吸着層５７０で覆われているため、水素抑制領域４２２の半導体基板５５３の表面への水素の供給は抑制される。
＜第３実施の形態＞
（CMOSイメージセンサの第３実施の形態の水素抑制領域の構造例）
本開示を適用した半導体装置としてのCMOSイメージセンサ３００の第３実施の形態の構成は、図１４の構成と同一であるが、水素抑制領域４２２の構造は第２実施の形態と異なる。従って、以下では、CMOSイメージセンサ３００の水素抑制領域４２２の構造についてのみ説明する。
図２９は、本開示を適用した半導体装置としてのCMOSイメージセンサ３００の第３実施の形態の水素抑制領域の構造例を示す図である。
図２９では、CMOSイメージセンサ３００の水素抑制領域４２２内の能動素子としてのPMOSFETの周辺の構造を示している。PMOSFETとしては、例えば、比較器３５１のｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ５１１やＰＴ５１２がある。なお、図２９の上の図はPMOSFETの周辺の断面図であり、下の図は、最下層の配線から見た上面図である。図２９の上面図では、説明の便宜上、所定の部を透過させて図示している。このことは、後述する図３０および図３２についても同様である。
CMOSイメージセンサ３００の第３実施の形態では、水素吸着層が水素抑制領域４２２単位で設けられるのではなく、能動素子単位で設けられる。
具体的には、図２９に示すように、水素抑制領域４２２内のPMOSFET６７１は、ゲート電極６８１、ｐチャネル領域６８２および６８３、コンタクト６８４、ドレイン電極６８５、コンタクト６８６、並びにソース電極６８７により構成される。ｐチャネル領域６８２には、コンタクト６８４を介してドレイン電極６８５が接続され、ｐチャネル領域６８３には、コンタクト６８６を介してソース電極６８７が接続される。
ゲート電極６８１には、PMOSFET６７１に対する水素吸着層６７２が接続される。水素吸着層６７２は、３層の配線６９１乃至６９３、Via６９４ａ、Via６９４ｂ、およびコンタクト６９５により構成される。
具体的には、水素吸着層６７２の上から順に、配線６９１、配線６９２、配線６９３が、ゲート電極６８１を覆うように配置される。Via６９４ａは、配線６９１と配線６９２を接続し、Via６９４ｂは、配線６９２と配線６９３を接続する。コンタクト６９５は、配線６９３とゲート電極６８１を接続する。これにより、水素吸着層６７２の電位がゲート電極６８１の電位に固定される。
以上のように構成される水素吸着層６７２の金属膜には、水素吸着層５７０と同様に水素吸蔵合金が含まれる。従って、水素吸着層６７２は、CMOSイメージセンサ３００の製造時に水素がPMOSFET６７１の表面に拡散することを防止することができる。
なお、ここでは、水素吸着層６７２の全ての金属膜に水素吸蔵合金が含まれるようにするが、一部の金属膜にのみ水素吸蔵合金が含まれるようにしてもよい。
次に、PMOSFET６７１の製造工程における水素の供給について説明する。水素の供給は、例えば、半導体基板５５３にPMOSFET６７１が形成され、水素吸着層６７２および層間絶縁膜５５４が形成された後行われる。水素の供給方法は、第２実施の形態と同様である。
水素が供給されても、水素抑制領域４２２内のPMOSFET６７１は、水素吸着層６７２で覆われているため、PMOSFET６７１の表面への水素の供給は抑制される。従って、過剰な水素によるPMOSFET６７１のHCIやNBTI耐性の劣化が防止され、動作寿命が向上する。
図２９では、PMOSFET６７１の構造について説明したが、NMOSFETの構造も、ｐチャネルがｎチャネルになる点を除いて同様である。
なお、図２９の例では、配線６９１および６９２はゲート電極６８１と接続されたが、図３０に示すように、ドレイン電極６８５と接続されるようにしてもよい。この場合、配線６９２と配線６９３を接続するVia６９４ｂの代わりに、配線６９２とドレイン電極６８５を接続するVia７０１が設けられる。なお、図３０の上の図はPMOSFETの周辺の断面図であり、下の図は、Via７０１の上部から見た上面図である。配線６９１および６９２は、ソース電極６８７と接続されるようにしてもよい。
また、図２９の例では、配線の層数が３であったが、４以上であってもよい。この場合、図３１に示すように、例えば、配線６９１の上部に、上から順に配線７２１、配線７２２が設けられる。配線７２１と配線７２２はVia７２３ａで接続され、配線７２２と配線６９１はVia７２３ｂで接続される。なお、図３１はPMOSFETの周辺の断面図である。
さらに、配線の層数は２以下であってもよい。また、配線６９１の上部にTopメタルが設けられるようにしてもよい。
また、図３２に示すように、ゲート電極６８１と配線６９３の間に、ゲート電極６８１を覆うようにLocal Interconnect配線７４１が設けられるようにしてもよい。なお、図３２の上の図はPMOSFETの周辺の断面図であり、下の図は、最下層の配線から見た上面図である。
＜第４実施の形態＞
（CMOSイメージセンサの第４実施の形態の構成例）
図３３は、本開示を適用した半導体装置としてのCMOSイメージセンサの第４実施の形態の構成例を示す図である。
図３３に示す構成のうち、図１４の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図３３のCMOSイメージセンサ８００の構成は、積層チップに形成される点、および、層間にTCV（貫通ビア）８０１が設けられる点が、図１４のCMOSイメージセンサ３００の構成と異なる。
具体的には、CMOSイメージセンサ８００のアンプ回路３７０と信号処理回路３８０以外の回路が、センサ部８１１と周辺回路部８１２に分離され、積層チップの異なる層に配置される。
センサ部８１１は、画素アレイ部３１０と比較器３５１により構成される。周辺回路部８１２は、行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０、カウンタ３５２、ラッチ３５３、DAC３６０、および水平転送線３９０により構成される。センサ部８１１と周辺回路部８１２は、TCV８０１によって電気的に接続される。
また、CMOSイメージセンサ８００では、水素供給領域４２１が、センサ部８１１と周辺回路部８１２のうちの水平転送走査回路３３０以外の回路からなり、水素抑制領域４２２が水平転送走査回路３３０のみからなる。即ち、CMOSイメージセンサ８００では、水素の供給によって、水平転送走査回路３３０で使用されるMOSFETの寿命のみが許容できなくなるため、水平転送走査回路３３０を水素抑制領域４２２に含めている。
なお、アンプ回路３７０と信号処理回路３８０は、センサ部８１１または周辺回路部８１２の層に配置されてもよいし、センサ部８１１と周辺回路部８１２の層以外の層に配置されてもよい。
（センサ部と周辺回路部の構造例）
図３４は、図３３のセンサ部８１１と周辺回路部８１２の構造例を示す図である。
図３４に示す構成のうち、図２２の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図３４に示すように、センサ部８１１では、半導体基板８３０内に設けられた各フォトダイオード４０１の上部に、上から順に、オンチップレンズ８３１、カラーフィルタ８３２が配置される。各フォトダイオード４０１は、素子分離層８３３によって分離される。半導体基板８３０の下部には、周囲が層間絶縁膜８３４に覆われた配線８３５が配置される。センサ部８１１は、水素供給領域４２１であるため、水素吸着層を有しない。
周辺回路部８１２は、図２２と同様の構成を有する。即ち、周辺回路部８１２では、水素供給領域４２１の半導体基板８３６の上部に、上から順に、１層のTopメタル５６１と３層の配線５６２が配置される。Topメタル５６１と配線５６２の周囲は、層間絶縁膜８３７で覆われている。また、水素抑制領域４２２の半導体基板８３６の上部に、その半導体基板８３６を覆うように水素吸着層５７０が設けられる。
センサ部８１１の半導体基板８３０と周辺回路部８１２の層間絶縁膜８３７は、絶縁膜８３８を介して接合される。
次に、CMOSイメージセンサ８００の製造工程における周辺回路部８１２への水素の供給について説明する。周辺回路部８１２への水素の供給は、例えば、半導体基板８３６上に半導体デバイスが形成され、Topメタル５６１および配線５６２、水素吸着層５７０、および層間絶縁膜８３７が形成された後行われる。水素の供給方法は、第２実施の形態と同様である。
周辺回路部８１２へ水素が供給されると、水素供給領域４２１では、半導体基板８３６の表面に水素が供給される。しかしながら、水素抑制領域４２２では、半導体基板８３６の表面が水素吸着層５７０で覆われているため、半導体基板８３６の表面への水素の供給は抑制される。その結果、水素供給領域４２１では、水素によりMOSFETなどの能動素子が低ノイズ化される。また、水素抑制領域４２２では、過剰な水素によるMOSFETなどの能動素子のHCIやNBTI耐性の劣化を防止し、CMOSイメージセンサ８００の動作寿命を向上させることができる。
水素が供給された周辺回路部８１２の層間絶縁膜８３７の上部には、絶縁膜８３８が形成され、その絶縁膜８３８を介して、水素が供給されたセンサ部８１１が接合される。
なお、半導体基板８３６の表面に水素が供給されるのではなく、図３５に示すように、層間絶縁膜８３７と絶縁膜８３８の間に水素含有量の多い膜である水素供給膜８４１が形成されるようにしてもよい。
この場合、水素供給膜８４１の形成は、例えば、半導体基板８３６上に半導体デバイスが形成され、Topメタル５６１および配線５６２、水素吸着層５７０、および層間絶縁膜８３７が形成された後行われる。水素供給膜８４１の形成方法は、図２８の水素供給膜６６１の形成方法と同様である。水素供給膜８４１の形成後、水素供給膜８４１の上部には絶縁膜８３８が形成され、その絶縁膜８３８を介して、水素が供給されたセンサ部８１１が接合される。
水素供給膜８４１は、水素を多量に含むため、成膜条件に応じて、シンターアニールを実施した場合と同様に半導体基板８３６の表面への水素供給能力を有する。従って、センサ部８１１と周辺回路部８１２の接合後の熱処理工程において、水素供給領域４２１からセンサ部８１１と周辺回路部８１２に水素が拡散する。これにより、半導体基板８３０と水素供給領域４２１の半導体基板８３６の表面には水素が供給される。しかしながら、水素抑制領域４２２の半導体基板８３６の表面は水素吸着層５７０で覆われているため、水素抑制領域４２２の半導体基板８３６の表面への水素の供給は抑制される。
＜第５実施の形態＞
（無線装置の一実施の形態の構成例）
図３６は、本開示を適用した半導体装置としての無線装置の構成例を示す図である。
図３６の無線装置８５０は、アンテナ８５１、スイッチ８５２、ＲＦ部８５３、アナログ部８５４、およびデジタル部８５５により構成される。無線装置８５０は、ワイヤレスLAN（Local Area Network）、GPS（Global Positioning System）、携帯電話などに内蔵される、デジタル回路とアナログ回路を混載するASIC（Application Specific Integrated Circuit）である。
ＲＦ（Radio Frequency）部８５３は、LNA（Low Noise Amplifier）８６１、直交復調器８６２、局部発振器（LO）８６３、直交変調器８６４、およびパワーアンプ（PA）８６５により構成される。
RF部８５３のLNA８６１には、アンテナ８５１を介して無線電波で受信されたアナログ信号であるＲＦ信号がスイッチ８５２を介して供給される。LNA８６１は、ＲＦ信号を増幅し、直交復調器８６２に供給する。
直交復調器８６２は、局部発振器８６３から供給される所定の周波数の信号に基づいて、LNA８６１から供給されるＲＦ信号をＩＦ（Intermediate Frequency）信号に復調し、アナログ部８５４に供給する。
局部発振器８６３は、所定の周波数の信号を生成し、直交復調器８６２と直交変調器８６４に供給する。直交変調器８６４は、局部発振器８６３から供給される所定の周波数の信号に基づいて、アナログ部８５４から供給されるＩＦ信号をＲＦ信号に変調し、パワーアンプ８６５に供給する。
パワーアンプ８６５は、直交変調器８６４から供給されるＲＦ信号を増幅し、スイッチ８５２を介してアンテナ８５１に供給する。アンテナ８５１に供給されたＲＦ信号は、無線電波で送信される。
アナログ部８５４は、LPF（Low Pass Filter）８７１、AGC（Automatic Gain Control）８７２、ADC８７３、DAC８７４、およびLPF８７５により構成される。
アナログ部８５４のLPF８７１は、直交復調器８６２から供給されるＩＦ信号に対してローパスフィルタ処理を行い、AGC８７２に供給する。AGC８７２は、LPF８７１から供給されるＩＦ信号のレベルを制御し、ADC８７３に供給する。ADC８７３は、AGC８７２から供給されるＩＦ信号をデジタルデータに変換し、デジタル部８５５に供給する。
DAC８７４は、デジタル部８５５から供給される送信対象のデジタルデータをアナログ信号であるＩＦ信号に変換し、LPF８７５に供給する。LPF８７５は、ＩＦ信号に対してローパスフィルタ処理を行い、直交変調器８６４に供給する。
デジタル部８５５は、ベースバンドLSI（Large Scale Integration）８８１からなる。ベースバンドLSI８８１は、ADC８７３から供給されるデジタルデータを受信データとして各種のデジタル処理を行う。デジタル部８５５は、送信対象のデジタルデータに対して各種のデジタル処理を行い、アナログ部８５４に供給する。
以上のように構成される無線装置８５０において、より高い性能を確保するためには、例えば、ＲＦ部８５３およびアナログ部８５４は、ゲート絶縁膜の厚いMOSFETを有する必要があり、デジタル部８５５は、ゲート絶縁膜の薄いMOSFETを有する必要がある。
従って、無線装置８５０は、ＲＦ部８５３およびアナログ部８５４を水素供給領域とし、デジタル部８５５を水素抑制領域としてCMOSプロセスを行うことにより、製造される。これにより、デジタル部８５５の動作寿命を劣化させずに、ＲＦ部８５３およびアナログ部８５４の低ノイズ化を達成することができる。
＜第６実施の形態＞
（CMOSイメージセンサの第５実施の形態の第１の構造例）
本開示を適用した半導体装置としてのCMOSイメージセンサの第５実施の形態の構成は、図１４の構成と同一であるため、説明は省略する。
図３７は、本開示を適用した半導体装置としてのCMOSイメージセンサの第５実施の形態の画素アレイ部と信号処理回路の構造例を示す図である。
図３７のCMOSイメージセンサ９００の画素アレイ部９０１は、図１４の画素アレイ部３１０と同様に構成され、信号処理回路９０２は、図１４の信号処理回路３８０と同様に構成される。ここでは、図１７に示したように、水素供給領域が、画素アレイ部９０１と、周辺回路の信号処理回路９０２以外の各部からなる制御回路とからなり、水素抑制領域が、信号処理回路９０２からなるものとする。
CMOSイメージセンサ９００は、裏面照射型のCMOSイメージセンサである。従って、図３７に示すように、画素アレイ部９０１と信号処理回路９０２は、表面に配線部９０３が設けられ、裏面に集光部９０４が設けられた半導体基板９０５により構成される。配線部９０３には、各種の配線９０３Ａが設けられ、配線９０３Ａは、層間絶縁膜９０３Ｂで覆われている。
集光部９０４は、画素アレイ部９０１において各画素に所定の色の光を集光させる部である。具体的には、集光部９０４は、各画素のオンチップレンズ９０４Ａとカラーフィルタ９０４Ｂにより構成される。半導体基板９０５は、例えばシリコン基板により構成され、半導体基板９０５には、各種の素子が形成される。
また、半導体基板９０５内の水素供給領域を構成する画素アレイ部９０１の近傍には、半導体基板９０５を貫通するように、SiN(PE-SiN)などが水素供給物９０６として形成される。従って、十分に水素を供給することができる。その結果、水素供給領域内の能動素子の低ノイズ化を十分に実現することができる。
これに対して、配線９０３Ａは、Ｔｉ，Ｔａなどの水素を吸蔵する性質を有する金属により構成され、ＳｉＯ２などの層間絶縁膜９０３Ｂ内はＳｉ内に比べて水素が拡散しにくい。従って、水素供給膜が配線部９０３の上部に形成され、配線部９０３を介して半導体基板９０５に水素が供給される場合、半導体基板９０５に十分に水素を供給することは困難である。
半導体基板９０５内の水素供給物９０６の水素抑制領域側、即ち信号処理回路９０２側には、水素の拡散を防止する金属材料９０７（水素拡散防止部）が設けられる。これにより、水素抑制領域では、過剰な水素による能動素子のHCIやNBTI耐性の劣化を防止し、CMOSイメージセンサ９００の動作寿命を向上させることができる。金属材料９０７としては、例えば、Cu,W,AL,Ti,Taなどを採用することができる。
なお、図３７の例では、水素供給物９０６は、半導体基板９０５を貫通するように形成されたが、水素供給物９０６は、図３８に示すように、半導体基板９０５を貫通しないように形成されてもよい。また、図３９に示すように、水素供給物９０６は、画素アレイ部９０１の近傍だけでなく、画素間にも形成されるようにすることができる。図３９に示すように、画素アレイ部９０１の近傍と画素間に形成される水素供給物９０６は、例えば、半導体基板９０５を貫通せず、配線部９０３側に半導体層を残すように形成される。なお、図示は省略するが、画素アレイ部９０１の近傍と画素間に形成される水素供給物９０６は、半導体基板９０５を貫通するように形成されてもよいし、集光部９０４側に半導体層を残すように形成されてもよい。
（水素供給物と金属材料の配置例）
図４０と図４１は、水素供給物９０６と金属材料９０７の配置例を示す概略上面図である。
図４０に示すように、水素供給物９０６は、例えば、水素供給領域を構成する画素アレイ部９０１と制御回路９１１のそれぞれを囲むように配置される。この場合、金属材料９０７は、図４０に示すように、水素供給物９０６の信号処理回路９０２側にライン状に配置されてもよいし、図４１に示すように、水素供給物９０６の外側（信号処理回路９０２側）を囲むように配置されてもよい。
なお、制御回路９１１は、画素アレイ部９０１および信号処理回路９０２と同一の基板に配置されてもよいし、異なる基板に配置されてもよい。制御回路９１１が、画素アレイ部９０１および信号処理回路９０２とは異なる基板に配置される場合には、CMOSイメージセンサ９００は、積層型のCMOSイメージセンサとなる。
（CMOSイメージセンサの第５実施の形態の第２の構造例）
図４２は、制御回路９１１が、画素アレイ部９０１および信号処理回路９０２とは異なる基板に配置される場合のCMOSイメージセンサ９００の構造例を示す図である。
図４２の制御回路９１１は、配線部９２１が設けられた半導体基板９２２により構成され、半導体基板９２２と半導体基板９０５は、配線部９０３と配線部９２１が対向するように接続される。配線部９２１には、各種の配線９２１Ａが設けられ、配線９２１Ａは、層間絶縁膜９２１Ｂで覆われている。半導体基板９２２は、シリコン基板により構成され、半導体基板９２２には、各種の素子が形成される。
配線部９０３の１つの配線９０３Ａと、配線部９２１の１つの配線９２１Ａは、Ｔｉ，Ｔａなどの水素を吸蔵する性質を有する金属からなるTCV（貫通ビア）９３１によって、電気的に接続される。TCV９３１の画素アレイ部９０１側には、半導体基板９０５を貫通するように水素供給物９３２が形成される。
これにより、水素供給物９３２から水素供給領域内の画素アレイ部９０１へ供給される水素が、TCV９３１により吸蔵されることを防止することができる。また、水素供給物９３２から水素抑制領域内の信号処理回路９０２への水素の供給を抑制することができる。
（水素供給物とTCVの配置例）
図４３は、図４２のTCV９３１と水素供給物９３２の配置例を示す概略上面図である。
図４３に示すように、水素供給物９３２は、例えば、水素供給領域を構成する画素アレイ部９０１と制御回路９１１のそれぞれを囲むように形成され、TCV９３１は、その水素供給物９３２の外側を囲うように形成される。
なお、CMOSイメージセンサ９００では、水素供給領域と水素抑制領域が図１７に示したように構成されるものとしたが、水素供給領域と水素抑制領域の構成は、これに限定されず、図１６、図１８、図１９の構成であってもよい。
＜第７実施の形態＞
（電子機器の一実施の形態の構成例）
図４４は、本開示を適用した電子機器としての撮像装置の構成例を示すブロック図である。
図４４の撮像装置１０００は、ビデオカメラやデジタルスチルカメラ等である。撮像装置１０００は、レンズ群１００１、固体撮像素子１００２、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８からなる。ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８は、バスライン１００９を介して相互に接続されている。
レンズ群１００１は、被写体からの入射光（像光）を取り込んで固体撮像素子１００２の撮像面上に結像する。固体撮像素子１００２は、上述したCMOSイメージセンサ１０，３００，８００、または９００からなる。固体撮像素子１００２は、レンズ群１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路１００３に供給する。
ＤＳＰ回路１００３は、固体撮像素子１００２から供給される画素信号に対して所定の画像処理を行い、画像処理後の画像信号をフレーム単位でフレームメモリ１００４に供給し、一時的に記憶させる。
表示部１００５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号に基づいて、画像を表示する。
記録部１００６は、ＤＶＤ(Digital Versatile Disk)、フラッシュメモリ等からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号を読み出し、記録する。
操作部１００７は、ユーザによる操作の下に、撮像装置１０００が持つ様々な機能について操作指令を発する。電源部１００８は、電源を、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、および操作部１００７に対して適宜供給する。
本技術を適用する電子機器は、画像取込部（光電変換部）に固体撮像装置を用いる電子機器であればよく、撮像装置１０００のほか、撮像機能を有する携帯端末装置、画像読取部に固体撮像装置を用いる複写機などがある。
なお、CMOSイメージセンサ１０（３００，８００，９００）はワンチップとして形成された形態であってもよいし、光学部等を含めてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
さらに、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
例えば、本開示の第５実施の形態において、水素抑制領域および水素供給領域は、能動素子単位で設定されるようにしてもよい。
また、本開示は、CCD (Charge Coupled Device)イメージセンサや、無線装置以外の、複数のデジタルASIC、アナログASIC、デジタル・アナログ混載ASICなどを混載する半導体装置にも適用することができる。
さらに、本開示の第１乃至第７実施の形態では、ダングリングボンド終端効果（界面準位終端効果）のある原子として水素が採用されたが、フッ素や窒素が採用されるようにしてもよい。また、本開示の第１乃至第５実施の形態において、水素供給膜の代わりに、本開示の第６実施の形態における水素供給物が形成されるようにしてもよい。
また、本技術は、表面型CMOSイメージセンサと裏面型CMOSイメージセンサの両方に適用することができる。
なお、本開示は、以下のような構成もとることができる。
（１）
第１の半導体基板と、
前記第１の半導体基板の一部に配置される、ダングリングボンド終端効果のある原子の拡散を防止する第１の原子拡散防止部と
を備える半導体装置。
（２）
前記第１の原子拡散防止部は、前記第１の半導体基板上に形成された能動素子を覆う
ように構成された
前記（１）に記載の半導体装置。
（３）
前記第１の原子拡散防止部は、前記能動素子のゲート電極上に配置される
ように構成された
前記（２）に記載の半導体装置。
（４）
前記第１の原子拡散防止部は、前記第１の半導体基板上に形成された能動素子を含む回路を覆う
ように構成された
前記（１）に記載の半導体装置。
（５）
前記第１の原子拡散防止部は、ビア、配線、およびコンタクトにより構成され、
前記ビア、前記配線、および前記コンタクトの少なくとも１つは、前記原子を吸蔵する原子吸蔵合金の金属膜を有する
ように構成された
前記（１）乃至（４）のいずれかに記載の半導体装置。
（６）
前記第１の原子拡散防止部は、前記第１の半導体基板と接続される
ように構成された
前記（５）に記載の半導体装置。
（７）
前記第１の原子拡散防止部は、前記第１の半導体基板内に配置される
ように構成された
前記（１）に記載の半導体装置。
（８）
前記第１の半導体基板内に配置される、前記原子を供給する第１の原子供給膜
をさらに備える
前記（７）に記載の半導体装置。
（９）
前記第１の半導体基板上の全面に配置される、前記原子を供給する第１の原子供給膜
をさらに備える
前記（１）または（２）に記載の半導体装置。
（１０）
前記第１の半導体基板とは異なる機能を提供する第２の半導体基板
をさらに備え、
前記第１の半導体基板と前記第２の半導体基板は、前記第１の原子供給膜を介して積層される
ように構成された
前記（９）に記載の半導体装置。
（１１）
前記第２の半導体基板上の全面に配置される前記原子を供給する第２の原子供給膜
をさらに備え、
前記第１の半導体基板と前記第２の半導体基板は、前記第１の原子供給膜と前記第２の原子供給膜を介して積層される
ように構成された
前記（１０）に記載の半導体装置。
（１２）
前記第１の半導体基板または前記第２の半導体基板上の全面に配置される前記原子の拡散を防止する第２の原子拡散防止部
をさらに備え、
前記第１の半導体基板と前記第２の半導体基板は、前記第１の原子供給膜と前記第２の原子拡散防止部を介して積層される
ように構成された
前記（１０）に記載の半導体装置。
（１３）
前記第１の半導体基板には、撮像を行う画素領域が形成され、
前記第２の半導体基板には、前記撮像により生成された信号に対して信号処理を行うロジック回路が形成される
ように構成された
前記（１０）に記載の半導体装置。
（１４）
前記第１の半導体基板および前記第２の半導体基板とは異なる機能を提供する第３の半導体基板と、
前記第３の半導体基板上の全面に配置される前記原子を供給する第２の原子供給膜と
をさらに備え、
前記第２の半導体基板と前記第３の半導体基板は、前記第２の原子供給膜を介して積層される
ように構成された
前記（１０）に記載の半導体装置。
（１５）
前記第１の半導体基板には、撮像を行う画素領域が形成され、
前記第２の半導体基板には、前記撮像により生成された信号に対して信号処理を行う信号処理部が形成され、
前記第３の半導体基板には、前記信号を記憶するメモリ部が形成される
ように構成された
前記（１４）に記載の半導体装置。
（１６）
前記第１の半導体基板上に形成される第１の配線層と、
前記第２の半導体基板上に形成される第２の配線層と
をさらに備え、
前記第１の半導体基板と前記第２の半導体基板は、前記第１の配線層と前記第２の配線層が対向するように積層される
ように構成された
前記（１０）に記載の半導体装置。
（１７）
前記第１の半導体基板上に形成される第１の配線層と、
前記第２の半導体基板上に形成される第２の配線層と
をさらに備え、
前記第１の半導体基板と前記第２の半導体基板は、前記第１の半導体基板に対する前記第１の配線層の方向と前記第２の半導体基板に対する前記第２の配線層の方向とが同一になるように積層される
ように構成された
前記（１０）に記載の半導体装置。
（１８）
前記原子は、水素である
ように構成された
前記（１）乃至（１７）のいずれかに記載の半導体装置。
（１９）
半導体基板と、
前記半導体基板の一部に配置される、ダングリングボンド終端効果のある原子の拡散を防止する原子拡散防止部と
を備える半導体装置を形成する
半導体装置の製造方法。
（２０）
半導体基板と、
前記半導体基板の一部に配置される、ダングリングボンド終端効果のある原子の拡散を防止する原子拡散防止部と
を備える電子機器。
１０ CMOSイメージセンサ， １１ 画素領域， １３ ロジック回路， ３１ 信号処理部， ３２ メモリ部， ５１乃至５３ 半導体基板， ７３ 水素拡散防止膜， ７５ 配線層， ７６ 水素供給膜， １２１ 水素供給膜， １２２ 配線層， １３３ 水素拡散防止膜， １３５ 配線層， １３６ 水素供給膜， １４４ 配線層， １６１ 水素供給膜， １６２ 配線層， １７１ 水素供給膜， １７２ 配線層， １９１，２１１ 水素拡散防止膜， ２２１ 水素供給膜， ２２２ 水素拡散防止膜， ２２３ 水素供給膜， ２４１，２４２ 水素供給膜， ２６１，２６２ 半導体基板， ３００ CMOSイメージセンサ， ５５３ 半導体基板， ５７０ 水素吸着層， ５７２ Via， ５７３ 配線， ５７５ コンタクト， ６６１ 水素供給膜， ６８１ ゲート電極， ６９１乃至６９３ 配線， ６９４ａ，６９４ｂ Via， ６９５ コンタクト， ８００ CMOSイメージセンサ， ８３０，８３６ 半導体基板， ８４１ 水素供給膜， ５０ 無線装置， ９００ CMOSイメージセンサ， ９０６ 水素供給物， ９０７ 金属材料， ９３２ 水素供給物， １０００ 撮像装置

Claims (9)

  1. 第１の半導体基板と、
    前記第１の半導体基板の一部に配置される、ダングリングボンド終端効果のある原子の拡散を防止する原子拡散防止部と、
    前記第１の半導体基板上の全面に配置される、前記原子を供給する原子供給膜と、
    前記第１の半導体基板とは異なる機能を提供する第２の半導体基板と
    を備え、
    前記原子拡散防止部は、２本のビアと前記２本のビアを支柱とするメタルとにより構成され、
    前記２本のビアおよび前記メタルの少なくとも１つは、前記原子を吸蔵する原子吸蔵合金の金属膜を有し、
    前記第１の半導体基板と前記第２の半導体基板は、前記原子供給膜を介して積層される
    ように構成された
    半導体装置。
  2. 前記原子拡散防止部は、前記第１の半導体基板上に形成された能動素子を覆う
    ように構成された
    請求項１に記載の半導体装置。
  3. 前記原子拡散防止部は、前記第１の半導体基板上に形成された能動素子を含む回路を覆う
    ように構成された
    請求項１に記載の半導体装置。
  4. 前記ビアには、配線が挿入される
    ように構成された
    請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記ビアは、前記第１の半導体基板と接続される
    ように構成された
    請求項１乃至４のいずれかに記載の半導体装置。
  6. 前記第１の半導体基板上に形成される第１の配線層と、
    前記第２の半導体基板上に形成される第２の配線層と
    をさらに備え、
    前記第１の半導体基板と前記第２の半導体基板は、前記第１の配線層と前記第２の配線層が対向するように積層される
    ように構成された
    請求項１乃至５のいずれかに記載の半導体装置。
  7. 前記原子は、水素である
    ように構成された
    請求項１乃至６のいずれかに記載の半導体装置。
  8. 第１の半導体基板と、
    前記第１の半導体基板の一部に配置される、ダングリングボンド終端効果のある原子の拡散を防止する原子拡散防止部と、
    前記第１の半導体基板上の全面に配置される、前記原子を供給する原子供給膜と、
    前記第１の半導体基板とは異なる機能を提供する第２の半導体基板と
    を備え、
    前記原子拡散防止部は、２本のビアと前記２本のビアを支柱とするメタルとにより構成され、
    前記２本のビアおよび前記メタルの少なくとも１つは、前記原子を吸蔵する原子吸蔵合金の金属膜を有し、
    前記第１の半導体基板と前記第２の半導体基板は、前記原子供給膜を介して積層される
    ように構成された半導体装置を形成する
    半導体装置の製造方法。
  9. 第１の半導体基板と、
    前記第１の半導体基板の一部に配置される、ダングリングボンド終端効果のある原子の拡散を防止する原子拡散防止部と、
    前記第１の半導体基板上の全面に配置される、前記原子を供給する原子供給膜と、
    前記第１の半導体基板とは異なる機能を提供する第２の半導体基板と
    を備え、
    前記原子拡散防止部は、２本のビアと前記２本のビアを支柱とするメタルとにより構成され、
    前記２本のビアおよび前記メタルの少なくとも１つは、前記原子を吸蔵する原子吸蔵合金の金属膜を有し、
    前記第１の半導体基板と前記第２の半導体基板は、前記原子供給膜を介して積層される
    ように構成された電子機器。
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