JP2011119950A - 固体撮像装置および駆動方法 - Google Patents
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Abstract
【課題】グローバルシャッタ動作が可能で、かつ、高品位な画像を得やすい固体撮像装置を提供する。
【解決手段】半導体基板１９に形成された光電変換素子であるフォトダイオード１と、薄膜トランジスタで構成されたパストランジスタ６と蓄積容量７とで構成され、フォトダイオード１で生成された信号電荷を、パストランジスタ６を介して蓄積容量７に蓄積するメモリ回路と、半導体基板１９に形成された電界効果トランジスタである出力トランジスタ９で構成され、蓄積容量７に蓄積された信号電荷に応じた信号電圧を出力する出力回路とを各々備えた複数の画素回路１１が二次元状に配置されてなり、パストランジスタ６を構成する半導体薄膜３１のバンドギャップが、半導体基板１９のバンドギャップよりも大きい。
【選択図】図３
【解決手段】半導体基板１９に形成された光電変換素子であるフォトダイオード１と、薄膜トランジスタで構成されたパストランジスタ６と蓄積容量７とで構成され、フォトダイオード１で生成された信号電荷を、パストランジスタ６を介して蓄積容量７に蓄積するメモリ回路と、半導体基板１９に形成された電界効果トランジスタである出力トランジスタ９で構成され、蓄積容量７に蓄積された信号電荷に応じた信号電圧を出力する出力回路とを各々備えた複数の画素回路１１が二次元状に配置されてなり、パストランジスタ６を構成する半導体薄膜３１のバンドギャップが、半導体基板１９のバンドギャップよりも大きい。
【選択図】図３
Description
本発明は、固体撮像装置に関し、特にグローバルシャッタ機能を備えた固体撮像装置に関する。
従来の固体撮像装置において、画素ごとに設けられる画素回路は、図７に示すように読み出し回路９０とフォトダイオード１で構成され、マトリクス状に複数の画素回路が配置されている。読み出し回路９０は、転送トランジスタ２、キャパシタ４、リセットトランジスタ５、出力トランジスタ９、および選択トランジスタ１０で構成される。画素行に沿って選択線ＳＥＬ、転送制御線ＴＲＡＮおよびリセット線ＲＳＴが設置され、これらは垂直走査回路（図面には示していない）に接続されている。一方、画素列に沿って信号線ＣＯＬが設置され、水平走査回路（図面には示していない）に接続されている。
固体撮像装置は、画素回路内のフォトダイオード１で光電変換を行う。撮像動作には、光電変換を線順次に（例えば行ごとに順次、その行に配置されている画素回路で）行うローリングシャッタ動作と、全画素一斉に実行するグローバルシャッタ動作の２種類がある。
ローリングシャッタは線順次に光電変換していく間に被写体が動いた場合、得られた画像が歪んでしまうという課題がある。一方、グローバルシャッタは被写体の全体を同時刻に撮像するため、動く被写体であっても歪まずに撮像できるという点で優れる。
以下、従来の固体撮像装置において、全画素が同時に露光されるグローバルシャッタ撮像動作を説明する。
図８（ａ）に示すように、垂直走査回路は、トリガ信号の入力に応じて全行同時にリセット線ＲＳＴにハイレベルの全リセット信号を送出する。同時に、垂直走査回路は全行の転送制御線ＴＲＡＮにもハイレベルの転送パルスを送出する。すると、全画素のフォトダイオード１およびキャパシタ４に蓄えられた電荷がリセットトランジスタ５を通じて排出され、全画素のフォトダイオード１およびキャパシタ４がリセットされる。リセット後、全画素のフォトダイオード１は露光状態となり、光電変換によって入射光強度に応じた電荷を生成する。
露光期間が完了した後、垂直走査回路は全行のリセット線ＲＳＴをローレベルにした後、転送制御線ＴＲＡＮにハイレベルの転送パルスを再送出する。これにより、全画素のフォトダイオード１から転送トランジスタ２を通じてキャパシタ４に信号電荷が移動する。
全画素のキャパシタ４に信号電荷が蓄積された後、線順次に画素信号を出力する。図８（ｂ）に示すように、垂直走査回路は選択線ＳＥＬi（添え字ｉは行番号を示す）へアドレス線選択信号を送出し、選択トランジスタ１０を画素行ごとに順次オン状態にする。このとき、出力トランジスタ９のゲート電極はキャパシタ４に格納されている信号電荷量に応じた電位に変調されており、そのチャネルコンダクタンスは信号電荷量に依存する。従って、信号線ＣＯＬ上には、信号電荷量に依存した信号電圧が出力される。
従来の固体撮像装置は例えばシリコンなどからなる半導体基板上に形成されるのが一般的であり、光電変換により生成された電荷を保持するためのキャパシタはｐｎ接合容量（通称フローティングディフュージョン、ＦＤ）である。それ故、キャパシタはフォトダイオードと同等の光電変換特性を示す。１フレーム相当の期間、キャパシタに電荷を保持するためには、キャパシタへ入射する光を遮る遮光構造が必須となる。しかしながら、キャパシタに遮光を施したとしても完全に入射光強度をゼロにすることは難しく、キャパシタが持つ光電変換特性のためにある程度のノイズ電荷が発生して画質を低下させるという課題がある。
本発明はこのような課題を解決するためになされたものであり、グローバルシャッタ動作が可能で、かつ、高品位な画像を得やすい固体撮像装置を提供することを目的とする。
上記目的を達成するために、本発明に係る固体撮像装置は、半導体基板に形成された光電変換素子と、薄膜トランジスタと蓄積容量とで構成され、前記光電変換素子で生成された信号電荷を、前記薄膜トランジスタを介して前記蓄積容量に蓄積するメモリ回路と、前記半導体基板に形成された電界効果型トランジスタで構成され、前記蓄積容量に蓄積された信号電荷に応じた信号電圧を出力する出力回路とを各々備えた複数の画素回路が二次元状に配置されてなり、前記薄膜トランジスタを構成する半導体薄膜のバンドギャップが、前記半導体基板のバンドギャップよりも大きい。
本発明により、基板に形成した電界効果型トランジスタに比べて薄膜トランジスタの光リークを抑制することができ、蓄積容量に格納された信号電荷にノイズ電荷が混じって画質を低下することが防止できる。
また、前記固体撮像装置において、前記半導体薄膜のバンドギャップが３電子ボルト以上であってもよい。
主にカラー撮像を目的とするカメラに内蔵される固体撮像装置において、画素の入射面にはカラーフィルタが配置される。カラーフィルタを通して入射する可視光の波長は４５０ｎｍ〜６５０ｎｍ程度であり、これは２．７６ｅＶ未満のエネルギーに相当する。本発明の薄膜トランジスタに使用される半導体薄膜のバンドギャップは入射光エネルギーよりも大きいので、薄膜トランジスタの光リークをほぼゼロにすることができる。
また、前記固体撮像装置において、前記蓄積容量は、前記半導体基板に形成されたもう１つの電界効果型トランジスタであってもよい。
電界効果トランジスタのゲート電極はゲート絶縁膜により半導体（一般的にはシリコンが用いられる）基板と絶縁されているので、ゲート電極に信号電荷を蓄積すればリーク電流を極めて抑制することが可能である。なお、低インピーダンス配線を通して基板に基準電位を印加しておけば、基板に入射した光でノイズ電荷が発生したとしてもすぐに排出されるので問題ない。
また、前記固体撮像装置において、前記薄膜トランジスタは、前記蓄積容量の上部に形成され、平面的に重なるように配置されていてもよい。
電界効果型トランジスタと薄膜トランジスタを平面的に並べて配置するよりも画素開口率（光電変換素子の開口面積÷画素面積）を大きくでき、高感度とすることができる。
また、前記固体撮像装置において、前記半導体薄膜は、Ｉｎ、Ｇａ、Ｚｎの少なくともいずれかを含む酸化物半導体であってもよい。
ＺｎＯやＩｎ−Ｇａ−Ｚｎ−Ｏといった酸化物半導体は、ＧａＮなどの窒化物半導体に比べて低温成膜可能なワイドバンドギャップ材料である。これらの酸化物半導体を用いることにより、電界効果トランジスタを接続する配線に高融点金属ではなく、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）で一般的に使われるＡｌやＣｕを使用することができ、コスト面で優位となる。
上記目的を達成するために、本発明に係る固体撮像装置の駆動方法は、半導体基板に形成された光電変換素子と、薄膜トランジスタと蓄積容量とで構成されたメモリ回路と、前記半導体基板に形成された電界効果型トランジスタで構成された出力回路とを各々備えた複数の画素回路が二次元状に配置されてなり、前記薄膜トランジスタを構成する半導体薄膜のバンドギャップが、前記半導体基板のバンドギャップよりも大きい固体撮像装置の駆動方法であって、全ての画素回路の前記光電変換素子で一斉に光電変換を行って信号電荷を生成し、全ての画素回路の前記薄膜トランジスタを一斉にオンすることにより、前記光電変換素子で生成された信号電荷を、前記薄膜トランジスタを介して前記蓄積容量に蓄積し、前記複数の画素回路の部分ごとに順次、前記蓄積容量に蓄積された信号電荷に応じた信号電圧を前記出力回路から出力する。
本発明によって、光電変換素子から一斉に電荷を取り出すグローバルシャッタ動作が可能となり、動く被写体の一瞬を撮像できる。
本発明の固体撮像装置によれば、グローバルシャッタ動作によって光電変換素子から蓄積容量へと取り出された信号電荷の保持特性が改善され、画像の品位を向上することが可能となる。
以下、本発明の実施の形態に係る固体撮像装置について、図面を参照しながら説明する。
図１は、本発明の固体撮像装置を構成する画素回路１１の一例を示す回路図である。光電変換素子としてのフォトダイオード１のアノード電極が転送トランジスタ２を介してフローティングディフュージョン（ＦＤ）ノード３に接続されており、ＦＤノード３にはｐｎ接合で形成されたキャパシタ４、リセットトランジスタ５が接続される。さらに、ＦＤノード３には、薄膜トランジスタにて構成されるパストランジスタ６と蓄積容量７からなるメモリ回路が接続され、そのメモリ回路の蓄積ノード８には出力回路としての出力トランジスタ９のゲート電極が接続されている。
出力トランジスタ９のソース電極は、選択トランジスタ１０を介して、画素列に沿って設置された信号線ＣＯＬに接続される。転送トランジスタ２、リセットトランジスタ５、パストランジスタ６および選択トランジスタ１０のゲート電極は、それぞれ画素行に沿って設置された転送制御線ＴＲＡＮ、リセット線ＲＳＴ、書き込み線ＷＲＴおよび選択線ＳＥＬに接続される。全てのトランジスタは、Ｎ型伝導である。
図２に示すように、固体撮像装置１００において、複数の画素回路１１はｍ行、ｎ列のマトリクスに配置されている。各画素回路のＴＲＡＮi、ＲＳＴi、ＷＲＴiおよびＳＥＬi（添え字ｉは行番号を示す）は垂直走査回路４０に接続され、ＣＯＬj（添え字ｊは列番号を示す）は水平走査回路４１に接続される。行ごとの画素回路１１から順次出力される信号電圧は水平走査回路４１によって水平方向に転送され、出力アンプ４２で増幅されて出力端子４３から出力する。
固体撮像装置１００はシリコンからなる半導体基板１９上に形成されている。画素回路１１の一部の断面構造を図３に示す。半導体基板１９上はＳｉＯ2からなる素子分離領域２２によって分離され、ｐ型不純物領域２０、ｎ型不純物領域２１が形成されている（説明を簡単にするために不純物濃度の高低による領域は区別していない）。
図３において、ＰＤと示したｎ型不純物領域２１とその周辺のｐ型不純物領域２０はフォトダイオード１である。また、ＦＤと示したｎ型不純物領域２１がＦＤノード３であり、その周辺のｐ型不純物領域２０との間で形成されるｐｎ接合がキャパシタ４に対応する。
半導体基板１９上にはＳｉＯ2のゲート絶縁膜２３、ポリシリコンのゲート電極２４からなるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳ型電界効果トランジスタ）が形成されている。図３には、３つのＭＯＳＦＥＴが配置されており、左から転送トランジスタ２（ＰＤとＦＤの間）、蓄積容量７および出力トランジスタ９に対応している。
蓄積容量７に対応するＭＯＳＦＥＴは、半導体基板１９の表面に高濃度のｎ型不純物領域２１を形成しており、正のゲート電圧印加で電荷が蓄積されるＭＯＳキャパシタとして機能する。これらのＭＯＳＦＥＴ上はＳｉＯ2の第１層間絶縁膜２５で覆われており、半導体基板およびゲート電極２４に達する第１ビア２６とメタル配線層２７が形成されている。図３中にＳＴと示したメタル配線は蓄積容量７および出力トランジスタ９のゲート電極を短絡しており、図１の蓄積ノード８に対応している。
メタル配線層２７の上はさらにＳｉＯ2の第２層間絶縁膜２８で覆われており、ＦＤノード３と蓄積ノード８（図３にそれぞれＦＤ、ＳＴと記載）に導通する第２ビア２９が形成されている。第２ビア２９上には、ソースおよびドレインとなる電極３０、チャネルとなる半導体薄膜３１、ゲート絶縁膜３２およびゲート電極３３が形成され、これらはパストランジスタ６を構成している。半導体薄膜３１には、例えばＺｎＯ（酸化亜鉛）、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（インジウム−ガリウム−亜鉛の複合酸化物）などが適する。これらのバンドギャップはそれぞれ３．４ｅＶ、３．２ｅＶであり、可視光に対して透明である。半導体薄膜３１へ高効率に電子注入するため電極３０は仕事関数の小さい材料が適する。例えば、仕事関数が４．７ｅＶのＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：酸化インジウムスズ）と、第２ビア２９をプロセスダメージから保護するＴｉＮ（窒化チタン）との積層電極を用いるとよい。
ゲート絶縁膜３２はワイドバンドギャップの半導体薄膜３１よりもさらにバンドギャップが大きい絶縁膜材料が好適であり、例えばＡｌ2Ｏ3を用いる。ゲート電極３３は、例えばＩｒ（イリジウム）やＭｏ（モリブデン）を用いる。以上のように構成したパストランジスタ６はワイドバンドギャップ薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）であり、その上部は保護膜３４で覆われている。
以上のように構成された固体撮像装置の製造工程毎の断面構造を図４（ａ）〜図４（ｅ）に示す。
最初に、一般的な半導体技術を用いて半導体基板上にフォトダイオード１、ＭＯＳ構造である転送トランジスタ２、蓄積容量７および出力トランジスタ９、並びに第１層間絶縁膜２５、配線構造、第２層間絶縁膜２８を形成する（図４（ａ））。
次いで、ドライエッチングによって第２層間絶縁膜２８を貫通するビアホールを形成し、タングステンをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により埋め込む。その上方にＴｉをターゲットとして窒素雰囲気中でスパッタ法によるＴｉＮの成膜、Ｉｎ−Ｓｎ−Ｏ（インジウム−スズの複合酸化物）をターゲットとして酸素雰囲気中でスパッタ法によるＩＴＯ成膜を順次行った後に、リソグラフィおよびイオンミリングにより電極３０をパターニングする（図４（ｂ））。
ソースおよびドレインとなる電極３０上にＺｎＯをスパッタ法により堆積した後、リソグラフィおよび硝酸によるウェットエッチングを行ってＴＦＴのアクティブ領域となる半導体薄膜３１を形成する（図４（ｃ））。
半導体薄膜３１を覆うようにゲート絶縁膜３２となるＡｌ2Ｏ3をＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により成膜する（図４（ｄ））。
ゲート電極３３となるＩｒをスパッタ法で成膜し、リソグラフィおよびイオンミリングによりゲート電極３３の形状にパターニングし、保護膜３４を成膜する（図４（ｅ））。
本発明の固体撮像装置におけるグローバルシャッタによる撮像動作について説明する。図５は、全画素のＲＳＴ、ＴＲＡＮ、ＷＲＴおよびＳＥＬへ一斉に印加される電圧波形を示しており、これらの信号に応じて変化するＦＤノード３の電位ＶFDおよび蓄積ノード８の電位ＶSTの典型例を合わせて示す。
最初に（ｔ０〜ｔ１期間）、ＲＳＴ、ＴＲＡＮおよびＷＲＴにハイ電圧を印加し、フォトダイオード１、ＦＤノード３および蓄積ノード８をリセットする。
時刻ｔ１にＴＲＡＮにロー電圧を印加して転送トランジスタ２をオフし、フォトダイオード１に入射した光を光電変換して得られた電荷の蓄積を開始する。
蓄積終了となる時刻ｔ３より前の時刻ｔ２にＲＳＴおよびＷＲＴをロー電位にしてリセットトランジスタ５およびパストランジスタ６をオフにした後、時刻ｔ３にＴＲＡＮをハイ電位にして転送トランジスタ２をオン状態にし、フォトダイオード１に蓄積された電荷をＦＤノード３へ転送する（Ｓ０１）。工程Ｓ０１において、全ての画素回路１１のフォトダイオード１で一斉に光電変換を行って生成された信号電荷がキャパシタ４へ転送され、ＦＤノード３の電位ＶFDはロー電位へと変化する。
転送完了後の時刻ｔ４にＴＲＡＮをハイ電位にして転送トランジスタ２を再びオフ状態にした後、時刻ｔ５〜ｔ６期間にＷＲＴにハイ電位を印加してパストランジスタ６をオンにする（Ｓ０２）。工程Ｓ０２において、ＦＤノード３に接続されたキャパシタ４と蓄積ノード８に接続された蓄積容量７とが結合され、キャパシタ４に保持されている信号電荷の一部は、パストランジスタ６を介して蓄積容量７に分配され、ＶFDおよびＶSTはキャパシタ４と蓄積容量７との容量比で決まる電圧へ変化する。
時刻ｔ７にＲＳＴをハイ電位にしてリセットトランジスタ５をオン状態にして、グローバルシャッタ動作を完了する。
グローバルシャッタ動作により全ての画素回路１１の蓄積ノード８に記憶された信号電圧は、図６（ａ）に示すように行ごとのＳＥＬへ順次パルス電圧を印加することにより、行ごとに順次読み出される（Ｓ０３）。工程Ｓ０３において、アドレスされた行の選択トランジスタ１０はオン状態となり、出力トランジスタ９のソース電極は信号線ＣＯＬと接続される。
信号線ＣＯＬの一端には負荷トランジスタ（図面には示していない）が接続されており、直列接続された出力トランジスタ９と負荷トランジスタはソースフォロワ回路を構成する。このソースフォロワ回路は、蓄積ノード８に記憶された画素信号電圧に対応した信号電圧を信号線ＣＯＬへと出力し、信号電圧は水平走査回路４１によって水平方向に転送され、出力アンプ４２で増幅されて出力端子４３から出力する。
画素回路１１からの信号電圧の読み出しにおいて、信号電圧とともにリセット信号電圧を読み出し、その差分を出力してもよい。このような動作を行った場合の信号線ＣＯＬの電位変化の一例を図６（ｂ）のＶCLに示す。
図６（ｂ）に示すように、行順次にＳＥＬをハイ電圧にしている期間に、上記読み出し方法で信号電圧を読み出した後、ＷＲＴをハイ電位にしてパストランジスタ６をオンにする。グローバルシャッタ動作最後の工程でリセットトランジスタ５はオン状態としているので、この動作によって蓄積ノード８には電源電圧ＶＤＤが印加されたリセット状態となり、出力トランジスタ９と負荷トランジスタで構成するソースフォロワ回路はリセット信号電圧を出力する。
以上の動作で読み出した信号電圧とリセット信号電圧の差分を、例えば周知の相関二重サンプリング回路などを用いて、とることにより、出力トランジスタ９の特性ばらつきを除去することができ、画質向上に有用である。
本発明は、特に固体撮像装置を内蔵するデジタルスチルカメラやビデオカメラに有用であり、特に動く被写体の撮像に最適である。
１ フォトダイオード
２ 転送トランジスタ
３ ＦＤノード
４ キャパシタ
５ リセットトランジスタ
６ パストランジスタ
７ 蓄積容量
８ 蓄積ノード
９ 出力トランジスタ
１０ 選択トランジスタ
１１ 画素回路
１９ 半導体基板
２０ ｐ型不純物領域
２１ ｎ型不純物領域
２２ 素子分離領域
２３ ゲート絶縁膜
２４ ゲート電極
２５ 第１層間絶縁膜
２６ 第１ビア
２７ メタル配線層
２８ 第２層間絶縁膜
２９ 第２ビア
３０ 電極
３１ 半導体薄膜
３２ ゲート絶縁膜
３３ ゲート電極
３４ 保護膜
４０ 垂直走査回路
４１ 水平走査回路
４２ 出力アンプ
４３ 出力端子
９０ 読み出し回路
１００ 固体撮像装置
ＣＯＬ 信号線
ＴＲＡＮ 転送制御線
ＲＳＴ リセット線
ＷＲＴ 書き込み線
ＳＥＬ 選択線
２ 転送トランジスタ
３ ＦＤノード
４ キャパシタ
５ リセットトランジスタ
６ パストランジスタ
７ 蓄積容量
８ 蓄積ノード
９ 出力トランジスタ
１０ 選択トランジスタ
１１ 画素回路
１９ 半導体基板
２０ ｐ型不純物領域
２１ ｎ型不純物領域
２２ 素子分離領域
２３ ゲート絶縁膜
２４ ゲート電極
２５ 第１層間絶縁膜
２６ 第１ビア
２７ メタル配線層
２８ 第２層間絶縁膜
２９ 第２ビア
３０ 電極
３１ 半導体薄膜
３２ ゲート絶縁膜
３３ ゲート電極
３４ 保護膜
４０ 垂直走査回路
４１ 水平走査回路
４２ 出力アンプ
４３ 出力端子
９０ 読み出し回路
１００ 固体撮像装置
ＣＯＬ 信号線
ＴＲＡＮ 転送制御線
ＲＳＴ リセット線
ＷＲＴ 書き込み線
ＳＥＬ 選択線
Claims (6)
- 半導体基板に形成された光電変換素子と、
薄膜トランジスタと蓄積容量とで構成され、前記光電変換素子で生成された信号電荷を、前記薄膜トランジスタを介して前記蓄積容量に蓄積するメモリ回路と、
前記半導体基板に形成された電界効果型トランジスタで構成され、前記蓄積容量に蓄積された信号電荷に応じた信号電圧を出力する出力回路と
を各々備えた複数の画素回路が二次元状に配置されてなり、
前記薄膜トランジスタを構成する半導体薄膜のバンドギャップが、前記半導体基板のバンドギャップよりも大きい
固体撮像装置。 - 前記半導体薄膜のバンドギャップが３電子ボルト以上である
請求項１に記載の固体撮像装置。 - 前記蓄積容量は、前記半導体基板に形成されたもう１つの電界効果型トランジスタである
請求項１または２に記載の固体撮像装置。 - 前記薄膜トランジスタは、前記蓄積容量の上部に形成され、平面的に重なるように配置されている
請求項１から３のいずれか１項に記載の固体撮像装置。 - 前記半導体薄膜は、Ｉｎ、Ｇａ、およびＺｎの少なくともいずれかを含む酸化物半導体である
請求項１から４のいずれか１項に記載の固体撮像装置。 - 半導体基板に形成された光電変換素子と、
薄膜トランジスタと蓄積容量とで構成されたメモリ回路と、
前記半導体基板に形成された電界効果型トランジスタで構成された出力回路と
を各々備えた複数の画素回路が二次元状に配置されてなり、
前記薄膜トランジスタを構成する半導体薄膜のバンドギャップが、前記半導体基板のバンドギャップよりも大きい固体撮像装置の駆動方法であって、
全ての画素回路の前記光電変換素子で一斉に光電変換を行って信号電荷を生成し（、
全ての画素回路の前記薄膜トランジスタを一斉にオンすることにより、前記光電変換素子で生成された信号電荷を、前記薄膜トランジスタを介して前記蓄積容量に蓄積し、
前記複数の画素回路の部分ごとに順次、前記蓄積容量に蓄積された信号電荷に応じた信号電圧を前記出力回路から出力する
駆動方法。
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- 2009-12-02 JP JP2009274990A patent/JP2011119950A/ja active Pending
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