JP5487734B2 - 固体撮像素子 - Google Patents

Description

本発明は、固体撮像素子に関するものである。

従来から、入射光に応じた電荷を生成し蓄積する光電変換部としてのフォトダイオードと、前記電荷を受け取って電位に変換する浮遊拡散部と、前記浮遊拡散部の電位をリセットするリセットトランジスタとを備えた固体撮像素子が提供されている（例えば、下記特許文献１）。

このような固体撮像素子では、光を照射しなくても結晶欠陥などから発生する電荷がフォトダイオードに蓄積され、本来の光の信号ではない成分が混じってしまうことがある。これは暗電流と呼ばれ、発生型と拡散型の２タイプがある。発生型の暗電流は、フォトダイオードにより作られる空乏層内で発生する電荷が原因となるもので、空乏層内に結晶欠陥が存在すれば増大する。シリコン表面にまで空乏層が到達している状況においては、ダングリングボンド（未結合手）の影響により更に多くなる。これを回避するため、シリコン表面付近にフォトダイオードと逆の導電型層を設け、空乏層の広がりを防止する構造が採られる（特許文献１の図６）。一方、拡散型の暗電流は、フォトダイオードの空乏層が到達しない場所で発生した電荷（暗電流成分）が、熱拡散によりフォトダイオードに到達する性質のものである。

特開２００８−１７２００５号公報

本発明は、拡散型の暗電流を低減することができる固体撮像素子を提供することを目的とする。

前記課題を解決するための手段として、以下の各態様を提示する。第１の態様による固体撮像素子は、入射光に応じた電荷を生成し蓄積する光電変換部と、前記電荷を受け取って電位に変換する浮遊拡散部と、前記浮遊拡散部の電位をリセットするリセットトランジスタと、前記光電変換部の周囲の所定領域に形成されかつ前記リセットトランジスタのゲートと電気的に接続された導電層と、を備えたものである。この第１の態様による固体撮像素子は、前記浮遊拡散部の電位に応じた信号を出力する増幅部を備えてもよい。また、この第１の態様による固体撮像素子は、前記光電変換部から前記浮遊拡散部に電荷を転送する転送部や、読み出し行を選択する選択部等を有してもよい。

第２の態様による固体撮像素子は、前記第１の態様において、前記導電層は、前記ゲートを構成する材料が前記ゲートから連続して延びることによって形成されたものである。

第３の態様による固体撮像素子は、前記第１又は第２の態様において、前記導電層は、前記光電変換部の外周の１／８以上に沿うように配置されたものである。

第４の態様による固体撮像素子は、前記第１乃至第３のいずれかの態様において、前記導電層は、前記光電変換部の周囲の所定領域の電荷が前記光電変換部以外の所定箇所に導かれるように、配置されたものである。

第５の態様による固体撮像素子は、第４の態様において、前記所定箇所が、前記浮遊拡散部を含むものである。

第６の態様による固体撮像素子は、前記第４又は第５の態様において、前記所定箇所が、電源電位が印加される拡散領域を含むものである。

第７の態様による固体撮像素子は、前記第１乃至第６のいずれかの態様において、前記導電層は、前記浮遊拡散部の一部に絶縁膜を介して重なるように配置されたものである
第８の態様による固体撮像素子は、前記第１乃至第７のいずれかの態様において、前記導電層は、電源電位が印加される拡散領域の一部に絶縁膜を介して重なるように配置されたものである。

第９の態様による固体撮像素子は、前記第１乃至第８のいずれかの態様において、前記リセットトランジスタを構成するソース領域及びドレイン領域が形成された半導体層と、前記半導体層に形成され前記半導体層を所定電位に保つためのコンタクト拡散領域とを備え、前記導電層は前記コンタクト拡散領域を囲むように配置されたものである。

本発明によれば、拡散型の暗電流を低減することができる固体撮像素子を提供することができる。

本発明の第１の実施の形態による固体撮像素子を示す概略構成図である。 図１中の１つの画素を示す回路図である。 図１中の２×２個の画素を模式的に示す概略平面図である。 図３中のＡ−Ａ’線に沿った概略断面図及びポテンシャル図である。 図１に示す固体撮像素子の動作の一例を示すタイミングチャートである。 比較例による固体撮像素子の２×２個の画素を模式的に示す概略平面図である。 図６中のＢ−Ｂ’線に沿った概略断面図及びポテンシャル図である。 本発明の第２の実施の形態による固体撮像素子の２×２個の画素を模式的に示す概略平面図である。 図８中のＣ−Ｃ’線に沿った概略断面図及びポテンシャル図である。 本発明の第３の実施の形態による固体撮像素子の２×２個の画素を模式的に示す概略平面図である。 本発明の第４の実施の形態による固体撮像素子の２×２個の画素を模式的に示す概略平面図である。 図１１中のＤ−Ｄ’線に沿った概略断面図及びポテンシャル図である。 本発明の第５の実施の形態による固体撮像素子の２×２個の画素を模式的に示す概略平面図である。 図１３中のＥ−Ｅ’線に沿った概略断面図及びポテンシャル図である。

以下、本発明による固体撮像素子について、図面を参照して説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態による固体撮像素子１を示す概略構成図である。この固体撮像素子１は、ＣＭＯＳ型固体撮像素子として構成されている。

図１に示すように、この固体撮像素子１は、一般的なＣＭＯＳ型固体撮像素子と同様に、垂直走査回路２と、水平走査回路３と、２次元状に配置された複数の画素４と、周知のＣＤＳ回路等を含む読み出し回路５と、出力アンプ６とを有している。各画素４のフォトダイオードＰＤ（図１では図示せず。図２参照）が出力する電気信号が垂直走査回路２によって読み出し回路５に行単位で取り出され、水平走査回路３によって列単位で出力アンプ６を介して出力端子７に画像信号として出力されるようになっている。このように、垂直走査回路２及び水平走査回路３は、画素４を駆動する回路を構成している。画素４が２次元状に配置された領域が画素領域１０である。複数の画素４は、画素領域１０に渡って配置されている。この固体撮像素子１では、垂直走査回路２、水平走査回路３、読み出し回路５及び出力アンプ６が周辺回路を構成している。周辺回路が配置された領域が周辺回路領域である。周辺回路領域は、画素領域１０の周辺に配置されている。

図２は、図１中の１つの画素４を示す回路図である。各画素４は、図２に示すように、入射光に応じた電荷を生成し蓄積する光電変換部としてのフォトダイオードＰＤと、前記電荷を受け取って電位に変換する浮遊拡散部（フローティングディフュージョン）ＦＤと、フォトダイオードＰＤから浮遊拡散部ＦＤに電荷を転送する転送部としての転送トランジスタＴＸと、浮遊拡散部ＦＤの電位をリセットするリセットトランジスタＲＳＴと、浮遊拡散部ＦＤの電位に応じた信号を出力する増幅部としての増幅トランジスタＡＭＰと、読み出し行を選択する選択部としての選択トランジスタＳＥＬとを有している。本実施の形態では、画素４のトランジスタＡＭＰ，ＴＸ，ＲＳＴ，ＳＥＬは、全てｎＭＯＳトランジスタである。図２において、ＶＤＤは電源電位である。また、図２において接地電位として示している所定電位ＶＳＳは、配線２４（図３参照）を介してＰ型ウエル５２（図４（ａ）参照）に供給される電位である。

転送トランジスタＴＸのゲートは行毎に転送線２２に共通に接続され、そこには、転送トランジスタＴＸを制御する制御信号φＴＸが垂直走査回路２から供給される。リセットトランジスタＲＳＴのゲートは行毎にリセット線２１に共通に接続され、そこには、リセットトランジスタＲＳＴを制御する制御信号φＲＳＴが垂直走査回路２から供給される。選択トランジスタＳＥＬのゲートは行毎に選択線２０に共通に接続され、そこには、選択トランジスタＳＥＬを制御する制御信号φＳＥＬが垂直走査回路２から供給される。画素４の選択トランジスタＳＥＬのソースは、列毎に垂直信号線２３に共通に接続されている。選択線２０、リセット線２１及び転送線２２は、垂直走査回路２に接続されている。垂直信号線２３は、読み出し回路５に接続されている。

図３は、図１中の２×２個の画素４を模式的に示す概略平面図である。ただし、図３において、図中の左側画素４の左辺に沿った部分及び右側画素４の右辺に沿った部分は、図中の左側のフォトダイオードＰＤと右側のフォトダイオードＰＤと間の部分と同様となるが、それらは完全には図示していない。この点は、後述する図８、図１０、図１１及び図１３についても同様である。図４（ａ）は、図３中のＡ−Ａ’線に沿った概略断面図である。図４（ｂ）は、図３中のＡ−Ａ’線に沿った各位置における所定期間中のシリコン表面（半導体表面）の電位を示すポテンシャル図である。図３及び図４（ａ）では、一部の配線等は省略して示している。また、実際には、フォトダイオードＰＤの上部にはカラーフィルタやマイクロレンズが配置されるが、ここでは省略する。

図３において、符号３０ａ，３０ｂ，３１〜３３は、Ｎ型のシリコン基板５１上に形成されたＰ型ウエル５２（図４（ａ）参照）中に配置されたＮ型不純物拡散領域である。本実施の形態では、拡散領域３３は、図示しない配線により電源電位ＶＤＤが印加される電源拡散領域である。拡散領域３０ａ，３０ｂは、配線４１によって接続され、全体として浮遊拡散部ＦＤを構成している。符号３４〜３７は、ポリシリコン層で構成された前記各トランジスタのゲート電極である。

フォトダイオードＰＤは、Ｐ型ウエル５２にＮ型層（電荷蓄積層）１５ａ（図４（ａ）参照）が形成されることで構成されている。フォトダイオードＰＤは、入射光を光電変換し、生じた電荷を電荷蓄積層１５ａに蓄積する。このフォトダイオードＰＤは、空乏化防止層をなす高濃度のＰ型層１５ｂ（図５参照）を基板表面側に付加した構造として、埋め込みフォトダイオードとして構成されている。このＰ型層１５ｂによって、発生型の暗電流が低減される。しかし、本発明では、フォトダイオードＰＤは、空乏化防止層１５ｂの無いフォトダイオードにしても良い。各フォトダイオードＰＤは、図４（ａ）に示すように、ＬＯＣＯＳによる厚い素子分離用選択酸化膜５３によって分離されている。必要に応じて、選択酸化膜５３の下にＰ型の分離拡散領域を形成してもよい。なお、素子分離用選択酸化膜５３は、画素領域１０において、フォトダイオードＰＤ、Ｎ型不純物拡散領域３０ａ，３０ｂ，３１〜３３及び後述するＰ型不純物拡散領域３８を除く領域のほぼ全体に形成されている。

なお、図４（ａ）において、５４は薄い酸化膜（絶縁膜）である。図面には示していないが、選択酸化膜５３や酸化膜５４上には、層間絶縁膜や配線等が形成され、さらに、その上に必要に応じてカラーフィルタやマイクロレンズ等が設けられている。

転送トランジスタＴＸは、フォトダイオードＰＤの電荷蓄積層１５ａをソース、浮遊拡散部ＦＤの拡散領域３０ａをドレインとするＭＯＳトランジスタである。転送トランジスタＴＸは、そのゲート電極３４に印加される転送パルス（制御信号）φＴＸのハイレベル期間にオンし、フォトダイオードＰＤの電荷蓄積層１５ａに蓄積された電荷を浮遊拡散部ＦＤ（拡散領域３０ａ，３０ｂ）に転送する。

浮遊拡散部ＦＤ（拡散領域１６ａ，１６ｂ）は、配線４１によって、増幅トランジスタＡＭＰのゲート電極３６に電気的に接続されている。増幅トランジスタＡＭＰは、電源拡散領域３３をドレイン、拡散領域３２をソースとするＭＯＳトランジスタである。増幅トランジスタＡＭＰは、そのゲート電極３６の電圧に応じた電気信号を出力する。したがって、増幅トランジスタＡＭＰは、フォトダイオードＰＤで生成・蓄積された電荷の量に応じた電気信号を出力する。

選択トランジスタＳＥＬは、拡散領域３２をドレイン、拡散領域３１をソースとするＭＯＳトランジスタである。選択トランジスタＳＥＬは、そのゲート電極３５に印加される選択パルス（制御信号）φＳＥＬのハイレベル期間にオンし、増幅トランジスタＡＭＰのソースを垂直信号線２３に接続し、増幅トランジスタＡＭＰの出力を垂直信号線２３に出力する。すなわち、増幅トランジスタＡＭＰと選択トランジスタＳＥＬによって、ソースフォロワによる読み出しが可能となっている。

リセットトランジスタＲＳＴは、電源拡散領域３３をドレイン、浮遊拡散部ＦＤの拡散領域３０ｂをソースとするＭＯＳトランジスタである。リセットトランジスタＲＳＴは、そのゲート電極３７に印加されるリセットパルス（制御信号）φＲＳＴのハイレベル期間にオンし、浮遊拡散部ＦＤの電位を電源電位ＶＤＤにリセットする。

画素領域１０において、Ｐ型ウエル５２中には、Ｐ型ウエル５２を所定電位ＶＳＳに保つためのコンタクト拡散領域として、高濃度のＰ型拡散領域３８が配置されている。このＰ型拡散領域３８は、配線２４と接続されたコンタクト用金属（図示せず）とオーミック接合するようになっており、所定電位ＶＳＳが印加される配線２４と接続されている。本実施の形態では、Ｐ型拡散領域３８は、各フォトダイオードＰＤの図３中の下側左寄りの位置に配置されている。

そして、本実施の形態では、一般的なＣＭＯＳ型固体撮像素子とは異なり、図３及び図４（ａ）に示すように、上方から見た（図３中の紙面手前側から見た）平面視で、フォトダイオードＰＤの周囲の所定領域に、導電層６０が形成されている。導電層６０は、自画素４のリセットトランジスタＲＳＴのゲート３７と電気的に接続されている。本実施の形態では、導電層６０は、ゲート３７を構成する材料（本実施の形態では、ポリシリコン）がゲート３７から連続して延びることによって、形成されている。もっとも、例えば、導電層６０を、ゲート３７とは分離するようにゲート３７と同時に形成されたポリシリコン層とし、ゲート３７と導電層６０との間を、ゲート３７及び導電層６０とは異なる階層に形成されたＡｌ膜等の配線を経由して電気的に接続してもよい。

導電層６０は、フォトダイオードＰＤの周囲の所定領域の電荷がフォトダイオードＰＤ以外の所定箇所に導かれるように、配置されている。本実施の形態では、図３に示すように、フォトダイオードＰＤの下辺のほぼ中央に配置されたゲート３７から、フォトダイオードＰＤの下辺のほぼ１／３及びフォトダイオードＰＤの左辺の全体に沿って、Ｌ字状に配置されている。フォトダイオードＰＤは、平面視でほぼ正方形状をなしている。したがって、本実施の形態では、導電層６０は、フォトダイオードＰＤの外周のほぼ１／３程度に沿うように配置されている。もっとも、導電層６０がフォトダイオードＰＤの外周に沿う長さはこれに限定されるものではない。しかしながら、拡散型の暗電流をある程度低減するためには、導電層６０は、フォトダイオードＰＤの外周の１／８以上に沿うように配置することが好ましく、フォトダイオードＰＤの外周の１／４以上に沿うように配置することがより好ましい。

本実施の形態では、導電層６０は、図３及び図４（ａ）に示すように、導電層６０下の領域（シリコン領域表面）の電荷を、図３中の左側隣接画素４の浮遊拡散部ＦＤの拡散領域３０ａに導くように、図３中の左側隣接画素４の浮遊拡散部ＦＤの拡散領域３０ａの一部に絶縁膜５３，５４を介して重ねられている。なお、導電層６０は、拡散領域３０ａの一部に重なっていなくても、上方から見た平面視で拡散領域３０ａに隣接して配置すればよい。この場合にも、導電層６０下の領域の電荷を、図３中の左側隣接画素４の浮遊拡散部ＦＤの拡散領域３０ａに導くことは、可能である。なお、導電層６０と自画素４のフォトダイオードＰＤとの間の間隔ｄは、導電層６０下の領域の電荷がフォトダイオードＰＤに導かれない程度の間隔に設定されている。

図５は、本実施の形態による固体撮像素子１の動作の一例を示すタイミングチャートである。本実施の形態による固体撮像素子１は、図５に示すように、一般的なＣＭＯＳ型固体撮像素子と同様に駆動されるので、その詳細な説明は省略する。蓄積期間の後、各行の読出期間が順次行われる。図５では、ｎ行目のみについて記載している。

図５において、蓄積期間は、メカニカルシャッタ（図示せず）が開いている期間である。蓄積期間において、入射光に応じて光電変換された信号電荷はフォトダイオードＰＤの電荷蓄積層１５ａに蓄えられる。

ｎ行目の読出期間以外の期間中は、ｎ行目のリセットパルスφＲＳＴ（ｎ）がハイレベルにされてｎ行目のリセットトランジスタＲＳＴがオンするとともに、ｎ行目の選択パルスφＳＥＬ（ｎ）がローレベルにされてｎ行目選択トランジスタＳＥＬがオフする。一方、ｎ行目の読出期間中は、ｎ行目のリセットパルスφＲＳＴ（ｎ）がローレベルにされてｎ行目のリセットトランジスタＲＳＴがオフするとともに、ｎ行目の選択パルスφＳＥＬ（ｎ）がハイレベルにされてｎ行目選択トランジスタＳＥＬがオンする。

読み出し回路５は、ｎ行目の読出期間における期間［１］においてダークレベルを読み出す。その後、ｎ行目の読出期間において、ｎ行目の転送パルスφＴＸ（ｎ）が一旦ハイレベルにされてｎ行目の転送トランジスタＴＸがオンし、ｎ行目の画素４のフォトダイオードＰＤの電荷蓄積層１５ａに蓄えられていた信号電荷は、当該画素４の浮遊拡散部ＦＤ(拡散領域３０ａを含む）に転送される。その後、読み出し回路５は、ｎ行目の読出期間における期間［２］において、真の光信号レベルにダークレベルが重畳したレベルを読み出す。そして、読み出し回路５は、これらの両レベルの差分を取って真の光信号レベルを得る相関二重サンプリング処理を行う。

本実施の形態によれば、前述したように、リセットトランジスタＲＳＴのゲート３７と電気的に接続された導電層６０が、フォトダイオードＰＤの下辺のほぼ中央に配置されたゲート３７から、フォトダイオードＰＤの下辺のほぼ１／３及びフォトダイオードＰＤの左辺の全体に沿って、Ｌ字状の帯状に配置されている。そして、導電層６０は、図３中の左側隣接画素４の浮遊拡散部ＦＤの拡散領域３０ａの一部に絶縁膜５３，５４を介して重ねられている。また、導電層６０と自画素４のフォトダイオードＰＤとの間の間隔ｄは、導電層６０下の領域（シリコン領域表面）の電荷がフォトダイオードＰＤに導かれない程度の間隔に設定されている。

したがって、この導電層６０によって、導電層６０下のシリコン表面（半導体表面）で発生する電荷（ここでは、電子）は、図４（ｂ）に示すように、隣接画素４の浮遊拡散部ＦＤの拡散領域３０ａに吸い込まれ、自画素４のフォトダイオードＰＤには蓄積されず、暗電流とならない。なぜならば、自行の読出期間以外の期間（蓄積期間及びその後でかつ自行の読出期間開始前の期間を含む。）では、リセットトランジスタＲＳＴがオンしており、リセットトランジスタＲＳＴのゲート３７と共に導電層６０は高い電位状態（ハイレベル）にあるため、図４（ｂ）に示すように、導電層６０下（特に、ＬＯＣＯＳによる選択酸化膜５３下）のシリコン表面の電位は、導電層６０が存在しない場合よりも若干高くなるからである。したがって、本実施の形態によれば、導電層６０によって、拡散型の暗電流が低減されることになる。なお、図４（ｂ）は、図３中のＡ−Ａ’線に沿った各位置における所定期間（自行の読出期間以外の期間）中のシリコン表面（半導体表面）の電位を示している。

ここで、本実施の形態による固体撮像素子１と比較される比較例による固体撮像素子について、図６及び図７を参照して説明する。図６は、この比較例による固体撮像素子の２×２個の画素４を模式的に示す概略平面図であり、図３に対応している。図７（ａ）は、図６中のＢ−Ｂ’線に沿った概略断面図であり、図４（ａ）に対応している。図７（ｂ）は、図６中のＢ−Ｂ’線に沿った各位置における所定期間（自行の読出期間以外の期間）中のシリコン表面（半導体表面）の電位を示すポテンシャル図であり、図４（ｂ）に対応している。図６及び図７において、図３及び図４中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

この比較例による固体撮像素子が本実施の形態による固体撮像素子１と異なる所は、導電層６０が形成されていない点のみである。この比較例では、導電層６０が形成されていないので、自行の読出期間以外の期間中において、図７（ｂ）に示すように、選択酸化膜５３下のシリコン表面電位は、導電層６０が存在する場合よりも低くなっている。したがって、この比較例では、図７（ｂ）に示すように、その選択酸化膜５３下のシリコン表面で発生した電荷のうちには、自画素４のフォトダイオードＰＤに蓄積されてしまう電荷もあり、その電荷が拡散型の暗電流となってしまう。

これに対し、本実施の形態による固体撮像素子１では、前述したように、導電層６０によって、自行の読出期間以外の期間では、リセットトランジスタＲＳＴのゲート３７と共に導電層６０は高い電位状態（ハイレベル）にあるため、図４（ｂ）に示すように、導電層６０下（特に、選択酸化膜５３下）のシリコン表面の電位は、導電層６０が存在しない場合よりも若干高くなる。したがって、本実施の形態によれば、導電層６０下のシリコン表面（半導体表面）で発生する電荷は、図４（ｂ）に示すように、隣接画素４の浮遊拡散部ＦＤの拡散領域３０ａに吸い込まれ、自画素４のフォトダイオードＰＤには蓄積されず、暗電流とならない。このように、本実施の形態によれば、シリコン表面の界面準位を介して発生する暗電流成分がフォトダイオードＰＤの電荷蓄積層１５ａに流れ込むのを防ぐことが可能となる。

なお、本実施の形態や前記比較例のように素子分離にＬＯＣＯＳによる選択酸化膜５３を用いる場合には、局所的熱酸化による体積膨張が原因で応力が発生し、結晶欠陥が形成される。このため、前記比較例のように導電層６０を形成しなければ、選択酸化膜５３近傍で拡散型の暗電流が多く発生してしまう。本実施の形態では、導電層６０によって、このような拡散型の暗電流を低減することができるので、その効果は顕著である。

［第２の実施の形態］
図８は、本発明の第２の実施の形態による固体撮像素子の２×２個の画素４を模式的に示す概略平面図であり、図３に対応している。図９（ａ）は、図８中のＣ−Ｃ’線に沿った概略断面図である。図９（ｂ）は、図８中のＣ−Ｃ’線に沿った各位置における所定期間（自行の読出期間以外の期間）中のシリコン表面（半導体表面）の電位を示すポテンシャル図である。図８及び図９において、図３及び図４中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

本実施の形態による固体撮像素子が前記第１の実施の形態による固体撮像素子１と異なる所は、前記第１の実施の形態では、導電層６０が高濃度のＰ型拡散領域３８を囲んでいないのに対し、本実施の形態では、導電層６０が平面視で高濃度のＰ型拡散領域３８を囲むように更に延在している点のみである。前述したように、高濃度のＰ型拡散領域３８は、Ｐ型ウエル５２中に配置されてＰ型ウエルを所定電位ＶＳＳに保つためのコンタクト領域である。

高濃度のＰ型拡散領域３８の形成に際して行われる高濃度のイオン注入は結晶欠陥を誘発するため、拡散型の暗電流を発生する原因となる。前記第１の実施の形態では、導電層６０が高濃度のＰ型拡散領域３８を囲んでいないため、Ｐ型拡散領域３８で発生してＰ型拡散領域３８の周囲における導電層６０が配置されていない領域下に至る電荷が、図３中の下側の隣接画素４のフォトダイオードＰＤに蓄積されてしまう場合があり、その分が暗電流となる。これに対し、本実施の形態では、導電層６０が高濃度のＰ型拡散領域３８を囲んでいるので、Ｐ型拡散領域３８の周囲の電荷は、図９（ｂ）に示すように、浮遊拡散部ＦＤの拡散領域３０ａまで導かれてこれに吸い込まれ、隣接画素４のフォトダイオードＰＤには蓄積されず、暗電流とならない。

したがって、本実施の形態によれば、前記第１の実施の形態に比べて、より拡散型の暗電流を低減することができる。

［第３の実施の形態］
図１０は、本発明の第３の実施の形態による固体撮像素子の２×２個の画素４を模式的に示す概略平面図であり、図８に対応している。図１０において、図８中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

本実施の形態による固体撮像素子が前記第２の実施の形態による固体撮像素子１と異なる所は、本実施の形態では、前記第２の実施の形態に比べて導電層６０の延在する領域を更に拡大した点のみである。

本実施の形態によれば、前記第２の実施の形態に比べて、更に拡散型の暗電流を低減することができる。

［第４の実施の形態］
図１１は、本発明の第４の実施の形態による固体撮像素子の２×２個の画素４を模式的に示す概略平面図であり、図３に対応している。図１２（ａ）は、図１１中のＤ−Ｄ’線に沿った概略断面図であり、図４（ａ）に対応している。図１２（ｂ）は、図１１中のＤ−Ｄ’線に沿った各位置における所定期間（自行の読出期間以外の期間）中のシリコン表面（半導体表面）の電位を示すポテンシャル図であり、図４（ｂ）に対応している。図１１及び図１２において、図３及び図４中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

本実施の形態による固体撮像素子が前記第１の実施の形態による固体撮像素子１と異なる所は、以下に説明する点のみである。前記第１の実施の形態では、前述したように、図３に示すように、自画素４のリセットトランジスタＲＳＴのゲート３７に電気的に接続された導電層６０が、導電層６０下の電荷を図３中の左側隣接画素４の浮遊拡散部ＦＤの拡散領域３０ａに導くように、図３中の左側隣接画素４の浮遊拡散部ＦＤの拡散領域３０ａの一部に絶縁膜５３，５４を介して重ねられている。これに対し、本実施の形態では、図１１に示すように、各要素の配置を変更することで、自画素４のリセットトランジスタＲＳＴのゲート３７に電気的に接続された導電層６０が、導電層６０下の電荷を自画素４の浮遊拡散部ＦＤの拡散領域３０ａに導くように、自画素４の浮遊拡散部ＦＤの拡散領域３０ａの一部に絶縁膜５３，５４を介して重ねられている。

なお、本実施の形態では、導電層６０は、フォトダイオードＰＤの１辺の２／３程度（すなわち、フォトダイオードＰＤの外周の１／６程度）に沿っている。

本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。

［第５の実施の形態］
図１３は、本発明の第５の実施の形態による固体撮像素子の２×２個の画素４を模式的に示す概略平面図であり、図３に対応している。図１４（ａ）は、図１３中のＥ−Ｅ’線に沿った概略断面図である。図１４（ｂ）は、図１３中のＥ−Ｅ’線に沿った各位置における所定期間（自行の読出期間以外の期間）中のシリコン表面（半導体表面）の電位を示すポテンシャル図である。図１３及び図１４において、図３及び図４中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

本実施の形態による固体撮像素子が前記第１の実施の形態による固体撮像素子１と異なる所は、以下に説明する点のみである。前記第１の実施の形態では、導電層６０下の電荷の吸込み先が浮遊拡散部ＦＤの拡散領域３０ａであるのに対し、本実施の形態では、図１３及び図１４に示すように、浮遊拡散部ＦＤを２つの拡散領域３０ａ，３０ｂに代えて１つのＮ型不純物拡散領域３０で構成するとともに、各要素の配置が変更することで、導電層６０下の電荷の吸込み先が、電源電位ＶＤＤが印加される電源拡散領域３３とされている。すなわち、本実施の形態では、導電層６０は、導電層６０下の領域（シリコン領域表面）の電荷を電源拡散領域３３に導くように、電源拡散領域３３の一部に絶縁膜５３，５４を介して重ねられている。なお、導電層６０は、電源拡散領域３３の一部に重なっていなくても、上方から見た平面視で電源拡散領域３３に隣接して配置してもよい。

なお、本実施の形態では、導電層６０は、フォトダイオードＰＤの１辺の全体（すなわち、フォトダイオードＰＤの外周の１／４）に沿っている。

本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。

以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。

例えば、導電層６０は、導電層６０下の電荷が浮遊拡散部ＦＤ及び電源拡散領域３３の両方に導かれるように、配置することも可能である。

また、特開２００６−７３７３３号公報に開示されているような固体撮像素子では、列方向に順次並んだ所定数の画素毎に単位セルをなし、単位セル毎に、当該単位セルに属する前記所定数の画素が、１組の浮遊拡散部、増幅トランジスタ、リセットスイッチ及び選択スイッチを共有している。このような固体撮像素子についても、本発明を適用することができる。

１ 固体撮像素子
３３ 電源拡散領域
３７ リセットトランジスタのゲート
３８ Ｐ型拡散領域（コンタクト拡散領域）
６０ 導電層
ＰＤ フォトダイオード
ＦＤ 浮遊拡散部
ＲＳＴ リセットトランジスタ

Claims (9)

1. 入射光に応じた電荷を生成し蓄積する光電変換部と、
   前記電荷を受け取って電位に変換する浮遊拡散部と、
   前記浮遊拡散部の電位をリセットするリセットトランジスタと、
   前記光電変換部の周囲の所定領域に形成されかつ前記リセットトランジスタのゲートと電気的に接続された導電層と、
   を備え、
   自行の読出期間以外の期間では、前記リセットトランジスタがオンしており、
   前記導電層は、前記自行の読出期間以外の期間において、前記光電変換部の周囲の所定領域の電荷が前記光電変換部以外の所定箇所に導かれるように、配置されたことを特徴とする固体撮像素子。
2. 前記導電層は、前記ゲートを構成する材料が前記ゲートから連続して延びることによって形成されたことを特徴とする請求項１記載の固体撮像素子。
3. 前記導電層は、前記光電変換部の外周の１／８以上に沿うように配置されたことを特徴とする請求項１又は２記載の固体撮像素子。
4. 前記導電層は、前記光電変換部の周囲の所定領域の電荷が前記光電変換部以外の所定箇所に導かれるように、配置されたことを特徴とする請求項１乃至３のいずれかに記載の固体撮像素子。
5. 前記所定箇所が、前記浮遊拡散部を含むことを特徴とする請求項４記載の固体撮像素子。
6. 前記所定箇所が、電源電位が印加される拡散領域を含むことを特徴とする請求項４又は５記載の固体撮像素子。
7. 前記導電層は、前記浮遊拡散部の一部に絶縁膜を介して重なるように配置されたことを特徴とする請求項１乃至６のいずれかに記載の固体撮像素子。
8. 前記導電層は、電源電位が印加される拡散領域の一部に絶縁膜を介して重なるように配置されたことを特徴とする請求項１乃至７のいずれかに記載の固体撮像素子。
9. 前記リセットトランジスタを構成するソース領域及びドレイン領域が形成された半導体層と、前記半導体層に形成され前記半導体層を所定電位に保つためのコンタクト拡散領域とを備え、
   前記導電層は前記コンタクト拡散領域を囲むように配置されたことを特徴とする請求項１乃至８記載の固体撮像素子。

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