JP2011003737A - 固体撮像素子、撮像装置 - Google Patents

Abstract

【課題】フォトダイオードの面積を充分に確保して、かつ、グローバルシャッタを実現することが可能な構成の固体撮像素子を提供する。
【解決手段】フォトダイオードＰＤと、転送ゲート１４と、第１導電型のソースＳ及びドレインＤと、第１導電型のチャネル領域１８と、ゲート１５及びゲート絶縁膜１２とから成る増幅トランジスタと、転送ゲート１４の下から増幅トランジスタのバックゲート部にまでわたって形成されたｎ型の半導体領域１６とを含み、転送ゲート１４によりｎ型の半導体領域１６に転送された電荷によって生じる、増幅トランジスタの閾値変調が、電圧として読み出される固体撮像素子を構成する。
【選択図】図１

Description

本発明は、固体撮像素子、並びに、固体撮像素子を備えた撮像装置に係わる。

従来のＣＭＯＳイメージセンサは、フォトダイオードで光電変換、蓄積された電荷を、読み出し電極を経由させ、フローティングディフュージョンと呼ばれる電荷−電圧変換アンプに電荷を転送している。

そして、電荷−電圧変換アンプにおいて、その電荷の量を電圧として、行列状に配置された画素の行毎に又は列毎に電圧を出力させることにより、映像信号を出力させている。
即ち、例えば、図７に示すように、１行目からＮ行目まで、露光（光電変換、電荷蓄積）と信号出力とが１行ずつタイミングがずれて順次行われていく。そして、図７の場合、１フレームの間に全行の信号出力が行われる。
このように、行毎に又は列毎に動作が実行されるため、撮像領域全体では、光電変換と電荷蓄積が同一時刻で行われない。これにより、フォーカルプレーンと呼ばれる画像のゆがみが発生してしまう。

この問題を根本的に回避するためには、一般的に、各画素内にアナログメモリを設けたグローバルシャッタ構造が採用されている（例えば、特許文献１を参照。）。

アナログメモリを設けてグローバルシャッタ構造としたＣＭＯＳイメージセンサの一例の概略断面図を、図８に示す。なお、図８に示す構成は、メモリの位置や画素構造が前記特許文献１に記載された構成とは異なるが、メモリの役割は同様である。
図８に示すように、それぞれ半導体基体５１に形成された、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間に、第１の転送ゲート５２、アナログメモリ５４、第２の転送ゲート５３が設けられている。フローティングディフュージョンＦＤの右には、リセットゲート５５を介してドレインＤが形成されており、その右に増幅トランジスタ（アンプトランジスタ）のドレインＤ・ゲート５６・ソースＳが形成されている。フローティングディフュージョンＦＤは、配線５７により増幅トランジスタのゲート５６に電気的に接続されている。第１の転送ゲート５２、アナログメモリ５４、第２の転送ゲート５３、フローティングディフュージョンＦＤ、リセットゲート５５、ドレインＤを覆って、遮光膜５８が形成されている。

このようにアナログメモリ５４を設けたことにより、撮像領域の全画素で、光電変換と電荷蓄積を同一時刻で行って、シャッタ動作をＣＣＤイメージセンサと同様に全画素同時に行うグローバルシャッタとすることが可能になる。
即ち、光電変換と電荷蓄積の期間を全画素において同一時刻で行うために、リセットゲート５５による電荷の排出と、第１の転送ゲート５２によるフォトダイオードＰＤからアナログメモリ５４への電荷の転送は、全画素で同時に行う。そして、アナログメモリ５４に転送した電荷の読み出しは、行列状に配置された画素の行毎に又は列毎に行う。
これにより、撮像領域の全画素で、光電変換と電荷蓄積を同一時刻で行うことが可能になり、前述した画像のゆがみの発生を防ぐことができる。そして、電荷の読み出しの動作は、アナログメモリを設けていないＣＭＯＳイメージセンサと同様に行うことができる。

この図８に示す構造を、図９に示すグローバルシャッタ構造を採用しない場合の概略断面図と比較すると、転送ゲート５２，５３が２つあり、２つの転送ゲート５２，５３の間にアナログメモリ５４が設けられている点で異なっている。

特開２００２−１３４７２９号公報

グローバルシャッタ構造を採用した場合には、図８に示したように、フォトダイオードＰＤと電荷電圧変換アンプ（増幅トランジスタ）との間に、アナログメモリ５４を設ける必要がある。
図８及び図９は、画素内の各部品の大きさを等しく表示しているため、図８では画素が図９よりも大きくなっている。

しかしながら、実際のＣＭＯＳイメージセンサでは、画素数に対応して、１画素のサイズが所定のサイズに決まってしまう。
従って、アナログメモリ５４を設けたことにより、１画素内のフォトダイオードＰＤの面積の比率が減少するので、所定のサイズの画素におけるフォトダイオードの面積が減少する。これにより、受光面積が減少して感度が低下する問題や、電荷蓄積部の面積が減少して飽和電荷量が低下する問題等が発生する。

上述した問題の解決のために、本発明においては、フォトダイオードの面積を充分に確保して、かつ、グローバルシャッタを実現することが可能な構成の固体撮像素子、並びこの固体撮像素子を備えた撮像装置を提供するものである。

本発明の固体撮像素子は、半導体基体内に形成された、光電変換が行われるフォトダイオードと、半導体基体上にゲート絶縁膜を介して形成された、フォトダイオードで発生した電荷を転送するための転送ゲートとを含む。また、第１導電型のソース及びドレインと、第１導電型のチャネル領域と、ゲート及びゲート絶縁膜とから成る増幅トランジスタと、転送ゲートの下から増幅トランジスタのバックゲート部にまでわたって形成された、第１導電型の半導体領域とを含む。さらに、転送ゲートにより第１導電型の半導体領域に転送された電荷によって生じる、増幅トランジスタの閾値変調が、電圧として読み出される構成である。

本発明の撮像装置は、入射光を集光する集光光学部と、この集光光学部で集光した入射光を受光して光電変換する固体撮像素子と、この固体撮像素子で光電変換されて得られた信号を処理する信号処理部とを含む。そして、本発明の撮像装置は、固体撮像素子が前記本発明の固体撮像素子の構成であるものである。

上述の本発明の固体撮像素子の構成によれば、フォトダイオードから転送ゲートによって転送された電荷を、転送ゲートの下から増幅トランジスタのバックゲート部にまでわたって形成された第１導電型の半導体領域に一旦蓄積することができる。
即ち、この第１導電型の半導体領域によって、前述したアナログメモリと同様の機能を実現することができる。

また、転送ゲートにより第１導電型の半導体領域に転送された電荷によって生じる、増幅トランジスタの閾値変調が、電圧として読み出される構成である。
これにより、例えば、この閾値の変調による増幅トランジスタのソースの電位の変化を検出することにより、第１導電型の半導体領域に蓄積された電荷の量を検知することができる。

さらに、増幅トランジスタのソース及びチャネル領域と第１導電型の半導体領域とを上下に配置することができるので、これらの領域が占める面積を低減することができる。
これにより、図８に示したアナログメモリを有する構成と比較して、画素全体の面積を低減することができる。そして、第１導電型の半導体領域に一旦蓄積する電荷と、増幅トランジスタのチャネル領域を通るキャリアとを、同一のキャリア（電子、或いは、正孔）とすることができる。
さらにまた、第１導電型の半導体領域から増幅トランジスタのドレインへ電荷を排出して電荷のリセットを行うことが可能になる。

上述した各構成を有することにより、転送ゲートによるフォトダイオードからの電荷の転送と、第１導電型の半導体領域からドレインへの電荷の排出（リセット）とを、それぞれ全画素で同一時刻に行えば、グローバルシャッタを実現することができる。

上述の本発明の撮像装置の構成によれば、固体撮像素子が前記本発明の固体撮像素子の構成であるので、アナログメモリを有する構成と比較して、画素全体の面積を低減することができ、かつグローバルシャッタを実現することができる。

上述の本発明によれば、アナログメモリを有する構成と比較して、画素全体の面積を低減することができるため、画素におけるフォトダイオードの面積比率を増やすことができる。これにより、画素サイズが小さくなっても、フォトダイオードの面積を充分に確保して、感度や飽和電荷量を充分に確保することが可能になる。即ち、暗い被写体や明るい被写体に対応することができる。
また、本発明によれば、グローバルシャッタを実現することができるので、フォーカルプレーンと呼ばれる画像のゆがみが発生しない。
従って、本発明により、画質の良好な画像を得ることが可能になる。

本発明の固体撮像素子の一実施の形態の概略構成図（断面図）である。 Ａ〜Ｆ 図１の固体撮像素子の動作を説明する図である。 図１の固体撮像素子のより詳細な構成の４画素分の平面図である。 Ａ 図３のＡ−Ａ´における断面図である。 Ｂ 図３のＢ−Ｂ´における断面図である。 増幅トランジスタの部分の他の形態の断面図である。 本発明の撮像装置の一実施の形態の概略構成図（ブロック図）である。 従来のＣＭＯＳイメージセンサにおける露光と信号出力の動作を説明する図である。 アナログメモリを設けてグローバルシャッタ構造としたＣＭＯＳイメージセンサの一例の概略断面図である。 従来のグローバルシャッタ構造を採用しないＣＭＯＳイメージセンサの概略断面図である。

以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の実施の形態
２．固体撮像素子の変形例
３．撮像装置の実施の形態

＜１．固体撮像素子の実施の形態＞
本発明の固体撮像素子の一実施の形態の概略構成図（断面図）を、図１に示す。
本実施の形態は、本発明をＣＭＯＳイメージセンサ（ＣＭＯＳ型固体撮像素子）に適用した場合である。
図１は、撮像領域の１画素分の断面図を示している。

この固体撮像素子では、半導体基体１１に形成されたｎ型の半導体領域により構成されるフォトダイオードＰＤによって、受光部が構成されている。
半導体基体１１の表面にはゲート絶縁膜１２が形成され、フォトダイオードＰＤの上の半導体基体１１の表面付近には、ｐ型の高濃度の（ｐ^＋の）正電荷蓄積領域１３が形成されている。入射光により光電変換がなされて、電子及びホールが発生し、電子はフォトダイオードＰＤのｎ型の半導体領域に蓄積され、ホールは表面付近の正電荷蓄積領域１３に蓄積される。
フォトダイオードＰＤの右側には、転送ゲート１４が形成されている。
図中右側には増幅トランジスタ（アンプトランジスタ）が形成されている。増幅トランジスタのゲート１５は、ゲート絶縁膜１２の上に形成されている。増幅トランジスタのソースＳ及びドレインＤは、半導体基体１１内のｎ型の高濃度（ｎ^＋）の半導体領域により、形成されている。
増幅トランジスタのソースＳには、接地電位に接続されている配線１９が接続されている。
さらに、フォトダイオードＰＤ以外の部分を覆って、遮光膜２０が形成されている。
以上述べた各部品は、図９に示した従来のＣＭＯＳイメージセンサと同様の構成になっている。

半導体基体１１としては、シリコン基板等の半導体基板や、半導体基板上の半導体エピタキシャル層や、基板上に形成された半導体層等を使用することができる。

本実施の形態の固体撮像素子においては、特に、転送ゲート１４の右側の半導体基体１１の表面付近に、バーチャルゲートとして、第２導電型、この場合はｐ型の高濃度（ｐ^＋）の半導体領域１７が形成されている。このｐ型の高濃度の半導体領域１７は、転送ゲート１４の右側の半導体基体１１の表面付近（バーチャルゲートとなる部分）から、増幅トランジスタのゲート１５の下方にある増幅トランジスタのチャネル領域１８の下に延びて形成されている。さらに、このｐ型の高濃度の半導体領域１７は、ドレインＤにまで達するように形成されている。
ｐ型の高濃度の半導体領域１７の下には、転送ゲート１４の下方のチャネル領域から増幅トランジスタのゲート１５及びチャネル領域１８の下方に延びて、さらにドレインＤにまで達するように、第１導電型、この場合はｎ型の半導体領域１６が形成されている。
本実施の形態の構成は、図９に示した従来の構成と比較すると、図９の構成にあった、フローティングディフュージョンＦＤ及びリセットトランジスタのゲート５５とドレインＤが省略されている。また、本実施の形態では、増幅トランジスタのソースＳ及びチャネル領域１８は、比較的浅く、小さい体積に形成されている。

本実施の形態では、増幅トランジスタのソースＳ及びチャネル領域１８と、ｎ型の半導体領域１６とが、ｐ型の高濃度の半導体領域１７によって分離されている。このｐ型の高濃度の半導体領域１７は、固定の電位とされる。
転送ゲート１４によってフォトダイオードＰＤから転送された信号電荷、即ち電子は、ｎ型の半導体領域１６に転送される。そして、ｎ型の半導体領域１６の増幅トランジスタのチャネル領域１８の下方の部分に、転送された信号電荷（電子）が蓄積される。

さらに、増幅トランジスタのドレインＤは、ｎ型の半導体領域１６に対応して、比較的半導体基体１１の深い位置まで形成されている。これにより、増幅トランジスタのドレインＤと、リセット後の信号電荷の排出用のリセットドレインとを兼ねることができる。
リセット動作は、増幅トランジスタのドレインＤのドレイン電位Ｖ_Ｄを変化させて、ｎ型の半導体領域１６からドレインＤに信号電荷を排出することにより、実行することができる。

図１の構成の固体撮像素子の動作を、図２を参照して説明する。
図２Ａは、図１と同じ断面図である。
なお、図１及び図２Ａでは簡略化のために図示を省略しているが、実際には、増幅トランジスタのドレインＤとｎ型の半導体領域１６との間には、電子に対するバリアを形成するために、ｐ型の半導体領域が形成される。

まず、電荷を蓄積する過程では、図２Ｂに示すように、転送ゲート１４はオフ状態であり、フォトダイオードＰＤに光電変換により得られた電荷が蓄積される。また、ドレイン電位Ｖ_Ｄを低い電位とすることにより、ドレインＤとｎ型の半導体領域１６との間に、前述したｐ型の半導体領域によって、バリアが形成されている。

次に、リセット過程では、図２Ｃに示すように、ドレイン電位Ｖ_Ｄを上げることにより、ドレインＤのポテンシャルが変化して、ドレインＤとｎ型の半導体領域１６との間のバリアがなくなる。これにより、ｎ型の半導体領域１６にあった電荷がドレインＤを通じて画素の外部に排出される。このリセット過程は、全画素で同一時刻に行われる。

次に、プリチャージ過程では、図２Ｄに示すように、ドレイン電位Ｖ_Ｄを下げて低い電位に戻すことにより、ドレインＤとｎ型の半導体領域１６との間にバリアが形成される。

次に、電荷転送過程では、図２Ｅに示すように、転送ゲート１４がオン状態になり、フォトダイオードＰＤに蓄積されていた電荷が、ｎ型の半導体領域１６に転送される。この電荷転送過程は、全画素で同一時刻に行われる。転送された電荷は、ｎ型の半導体領域１６の増幅トランジスタのチャネル領域１８の下方の部分に蓄積される。

次に、読み出し過程では、図２Ｆに示すように、転送ゲート１４がオフ状態に戻る。そして、ｎ型の半導体領域１６内の信号電荷の量により、増幅トランジスタの閾値が変化するので、これにより、信号電荷の量を検知することができる。即ち、増幅トランジスタと、増幅トランジスタのバックゲート部のｎ型の半導体領域１６によって、ＣＭＤ（Charge Modulation Device；電荷変調素子）が構成されている。
なお、この読み出し過程は、行列状に配置された画素の行毎に又は列毎に行われる。
読み出し過程が終わると、図２Ｃに示したリセット過程に戻り、ｎ型の半導体領域１６内の信号電荷を排出する。

上述した動作では、リセット過程と電荷転送過程とが、それぞれ全画素で同一時刻に行われるので、露光期間及び電荷の蓄積期間は、全画素で同一期間（開始及び終了が同一時刻）になる。即ち、グローバルシャッタ動作が実現されている。

ところで、図１及び図２Ａに示した断面図は、本実施の形態の固体撮像素子の概略断面図であったが、各部品のより詳細な構成の例を、以下、図３〜図５を参照して説明する。

図３は、本実施の形態の固体撮像素子の平面レイアウトの例を示している。また、図３のＡ−Ａ´における断面図を図４Ａに示し、図３のＢ−Ｂ´における断面図を図４Ｂに示す。
図３の平面図においては、配線やソースＳ・ドレインＤ用の電極の図示を省略している。そして、それぞれ略正方形の画素を、縦２画素・横２画素の合計４画素示している。
フォトダイオードＰＤのｎ型の半導体領域の周囲には、隣接する画素と電気的に分離するための素子分離領域２１が、ｐ型の高濃度（ｐ^＋）の半導体領域によって形成されている。この素子分離領域２１は、図４Ａ及び図４Ｂの断面図に示すように、フォトダイオードＰＤと比較して、かなり深いところまで形成されている。
各画素において、図３中左側にフォトダイオードＰＤが配置され、右側に転送ゲート１４や増幅トランジスタが配置されている。転送ゲートの右側で、増幅トランジスタのソースＳの手前側には、ｐ型の高濃度（ｐ^＋）の半導体領域１７のうち、半導体基体１１の表面付近の部分（バーチャルゲートとなる部分）１７Ａがある。
そして、図４Ａ及び図４Ｂに示すように、ｐ型の高濃度（ｐ^＋）の半導体領域１７は、半導体基体１１の表面付近の部分１７Ａと、増幅トランジスタのソースＳ及びチャネル領域１８の下方のある程度の深さにある部分１７Ｂとによって、構成されている。これら２つの部分１７Ａ，１７Ｂは接続されている。
また、図３では、増幅トランジスタのソースＳ及びドレインＤにそれぞれ接続される、ソース電極２２及びドレイン電極２３を、コンタクト部として表示している。

なお、図４Ｂにおいても図示を省略しているが、実際には、増幅トランジスタのドレインＤとｎ型の半導体領域１６との間に、電子に対するバリアを形成するために、ｐ型の半導体領域が形成される。

さらに、増幅トランジスタの部分の詳細な断面図を、図５に示す。
ｎ^＋のソースＳの表面にソース電極２２が直接接続され、ｎ^＋のドレインＤの表面にドレイン電極２３が直接接続されている。
図５に示す構成では、増幅トランジスタのドレインＤが、図１等と比較して、浅く形成されており、このドレインＤの下を囲むように、図２Ｂ及び図２Ｄ〜図２Ｆに示したバリアを形成するために、ｐ型の半導体領域３１が形成されている。
このｐ型の半導体領域３１は、バーチャルゲートのｐ^＋の半導体領域１７よりも充分に低濃度に形成されている。これにより、ドレインＤの電位Ｖ_Ｇを上げたときに、図２Ｃに示したように、バリアをなくすことができる。

なお、ｐ型の半導体領域３１の形成位置は、図５の位置に限定されるものではない。
例えば、図４Ｂの断面図において、ドレインＤとｎ型の半導体領域１６との間に、上下方向にｐ型の半導体領域３１を形成することも可能である。

上述の本実施の形態の構成によれば、ｎ型の半導体領域１６が、転送ゲート１４の下から増幅トランジスタのバックゲート部にまでわたって形成されている。また、ｐ型の高濃度の半導体領域１７が、転送ゲート１４に隣接する領域の半導体基体１１の表面から、増幅トランジスタのチャネル領域１８とｎ型の半導体領域１６の間を含んで、増幅トランジスタのドレインＤにまで達して形成されている。
これにより、フォトダイオードＰＤから転送ゲート１４によって転送された電荷を、ｎ型の半導体領域１６に一旦蓄積することができる。即ち、このｎ型の半導体領域１６によって、前述したアナログメモリと同様の機能を実現することができる。

また、ｐ型の高濃度の半導体領域１７によって、ｎ型の半導体領域１６と、増幅トランジスタのソースＳ及びチャネル領域１８とを電気的に分離することができる。このため、転送ゲート１４によって転送した電荷が増幅トランジスタのソースＳ及びチャネル領域１８に入り込まない。そして、ｎ型の半導体領域１６に一旦蓄積された電荷によって、増幅トランジスタの閾値を変調することができ、例えば、この閾値の変調によるソースＳの電位の変化を検出することにより、ｎ型の半導体領域に蓄積された電荷の量を検知することができる。
しかも、ｐ型の高濃度の半導体領域１７を挟んで、増幅トランジスタのソースＳ及びチャネル領域１８とｎ型の半導体領域１６とを上下に配置することができるので、これらの領域Ｓ，１８，１６が占める面積を低減することができる。このため、図８に示したアナログメモリを有する構成と比較して、画素全体の面積を低減することができる。このように画素全体の面積を低減することができるため、画素におけるフォトダイオードＰＤの面積比率を増やすことができる。これにより、画素サイズが小さくなっても、フォトダイオードＰＤの面積を充分に確保して、感度や飽和電荷量を充分に確保することが可能になる。即ち、暗い被写体や明るい被写体に対応することができる。

そして、ｎ型の半導体領域１６に一旦蓄積する電荷と、増幅トランジスタのチャネル領域を通るキャリアとを、共に電子として、同一のキャリアとすることができる。
前記特許文献１に記載された構成では、蓄積される電荷は電子となっていて、増幅トランジスタのチャネル領域を通るキャリアは正孔となっていたので、半導体基体の表面の界面準位に起因する暗電流を生じやすくなる。
これに対して、本実施の形態の構成では、ｎ型の半導体領域１６に一旦蓄積する電荷と、増幅トランジスタのチャネル領域を通るキャリアとを、共に同一のキャリア（電子）とすることができるので、暗電流を生じない。また、図１〜図５に示したように、増幅トランジスタのドレインＤとボディ部のｎ型の半導体領域１６からの電荷排出を行うドレインＤとを共通の端子として使用することができる。これにより、さらにフォトダイオードＰＤの面積拡大が可能になる。

さらに、図５に示したように、ｎ型の半導体領域１６と増幅トランジスタのドレインＤとの間に、ｐ型の半導体領域３１を形成することにより、ｎ型の半導体領域１６と増幅トランジスタのドレインＤとの間にバリアを形成することができる。そして、ｐ型の半導体領域３１は、ｐ型の高濃度の半導体領域１７よりも濃度が低いので、増幅トランジスタのドレインＤの電位Ｖ_Ｄを上げることにより、バリアをなくすことができる。これにより、ｎ型の半導体領域１６からドレインへ電荷を排出して電荷のリセットを行うことができる。

そして、転送ゲート１４によるフォトダイオードＰＤからの電荷の転送と、ｎ型の半導体領域１６からドレインＤへの電荷の排出（リセット）とを、それぞれ全画素で同一時刻に行えば、グローバルシャッタを実現することができる。グローバルシャッタを実現することができるので、フォーカルプレーンと呼ばれる画像のゆがみが発生しない。

＜２．固体撮像素子の変形例＞
画素内における、フォトダイオード、転送ゲート、増幅トランジスタ等、各部の形状や配置は、図１〜図５に示した形状や配置に限定されるものではなく、その他の形状や配置とすることも可能である。

上述の実施の形態では、フォトダイオードＰＤの電荷蓄積領域とソースＳ及びドレインＤと電荷の転送先の半導体領域１６とをｎ型領域として、素子分離領域２１とバーチャルゲート及びバリアとなる半導体領域１７とをｐ型領域としていた。そして、電子をキャリアとして動作させる構成であった。
本発明では、上述の実施の形態とは各領域の導電型を反対導電型として、ホールをキャリアとして動作させる構成とすることも可能である。

上述の実施の形態では、増幅トランジスタのソースＳ及びチャネル領域１８とｎ型の半導体領域１６との間に、ｐ型の高濃度の半導体領域１７を設けていた。また、ｎ型の半導体領域１６と増幅トランジスタのドレインＤとの間に、ｐ型の半導体領域３１を設けていた。
本発明では、これらのｐ型の半導体領域１７，３１は必須の構成ではなく、例えばｎ型領域の不純物濃度を変えて、増幅トランジスタの下方のポテンシャル分布を調節することによって、ｐ型の半導体領域と同様の作用を実現しても構わない。

上述の実施の形態では、本発明をＣＭＯＳイメージセンサ（ＣＭＯＳ型固体撮像素子）に適用した場合であったが、本発明はその他各種のＭＯＳ型の固体撮像素子にも適用することが可能である。

＜３．撮像装置の実施の形態＞
次に、本発明の撮像装置の実施の形態を説明する。
本発明の撮像装置の一実施の形態の概略構成図（ブロック図）を、図６に示す。
この撮像装置としては、例えば、ビデオカメラ、デジタルスチルカメラ、携帯電話のカメラ等が挙げられる。

図６に示すように、撮像装置５００は、固体撮像素子（図示せず）を備えた撮像部５０１を有している。この撮像部５０１の前段には、入射光を集光して像を結像させる結像光学系５０２が備えられている。また、撮像部５０１の後段には、撮像部５０１を駆動する駆動回路、固体撮像素子で光電変換された信号を画像に処理する信号処理回路等を有する信号処理部５０３が接続されている。また、信号処理部５０３によって処理された画像信号は、画像記憶部（図示せず）によって記憶させることができる。

このような撮像装置５００において、固体撮像素子として、前述した実施の形態の固体撮像素子等の、本発明の固体撮像素子を用いることができる。
そして、転送ゲートによる電荷転送過程と、増幅トランジスタのバックゲート部の半導体領域に蓄積された電荷のリセット過程とが、それぞれ固体撮像素子の全画素で同一時刻に行われるように、駆動回路によって撮像部５０１を駆動する。これにより、グローバルシャッタ動作を行うことができる。

本実施の形態の撮像装置５００によれば、本発明の固体撮像素子、即ち、前述したように、フォトダイオードの面積を減らさずにグローバルシャッタを実現できる固体撮像素子を用いている。これにより、明るい被写体や暗い被写体に対応することができ、比較的暗い所でも撮像を行うことができる、という利点がある。

なお、本発明の撮像装置は、図６に示した構成に限定されることはなく、固体撮像素子を用いる撮像装置であれば、適用することが可能である。
例えば、固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
本発明の撮像装置は、例えば、カメラや撮像機能を有する携帯機器等、各種の撮像装置に適用することができる。また、「撮像」の広義の意味として、指紋検出装置等も含む。

本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。

１１ 半導体基体、１２ ゲート絶縁膜、１３ 正電荷蓄積領域、１４ 転送ゲート、１５ 増幅トランジスタのゲート、１６ ｎ型の半導体領域、１７ ｐ型の高濃度の半導体領域、１８ （増幅トランジスタの）チャネル領域、２０ 遮光膜、２１ 素子分離領域、２２ ソース電極、２３ ドレイン電極、３１ ｐ型の半導体領域、５００ 撮像装置、５０１ 撮像部、５０２ 結像光学系、５０３ 信号処理部、ＰＤ フォトダイオード、Ｓ ソース、Ｄ ドレイン

Claims (7)

1. 半導体基体内に形成された、光電変換が行われるフォトダイオードと、
   前記半導体基体上に、ゲート絶縁膜を介して形成された、前記フォトダイオードで発生した電荷を転送するための転送ゲートと、
   第１導電型のソース及びドレインと、第１導電型のチャネル領域と、ゲート及びゲート絶縁膜とから成る増幅トランジスタと、
   前記転送ゲートの下から、前記増幅トランジスタのバックゲート部にまでわたって形成された、第１導電型の半導体領域とを含み、
   前記転送ゲートにより前記第１導電型の半導体領域に転送された電荷によって生じる、前記増幅トランジスタの閾値変調が、電圧として読み出される
   固体撮像素子。
2. 前記第１導電型がｎ型であり、前記第２導電型がｐ型である、請求項１に記載の固体撮像素子。
3. 前記転送ゲートに隣接する領域の前記半導体基体の表面から、前記増幅トランジスタの前記チャネル領域と前記第１導電型の半導体領域の間を含み、前記増幅トランジスタの第１導電型のドレインにまで達して形成された、第１の第２導電型の半導体領域と、前記第１導電型の半導体領域と前記増幅トランジスタの前記ドレインとの間に形成され、前記第１の第２導電型の半導体領域よりも濃度の低い、第２の第２導電型の半導体領域とをさらに含む、請求項１に記載の固体撮像素子。
4. 入射光を集光する集光光学部と、
   半導体基体内に形成された、光電変換が行われるフォトダイオードと、前記半導体基体上に、ゲート絶縁膜を介して形成された、前記フォトダイオードで発生した電荷を転送するための転送ゲートと、第１導電型のソース及びドレインと、第１導電型のチャネル領域と、ゲート及びゲート絶縁膜とから成る増幅トランジスタと、前記転送ゲートの下から、前記増幅トランジスタのバックゲート部にまでわたって形成された、第１導電型の半導体領域とを含み、前記転送ゲートにより前記第１導電型の半導体領域に転送された電荷によって生じる、前記増幅トランジスタの閾値変調が、電圧として読み出される固体撮像素子と、
   前記固体撮像素子で光電変換されて得られた信号を処理する信号処理部とを含む
   撮像装置。
5. 前記第１導電型がｎ型であり、前記第２導電型がｐ型である、請求項４に記載の撮像装置。
6. 前記固体撮像素子が前記転送ゲートに隣接する領域の前記半導体基体の表面から、前記増幅トランジスタの前記チャネル領域と前記第１導電型の半導体領域の間を含み、前記増幅トランジスタの第１導電型のドレインにまで達して形成された、第１の第２導電型の半導体領域と、前記第１導電型の半導体領域と前記増幅トランジスタの前記ドレインとの間に形成され、前記第１の第２導電型の半導体領域よりも濃度の低い、第２の第２導電型の半導体領域とをさらに含む、請求項４に記載の撮像装置。
7. 前記転送ゲートによる電荷転送過程と、前記第１導電型の半導体領域から前記ドレインへ電荷を排出するリセット過程とが、それぞれ前記固体撮像素子の全画素で同一時刻に行われるように、前記固体撮像素子を駆動する、請求項４に記載の撮像装置。

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