WO2012160802A1 - 固体撮像装置 - Google Patents

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WO2012160802A1
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solid
imaging device
state imaging
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松長　誠之
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パナソニック株式会社
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    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers

Definitions

  • the present invention relates to a solid-state imaging device, and more particularly to a stacked solid-state imaging device.
  • a CCD or MOS type solid-state imaging device using a CCD (Charge-Coupled Device) or a MOS (Metal-Oxide Semiconductor) as a scanning circuit in which a photodiode (photoelectric conversion unit) is provided inside a semiconductor substrate made of crystalline silicon.
  • a photodiode photoelectric conversion unit
  • the cell size (unit pixel cell size), which was 3 ⁇ m around 2000, became 2 ⁇ m or less in 2007.
  • a cell having a cell size of 1.4 ⁇ m is scheduled to be commercialized in 2010, and if cell miniaturization proceeds at this pace, a cell size of 1 ⁇ m or less is required in recent years.
  • the first problem will be described in detail.
  • the light absorption coefficient of crystalline silicon depends on the wavelength of light, in order to perform photoelectric conversion by absorbing almost 100% of green light near the wavelength of 550 nm that determines the sensitivity of the image sensor.
  • Crystalline silicon with a thickness of 3.5 ⁇ m is required. Therefore, it is necessary to photoelectrically convert and collect signal charges by setting the depth of the photodiode formed inside the semiconductor substrate to about 3.5 ⁇ m.
  • This color mixing problem is a problem in a unit pixel cell having a cell size of about 3.5 ⁇ ⁇ or less if a depth of 3.5 ⁇ m is required although there is a difference in degree.
  • the amount of signal handled is determined by the saturation charge amount of the embedded photodiode, which is a photodiode structure used in almost all crystalline silicon image sensors.
  • the embedded photodiode has the advantage that almost 100% of the signal charges accumulated inside can be transferred to the adjacent charge detection section (complete transfer). Therefore, almost no noise related to charge transfer is generated, and this embedded photodiode is widely used in image sensors.
  • the capacity per unit area of the photodiode cannot be increased in order to realize this complete transfer. For this reason, a decrease in saturation charge becomes a problem as the unit pixel cell is miniaturized. In a compact digital camera, a saturation electron number of 10,000 electrons per unit pixel cell is required.
  • the number of electrons is about 5000. Although it is possible to reduce the number of saturated electrons by creating an image by noise suppression processing using digital signal processing technology, it is difficult to obtain a natural reproduced image. Further, in the case of a high-grade single-lens reflex camera, it is said that a saturated electron number of about 30000 electrons per unit pixel cell is required.
  • a stacked image sensor has a configuration in which a photoelectric conversion film is stacked via an insulating film on a semiconductor substrate (crystalline silicon) on which a pixel circuit is formed. For this reason, it becomes possible to select a material with a large light absorption coefficient for the photoelectric conversion film, and the first problem described above can be solved. For example, when amorphous silicon is used for the photoelectric conversion film, green light having a wavelength of 550 nm can be almost absorbed at a thickness of 0.4 ⁇ m. That is, green light can be absorbed with a thickness about one order of magnitude smaller than that of crystalline silicon.
  • the absorption coefficient of crystalline silicon is low. This is because the transition of electrons in the band gap of the semiconductor is an indirect transition.
  • the capacity of the photoelectric conversion unit can be increased, and the saturation charge can be increased.
  • the charge is not completely transferred, it is possible to add an additional capacitor positively, and a sufficiently large capacity can be realized even with a miniaturized unit pixel cell, and the second problem can be solved. It is also possible to take a structure like a DRAM (dynamic random access memory) stack cell.
  • DRAM dynamic random access memory
  • the problem with the stacked image sensor is that a pn junction where a contact for transmitting a signal charge photoelectrically converted by the photoelectric conversion film is electrically formed on the silicon substrate, but this pn junction leaks.
  • the current is large.
  • this method has a larger leakage current than a buried photodiode widely used in image sensors. Insufficient to suppress The charge due to the leak current is indistinguishable from the photoelectrically converted signal charge, and thus becomes noise and degrades the performance of the image sensor. That is, since noise increases, the signal-to-noise ratio (S / N ratio) deteriorates, resulting in deterioration of sensitivity.
  • a photoelectric conversion film 101, a transparent electrode 102, a pixel electrode 103, and an insulating film 104 are formed on a semiconductor substrate, and a transistor is formed in the semiconductor substrate.
  • a plurality of impurity regions constituting the same are formed.
  • p-type impurity region 105 connected to contact 107 and n-type impurity region 106 in contact with impurity region 105 form a pn junction on the surface of the semiconductor substrate. Therefore, in the image sensor of Patent Document 3, a leak current is likely to be generated by the pn junction on the surface of the semiconductor substrate.
  • an object of the present invention is to provide a stacked solid-state imaging device with a small leakage current.
  • a solid-state imaging device includes a first conductivity type semiconductor substrate, and a plurality of unit pixel cells arranged two-dimensionally on the semiconductor substrate, The unit pixel cell is formed above the semiconductor substrate and photoelectrically converts incident light, a transparent electrode formed above the photoelectric conversion film, and between the semiconductor substrate and the photoelectric conversion film.
  • the reset transistor resetting the potential of the first gate electrode; the amplification transistor; and the reset transistor.
  • the width of the depletion layer formed in the first pn junction between the source region and the surrounding region is formed in the second pn junction between the source region or the drain region in the semiconductor substrate and the surrounding region. It is characterized by being narrower than the width of the depletion layer.
  • the width of the depletion layer formed at the pn junction on the surface of the semiconductor substrate is narrower than other depletion layers, the leakage current due to the pn junction on the surface of the semiconductor substrate can be reduced. it can.
  • the first isolation region is a first conductivity type region formed in the semiconductor substrate and having a higher impurity concentration than the semiconductor substrate.
  • the solid-state imaging device further includes two adjacent A second isolation region may be provided that is configured by a trench formed in the semiconductor substrate between the unit pixel cells and electrically isolates the two adjacent unit pixel cells.
  • element isolation in the unit pixel cell is configured by a pn junction, and element isolation in the unit pixel cell is realized only by the impurity region. Therefore, as compared with an STI (STI: Shallow Trench Isolation) structure in which a trench is formed in a semiconductor substrate and an oxide film is buried in the trench to constitute element isolation, a leakage current generated by stress digging into the semiconductor substrate is suppressed. be able to.
  • STI Shallow Trench Isolation
  • the reset transistor may further include a channel region of a first conductivity type formed in the semiconductor substrate below the second gate electrode and having a higher impurity concentration than the semiconductor substrate.
  • the threshold voltage of the reset transistor may be higher than the threshold voltage of the amplification transistor.
  • the channel region has a high impurity concentration, and the spread of the depletion layer formed at the pn junction on the second gate electrode side of the source region or the drain region can be suppressed. it can.
  • the second gate electrode may be set to a negative potential with respect to the potential of the semiconductor substrate when the reset transistor is in an off state.
  • holes accumulate in the semiconductor substrate below the second gate electrode to which a negative potential is applied, thereby forming a depletion formed at the pn junction on the second gate electrode side of the source region or drain region.
  • the layer is narrowed. As a result, the leakage current due to the pn junction on the surface of the semiconductor substrate can be reduced.
  • the source region or the drain region is composed of a contact region connected to the pixel electrode and a region having a lower impurity concentration than the contact region, and an extension region in contact with the contact region, and the extension region is
  • the unit pixel cell is further formed in the semiconductor substrate between the extension region and the first isolation region, and is located between the first isolation region and the contact region.
  • a first conductivity type leak suppression region in contact with the first isolation region, and the first pn junction is formed between an end of the extension region on the first isolation region side and the leak suppression region;
  • the impurity concentration of the leak suppression region is higher than the impurity concentration of the semiconductor substrate, and the extension It may be lower than the impurity concentration of the region.
  • the depletion layer formed at the pn junction on the first isolation region side of the source region or the drain region is narrowed at the surface of the semiconductor substrate, so that the leakage due to the pn junction at the surface of the semiconductor substrate The current can be reduced.
  • a leak suppression region having a higher impurity concentration than the semiconductor substrate is provided beside the source region or the drain region, the leak current can be further reduced.
  • the pn junction is formed by an extension region having a low impurity concentration, breakdown of the pn junction is reduced even when the distance between the leak suppression region and the extension region is overlapped to reduce the width of the depletion layer. Is suppressed.
  • the source region or the drain region is composed of a contact region connected to the pixel electrode and a region having a lower impurity concentration than the contact region, and an extension region in contact with the contact region, and the extension region is And the first pn junction is formed between an end of the contact region on the first isolation region side and the semiconductor substrate, and the unit pixel is located between the contact region and the second gate electrode.
  • the cell is further formed in the semiconductor substrate between the contact region and the first isolation region, and is located between the contact region and is in contact with the first isolation region.
  • the extension region has an impurity concentration higher than that of the semiconductor substrate. It may be lower than the impurity concentration.
  • the depletion layer formed at the pn junction on the first isolation region side of the source region or the drain region can be reduced by reducing the distance between the contact region and the leak suppression region without contacting the contact region and the leak suppression region. Since the width on the surface of the semiconductor substrate is narrowed, leakage current due to the pn junction on the surface of the semiconductor substrate can be reduced. In addition, since a leak suppression region having a higher impurity concentration than the semiconductor substrate is provided beside the source region or the drain region, the leak current can be further reduced. At this time, the pn junction is formed by a contact region having a high impurity concentration, but the contact region is not in contact with the leakage suppression region, so that breakdown of the pn junction can be suppressed.
  • the distance between the leak suppression region and the contact region may be greater than 0.1 ⁇ m.
  • breakdown of the pn junction on the first isolation region side of the source region or drain region can be suppressed with high probability.
  • the first isolation region may be constituted by a trench formed in the semiconductor substrate.
  • the element isolation in the unit pixel cell is constituted by the trench, the element isolation in the unit pixel cell can be realized with high accuracy.
  • the first isolation region is a first conductivity type region formed in the semiconductor substrate and having a higher impurity concentration than the semiconductor substrate, and the solid-state imaging device further includes two adjacent units.
  • a second isolation region may be provided which is configured by a trench formed in the semiconductor substrate between pixel cells and electrically isolates the two adjacent unit pixel cells.
  • element isolation in the unit pixel cell is configured by a pn junction, and element isolation in the unit pixel cell is realized only by the impurity region. Therefore, compared with an STI structure in which a trench is formed in a semiconductor substrate and an oxide film is buried in the trench to constitute element isolation, a leakage current generated by stress digging the semiconductor substrate can be suppressed.
  • a high-performance stacked solid-state imaging device having a small leakage current, a small noise, and a large SN ratio can be realized.
  • FIG. 1 is a circuit diagram showing a configuration of a solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view illustrating a schematic structure of one unit pixel cell in the solid-state imaging device according to the embodiment.
  • FIG. 3 is a diagram showing a potential of the unit pixel cell according to the embodiment (potential at a portion along the line XY in FIG. 2).
  • FIG. 4 is a plan view showing the configuration of four unit pixel cells according to the embodiment.
  • FIG. 5 is a cross-sectional view of the unit pixel cell according to the same embodiment (a cross-sectional view taken along a line WZ in FIG. 4).
  • FIG. 1 is a circuit diagram showing a configuration of a solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view illustrating a schematic structure of one unit pixel cell in the solid-state imaging device according to the embodiment.
  • FIG. 3 is a diagram showing
  • FIG. 6 is a diagram illustrating the relationship between the distance between the extension region and the leak suppression region and the leak current.
  • FIG. 7 is a cross-sectional view of a unit pixel cell in the solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 8 is a cross-sectional view of a unit pixel cell in a solid-state imaging device according to the third embodiment of the present invention.
  • FIG. 9 is a cross-sectional view of a unit pixel cell in a solid-state imaging device according to the fourth embodiment of the present invention.
  • FIG. 10 is a diagram illustrating the relationship between the distance between the contact region and the leakage suppression region and the leakage current.
  • FIG. 11 is a diagram illustrating the relationship between the distance between the element isolation STI and the leak suppression region and the leak current.
  • FIG. 12 is a cross-sectional view for explaining the manufacturing method (contact region forming method) of the solid-state imaging device according to the embodiment.
  • FIG. 13 is a cross-sectional view of a unit pixel cell in a solid-state imaging device according to the fifth embodiment of the present invention.
  • FIG. 14 is a plan view showing a configuration of a unit pixel cell in a solid-state imaging device according to the sixth embodiment of the present invention.
  • FIG. 15 is a cross-sectional view (a cross-sectional view taken along a line WZ in FIG. 14) of the unit pixel cell in the solid-state imaging device according to the embodiment.
  • FIG. 16 is a cross-sectional view of a unit pixel cell in a solid-state imaging device according to the seventh embodiment of the present invention.
  • FIG. 17 is a cross-sectional view of a unit pixel cell in a modification of the solid-state imaging device according to the embodiment.
  • FIG. 18 is a plan view showing a configuration of a unit pixel cell in a modification of the solid-state imaging device according to the embodiment.
  • FIG. 19 is a cross-sectional view of the image sensor disclosed in Patent Document 3.
  • FIG. 1 is a circuit diagram showing a configuration of a solid-state imaging device according to the first embodiment of the present invention.
  • This solid-state image pickup device is a stacked solid-state image pickup device, in which a semiconductor substrate, a photosensitive region composed of a plurality of unit pixel cells 13 arranged two-dimensionally on the semiconductor substrate, and unit pixel cells 13 are sequentially arranged.
  • a drive circuit unit that drives and extracts signals.
  • the drive circuit unit includes a vertical scanning unit (row scanning circuit) 15, a photoelectric conversion film control line 16, a vertical signal line (vertical signal line wiring) 17, a load unit 18, a column signal processing unit (row signal storage unit) 19, a horizontal A signal readout unit (column scanning circuit) 20, a power supply wiring (source follower power supply) 21, a differential amplifier (feedback amplifier) 23, and a feedback line 24 are included.
  • the unit pixel cell 13 includes a photoelectric conversion film unit 9, an amplification transistor 10, a reset transistor 11, and an address transistor (row selection transistor) 12.
  • the photoelectric conversion film unit 9 photoelectrically converts incident light, and generates and accumulates signal charges corresponding to the amount of incident light.
  • the amplification transistor 10 outputs a signal voltage corresponding to the signal charge amount generated by the photoelectric conversion film unit 9.
  • the reset transistor 11 resets (initializes) the potential of the photoelectric conversion film unit 9, in other words, the gate electrode of the amplification transistor 10.
  • the address transistor 12 selectively outputs a signal voltage from the unit pixel cell 13 in a predetermined row to the vertical signal line 17.
  • the vertical scanning unit 15 scans the row of the unit pixel cells 13 in the vertical direction (column direction) by applying a row selection signal for controlling on / off of the address transistor 12 to the gate electrode of the address transistor 12, thereby generating a vertical signal line. 17 selects a row of unit pixel cells 13 for outputting a signal voltage.
  • the vertical scanning unit 15 applies a reset signal for controlling on / off of the reset transistor 11 to the gate electrode of the reset transistor 11 to select a row of the unit pixel cells 13 on which the reset operation is performed.
  • the photoelectric conversion film control line 16 is commonly connected to all the unit pixel cells 13 and applies the same positive constant voltage to all the photoelectric conversion film portions 9.
  • the vertical signal lines 17 are provided corresponding to the columns of the unit pixel cells 13, are connected to the source regions of the address transistors 12 of the unit pixel cells 13 of the corresponding columns, and are arranged in the column direction to transmit the signal voltage in the column direction ( (Vertical direction).
  • the load unit 18 is provided corresponding to each vertical signal line 17 and connected to the corresponding vertical signal line 17.
  • the load unit 18 forms a source follower circuit together with the amplification transistor 10.
  • the column signal processing unit 19 performs noise suppression signal processing typified by correlated double sampling, AD conversion (analog-digital conversion), and the like.
  • the column signal processing unit 19 is provided corresponding to each vertical signal line 17 and connected to the corresponding vertical signal line 17.
  • the horizontal signal reading unit 20 sequentially reads signals from a plurality of column signal processing units 19 arranged in the horizontal direction (row direction) to a horizontal common signal line (not shown).
  • the power supply wiring 21 is connected to the drain region of the amplifying transistor 10 and wired in the vertical direction (up and down direction in the drawing of FIG. 1) in the arrangement region (photosensitive region) of the unit pixel cells 13. This is because the unit pixel cell 13 is addressed for each column, and therefore, if the drain wiring is wired in the column direction (vertical direction), the pixel driving current in one column all flows through the wiring and the voltage drop increases. is there.
  • the power supply wiring 21 applies a source follower power supply voltage in common to the amplification transistors 10 of all the unit pixel cells 13.
  • the differential amplifier 23 is provided corresponding to the column of the unit pixel cells 13.
  • the output of the differential amplifier 23 is connected to the drain region of the reset transistor 11.
  • the output of the address transistor 12 is received and the gate potential of the amplification transistor 10 is constant.
  • the feedback operation is performed so that the feedback voltage (the output voltage of the differential amplifier 23) is At this time, the output voltage of the differential amplifier 23 becomes 0V or a positive voltage near 0V.
  • the feedback line 24 is provided corresponding to the column of the unit pixel cells 13 and feeds back the output of the differential amplifier 23 to the unit pixel cells 13 of the corresponding column.
  • the signal charges photoelectrically converted by the photoelectric conversion film unit 9 are amplified by the amplification transistor 10 and passed through the address transistor 12. It is output to the vertical signal line 17.
  • the output signal is stored as an electrical signal in the column signal processing unit 19 and then selected and output by the horizontal signal reading unit 20. Thereafter, the signal charge in the unit pixel cell 13 that has output the signal is discharged by turning on the reset transistor 11. At that time, a large thermal noise called kTC noise is generated from the reset transistor 11. This noise remains even when the reset transistor 11 is turned off and signal charge accumulation is started.
  • the output of the vertical signal line 17 is inverted and amplified by the differential amplifier 23, and the inverted and amplified signal is fed back to the drain region of the reset transistor 11 via the feedback line 24.
  • noise generated in the reset transistor 11 can be suppressed by negative feedback control.
  • Feedback to the drain region of the reset transistor 11 is an AC component of noise, and the DC component is a positive voltage near 0 V as described above.
  • FIG. 2 is a cross-sectional view showing a schematic structure of one unit pixel cell 13 in the solid-state imaging device according to the present embodiment.
  • the unit pixel cell 13 includes a pixel circuit composed of three transistors, that is, an address transistor 12, an amplification transistor 10, and a reset transistor 11, formed in a p-type silicon substrate 1 as a semiconductor substrate, an element isolation region 42, and a silicon substrate 1. It has an interlayer insulating film 14, a pixel electrode 5, a photoelectric conversion film 6, and a photoelectric conversion film unit 9 composed of a transparent electrode 7 that are sequentially stacked.
  • a reset transistor 11 is formed from n-type impurity regions 10 ⁇ / b> A and 10 ⁇ / b> B formed in the silicon substrate 1 and a gate electrode 3 ⁇ / b> A formed on the silicon substrate 1.
  • an amplification transistor 10 is formed from n-type impurity regions 10C and 10D formed in the silicon substrate 1 and a gate electrode 3B formed on the silicon substrate 1.
  • an address transistor 12 is formed from n-type impurity regions 10D and 10E formed in the silicon substrate 1 and a gate electrode 3C formed on the silicon substrate 1.
  • the element isolation region 42 is formed in the silicon substrate 1 between the amplification transistor 10 and the reset transistor 11 formed in the silicon substrate 1, and electrically isolates the amplification transistor 10 and the reset transistor 11.
  • the impurity region 10 A functions as a source region of the reset transistor 11, and the impurity region 10 B functions as a drain region of the reset transistor 11. In the sensor of this embodiment, since holes are used as signal charges, the source / drain is reversed from the sensor using electrons as signal charges.
  • the impurity region 10 ⁇ / b> C functions as the drain region of the amplification transistor 10.
  • the impurity region 10D functions as a source region of the amplification transistor 10 and a drain region of the address transistor 12, and the impurity region 10E functions as a source region of the address transistor 12.
  • the impurity concentration of the silicon substrate 1 is 1 ⁇ 10 17 cm ⁇ 3
  • the impurity concentrations of the n-type impurity regions 10A, 10B, 10C, 10D, and 10E are 1 ⁇ 10 20 to 10 22 cm ⁇ 3 and the gate
  • the thickness of the gate insulating film below the electrodes 3A, 3B and 3C is 6.5 to 10 nm.
  • the photoelectric conversion film 6 is made of amorphous silicon or the like and is formed above the silicon substrate 1 to photoelectrically convert incident light.
  • the pixel electrode 5 is formed on the surface of the photoelectric conversion film 6 on the silicon substrate 1 side, that is, between the silicon substrate 1 and the photoelectric conversion film 6, is in contact with the photoelectric conversion film 6, and the signal charge generated in the photoelectric conversion film 6 is received. collect.
  • the transparent electrode 7 is formed on the surface of the photoelectric conversion film 6 opposite to the surface on the silicon substrate 1 side, that is, above the photoelectric conversion film 6, and is transparent to read out signal charges of the photoelectric conversion film 6 to the pixel electrode 5. A positive constant voltage is applied to the electrode 7 via the photoelectric conversion film control line 16.
  • the amplification transistor 10 is a MOS transistor formed below the pixel electrode 5 in the silicon substrate 1 and has a gate electrode 3B connected to the pixel electrode 5, and a signal voltage corresponding to the potential of the pixel electrode 5 is applied. Output.
  • the reset transistor 11 is a MOS transistor formed below the pixel electrode 5 in the silicon substrate 1.
  • the reset transistor 11 is connected to the gate electrode 3A and the pixel electrode 5, and has a drain region (impurity region 10B) formed in the silicon substrate 1 between the gate electrode 3A and the element isolation region 42.
  • the potential of the ten gate electrodes 3B is reset to a reset voltage (feedback voltage).
  • the address transistor 12 is a MOS transistor formed below the pixel electrode 5 in the silicon substrate 1.
  • the address transistor 12 is provided between the amplification transistor 10 and the vertical signal line 17, and is transferred from the unit pixel cell 13 to the vertical signal line 17. Output signal voltage.
  • the address transistor 12 is inserted between the source region of the amplification transistor 10 and the vertical signal line 17, but may be inserted between the drain region of the amplification transistor 10 and the power supply line 21.
  • the pixel electrode 5 is connected to the gate electrode 3B of the amplification transistor 10 and the drain region (n-type impurity region 10B) of the reset transistor 11 through a contact.
  • a pn junction between the n-type impurity region 10B connected to the pixel electrode 5 and the silicon substrate 1 forms a parasitic diode (storage diode) that stores signal charges.
  • FIG. 3 is a diagram showing the potential of the unit pixel cell 13 (potential at a portion along the line XY in FIG. 2).
  • the potential of the n-type impurity region 10B which is a storage diode is approximately 0 V with a slight reverse bias applied.
  • the n-type impurity region 10B has a potential of about 0.1 V or higher and a low reverse bias. The reason for setting it in the vicinity of 0 V is to reduce the reverse leakage current (dark current) flowing between the storage diode and the silicon substrate 1.
  • the voltage changed to the + side by the holes accumulated in the accumulation diode is transmitted to the gate electrode 3B of the amplification transistor 10, and the signal amplified by the amplification transistor 10 passes through the address transistor 12 and is outside the unit pixel cell 13, that is, a vertical signal. Output on line 17. Thereafter, the signal charge stored in the storage diode is discharged by turning on the reset transistor 11. At this time, the voltage is reset to a voltage lower than the voltage applied to the transparent electrode 7.
  • FIG. 4 is a plan view showing the configuration of the unit pixel cell 13.
  • active regions of the amplification transistor 10 and the address transistor 12 are formed in the first active region 22 formed in the silicon substrate 1, and in the second active region 25 formed in the silicon substrate 1.
  • An active region of the reset transistor 11 is formed.
  • the active region refers to a source region, a drain region, and a gate region (channel region).
  • the vertical signal line 17 is connected to the source region of the address transistor 12, and the power supply line 21 is connected to the drain region of the amplification transistor 10.
  • the drain region of the reset transistor 11 and the gate electrode of the amplification transistor 10 are electrically connected, and are drawn out on the silicon substrate 1 and connected to the pixel electrode 5.
  • the reset transistor 11 is formed in a second active region 25 electrically isolated from the first active region 22, and its source region is connected to the feedback line 24.
  • the region where the leakage current is a problem is the reset transistor drain peripheral region 26 surrounding the drain region of the reset transistor 11.
  • An element isolation STI that electrically isolates the second active region 25 and the first active region 22 is formed on the silicon substrate 1 between the second active region 25 and the first active region 22. Yes.
  • FIG. 5 is a cross-sectional view of the unit pixel cell 13 (a cross-sectional view taken along the line WZ in FIG. 4).
  • the unit pixel cell 13 is formed in the silicon substrate 1 between the amplifying transistor 10 and the reset transistor 11 to form an element isolation region 42, a p-type leak suppression region 28, and an n-type extension region 29. And an n-type contact region 31 in the silicon substrate 1.
  • the element isolation STI 27 is constituted by a trench formed in the silicon substrate 1 and electrically isolates the amplification transistor 10 and the reset transistor 11.
  • the leak suppression region 28 is formed in the silicon substrate 1 between the extension region 29 and the element isolation STI 27.
  • the leak suppression region 28 is in contact with the extension region 29 and the element isolation STI 27 and electrically isolates the amplification transistor 10 and the reset transistor 11.
  • the impurity concentration of the leak suppression region 28 is higher than the impurity concentration of the silicon substrate 1 and lower than the impurity concentration of the extension region 29.
  • the drain region (impurity region 10B) of the reset transistor 11 includes an extension region 29 and a contact region 31 electrically connected to the pixel electrode 5 through the wiring contact electrode 30.
  • the extension region 29 is a region having a lower impurity concentration than the contact region 31 and is in contact with the contact region 31 and located between the element isolation STI 27 and the leak suppression region 28 and the contact region 31.
  • the periphery of the drain region of the reset transistor 11 is a p-type region in the silicon substrate 1, and a depletion layer 32 indicated by a dotted line exists between the drain region of the reset transistor 11 and its peripheral region.
  • a leak current is generated in the depletion layer 32.
  • the portion where the leakage current is large is the two portions where the surface of the silicon substrate 1 is in contact with the depletion layer 32, that is, the element isolation depletion region 33 and the under-gate depletion region 34.
  • the impurity concentration of the extension region 29 that forms the drain region of the reset transistor 11 is lower than the impurity concentration of the contact region 31, but higher than the impurity concentration of the leak suppression region 28. Since the depletion layer 32 extends to the low impurity concentration side, the element isolation depletion region 33 extends to the leak suppression region 28 side. Therefore, by reducing the distance between the extension region 29 and the leakage suppression region 28, the element isolation depletion region 33 becomes smaller and the leakage current decreases. If the distance between the end of the extension region 29 (end on the element isolation STI 27 side) and the end of the leak suppression region 28 (end on the gate electrode 3A side) is ES length 36, the ES length 36 and the leakage current The relationship is as shown in FIG.
  • the leak current becomes small, and even if the extension region 29 and the leak suppression region 28 overlap with each other after 0, the leak current further decreases.
  • the impurity concentration of the extension region 29 is low, there is a region where the leakage current is reduced even if they are overlapped in this way. If the overlap is further increased, the leakage current rapidly increases due to the breakdown of the pn junction.
  • the extension region 29 is at least in contact with the leakage suppression region 28 in order to reduce leakage current, and overlaps in a range where breakdown does not occur. Therefore, the width of the depletion layer 32 formed at the pn junction between the drain region on the surface of the silicon substrate 1 and the surrounding region (pn junction of the element isolation depletion region 33) is equal to the drain region inside the silicon substrate 1. And the width of the depletion layer 32 formed by a pn junction between the region and the surrounding region. For example, the width of the depletion layer 32 in the element isolation depletion region 33 is narrower than the width of the depletion layer 32 formed by a pn junction between the bottom of the extension region 29 and the silicon substrate 1.
  • the pn junction between the drain region on the surface of the silicon substrate 1 and the surrounding region is the end of the extension region 29 (the end on the element isolation STI 27 side). It is formed between the end of leak suppression region 28 (the end on the side of gate electrode 3A).
  • the depletion layer 32 formed at the pn junction in the element isolation depletion region 33 is narrowed on the surface of the silicon substrate 1. Leakage current due to the pn junction on the surface can be reduced.
  • the leakage current can be further reduced.
  • FIG. 7 is a cross-sectional view of the unit pixel cell 13 in the solid-state imaging device according to the second embodiment of the present invention. Hereinafter, only differences from the solid-state imaging device of the first embodiment will be described.
  • the solid-state imaging device of the present embodiment is the same as that of the first embodiment in that the gate electrode 3A of the reset transistor 11 is negative with respect to the potential of the silicon substrate 1 when the reset transistor 11 is in the off state. Different from the imaging device.
  • the depletion layer 32 extends from the element isolation depletion region 33 in the under-gate depletion region 34, and the leakage current generated here is large.
  • a negative potential is applied to the gate electrode 3 ⁇ / b> A in order to suppress the leakage current generated in the under-gate depletion region 34.
  • a negative potential is applied to the gate electrode 3A, holes are induced on the surface of the silicon substrate 1 under the gate electrode 3A, the depletion layer 32 in the under-gate depletion region 34 is narrowed, and the leakage current is reduced. Since the reset transistor 11 is off for most of the time, applying a negative potential in the off state is very effective in reducing leakage current.
  • the width of the depletion layer 32 formed by the pn junction between the drain region on the surface of the silicon substrate 1 and the surrounding region is the drain region inside the silicon substrate 1.
  • the width of the depletion layer 32 formed by a pn junction between the region and the surrounding region is narrower than the width of the depletion layer 32 formed at the pn junction between the bottom of the extension region 29 and the silicon substrate 1.
  • the pn junction between the drain region on the surface of the silicon substrate 1 and the surrounding region is the end of the extension region 29 (the end on the gate electrode 3A side). It is formed between the silicon substrate 1.
  • holes accumulate in the silicon substrate 1 below the gate electrode 3A to which a negative potential is applied, and thereby, at the pn junction portion of the undergate depletion region 34.
  • the width of the depletion layer 32 to be formed is reduced. As a result, the leakage current due to the pn junction on the surface of the silicon substrate 1 can be reduced.
  • FIG. 8 is a cross-sectional view of the unit pixel cell 13 in the solid-state imaging device according to the third embodiment of the present invention. Hereinafter, only differences from the solid-state imaging device of the first embodiment will be described.
  • the reset transistor 11 is formed in the silicon substrate 1 below the gate electrode 3A, and the p-type channel control region 37 having a higher impurity concentration than the silicon substrate 1 is used as a part of the channel region. It differs from the solid-state imaging device of the first embodiment in that it has the same.
  • a channel control region 37 is provided under the gate electrode 3A in order to narrow the depletion layer 32 in the under-gate depletion region 34.
  • the threshold voltage of the reset transistor 11 is higher than the threshold voltages of other transistors in the same unit pixel cell 13, that is, the amplification transistor 10 and the address transistor 12, but the source region and drain of the reset transistor 11 are as described above. There is no problem because it is operated near 0V.
  • the width of the depletion layer 32 formed by the pn junction between the drain region on the surface of the silicon substrate 1 and the surrounding region is the drain region inside the silicon substrate 1.
  • the width of the depletion layer 32 formed by a pn junction between the region and the surrounding region is narrower than the width of the depletion layer 32 formed at the pn junction between the bottom of the extension region 29 and the silicon substrate 1.
  • the pn junction between the drain region on the surface of the silicon substrate 1 and the surrounding region is the end of the extension region 29 (the end on the gate electrode 3A side). It is formed between the under-gate depletion region 34 or the silicon substrate 1.
  • the spread of the depletion layer formed at the pn junction of the under-gate depletion region 34 is suppressed by the channel control region 37.
  • the leakage current due to the pn junction on the surface of the silicon substrate 1 can be reduced.
  • extension region 29 may be in contact with the under-gate depletion region 34 or may be separated.
  • FIG. 9 is a cross-sectional view of the unit pixel cell 13 in the solid-state imaging device according to the fourth embodiment of the present invention. Hereinafter, only differences from the solid-state imaging device of the second embodiment will be described.
  • the extension region 29 is located between the contact region 31 and the gate electrode 3A, not between the contact region 31 and the leak suppression region 28, and on the surface of the silicon substrate 1.
  • a pn junction between the drain region and the surrounding region is formed between the end of the contact region 31 (the end on the element isolation STI 27 side) and the silicon substrate 1. This is different from the solid-state imaging device according to the second embodiment.
  • the leak suppression region 28 is formed in the silicon substrate 1 between the contact region 31 and the element isolation STI 27, is located at a distance from the contact region 31, and is in contact with the element isolation STI 27.
  • the extension region 29 is a region provided so that a part of the high-concentration contact region 31 does not diffuse under the gate electrode 3A, it extends from the contact region 31 to the element isolation STI 27 side (leftward in FIG. 9). There is no need to issue. Therefore, in FIG. 9, the extension region 29 is formed so that the end portion of the extension region 29 (the end portion on the element isolation STI 27 side) is located inside the contact region 31. By doing so, the area of the drain region itself of the reset transistor 11 composed of the extension region 29 and the contact region 31 is reduced, and the leakage current is reduced.
  • the CS length 38 when the CS length 38 is shortened, the element isolation depletion region 33 is narrowed and the leakage current is reduced.
  • the CS length 38 when the CS length 38 is 0.1 ⁇ m or less, the leakage current is caused by breakdown of the pn junction. Increases rapidly. Accordingly, the contact region 31 and the leak suppression region 28 are formed so as not to overlap each other, and the CS length 38 is larger than 0.1 ⁇ m, for example, 0.15 ⁇ m, so that breakdown is suppressed with a high probability.
  • the silicon substrate 1 is dug in the formation of the element isolation STI 27, a large stress is generated, and this stress increases a leakage current. Accordingly, as shown in FIG. 11, from the SS length of FIG. 9 (the end of the element isolation STI 27 (end on the gate electrode 3A side) to the end of the leak suppression region 28 (end on the gate electrode 3A side). As the (distance) 41 increases, the leakage current decreases. Therefore, the formation position of the leak suppression region 28 is determined so that the SS length 41 is increased.
  • FIG. 12 is a cross-sectional view for explaining the method for manufacturing the solid-state imaging device according to the present embodiment (method for forming the contact region 31).
  • n-type impurity ion implantation for forming the contact region 31 is performed by self-alignment using the contact hole 39 formed in the mask on the silicon substrate 1 in order to form the wiring contact electrode 30. Thereby, the contact region 31 can be formed small. Further, since the contact region 31 can be formed with a mask (ion implantation process) different from the contact region of other transistors constituting the image sensor, the ion implantation conditions for forming the contact region 31 can be set so as to minimize the leakage current. .
  • the distance between the contact region and the leak suppression region can be reduced without bringing the contact region into contact with the leak suppression region. Accordingly, the depletion layer 32 formed at the pn junction in the element isolation depletion region 33 can be narrowed on the surface of the silicon substrate 1. As a result, the leakage current due to the pn junction on the surface of the silicon substrate 1 can be reduced while suppressing the breakdown of the pn junction.
  • FIG. 13 is a cross-sectional view of the unit pixel cell 13 in the solid-state imaging device according to the fifth embodiment of the present invention. Hereinafter, only differences from the solid-state imaging device of the fourth embodiment will be described.
  • the element isolation region 42 is configured by a p-type isolation region 40 having a higher impurity concentration than the silicon substrate 1 formed in the silicon substrate 1 instead of the element isolation STI 27 and the leak suppression region 28.
  • the unit pixel cell 13 is different from the solid-state imaging device of the fourth embodiment in that the reset transistor 11 is electrically separated from other transistors.
  • the reset transistor 11 is element-isolated only by the isolation region 40 instead of STI, that is, the transistor of the unit pixel cell 13 is element-isolated to reduce the leakage current.
  • STI is used for element isolation of transistors in peripheral circuits other than the unit pixel cell 13.
  • element isolation in the unit pixel cell 13 is configured by a pn junction, and elements in the unit pixel cell 13 are formed only by an impurity region (only element isolation by the pn junction). Separation is realized. Therefore, as compared with the STI structure, it is possible to suppress the leakage current generated by the stress that digs into the silicon substrate 1. As a result, leakage current can be reduced.
  • FIG. 14 is a plan view showing the configuration of the unit pixel cell 13 in the solid-state imaging device according to the sixth embodiment of the present invention.
  • FIG. 15 is a cross-sectional view of the unit pixel cell 13 in the solid-state imaging device (a cross-sectional view taken along the line WZ in FIG. 14).
  • the element isolation region 42 is configured by a p-type isolation region 40 having a higher impurity concentration than the silicon substrate 1 formed in the silicon substrate 1 instead of the element isolation STI 27 and the leak suppression region 28.
  • the unit pixel cell 13 is different from the solid-state imaging device of the first embodiment in that the reset transistor 11 is electrically separated from other transistors.
  • the solid-state imaging device of the present embodiment is configured by a trench formed in the silicon substrate 1 between two adjacent unit pixel cells 13 and electrically separates the two adjacent unit pixel cells 13. It is also different from the solid-state imaging device of the first embodiment in that it further includes a separation STI 47.
  • STI is not formed only in the reset transistor drain peripheral region 26 surrounding the drain region of the reset transistor 11 in which leakage current is particularly problematic, that is, for the electrical isolation of the reset transistor 11 in the unit pixel cell 13. Only the STI is not used, and electrical separation is performed in the separation region 40. Other element isolation is performed by element isolation STI 47. That is, in one solid-state imaging device, element isolation by STI and element isolation by an impurity region are used in combination for element isolation.
  • the element isolation STI 47 is formed of a trench.
  • the extension region 29 is at least in contact with the separation region 40 in order to reduce leakage current, and overlaps in a range where breakdown does not occur. Therefore, the width of the depletion layer formed at the pn junction between the drain region on the surface of the silicon substrate 1 and the surrounding region (pn junction of the element isolation depletion region 33) is the same as that of the drain region inside the silicon substrate 1. It is narrower than the width of the depletion layer formed by the pn junction with the surrounding region. For example, the width of the depletion layer in the element isolation depletion region 33 is narrower than the width of the depletion layer formed by the pn junction between the bottom of the extension region 29 and the silicon substrate 1.
  • the pn junction between the drain region on the surface of the silicon substrate 1 and the surrounding region is the end of the extension region 29 (the end on the isolation region 40 side). It is formed between the separation region 40.
  • FIG. 16 is a cross-sectional view of the unit pixel cell 13 in the solid-state imaging device according to the seventh embodiment of the present invention. Hereinafter, only differences from the solid-state imaging device of the second embodiment will be described.
  • the solid-state imaging device is a p-type isolation having a higher impurity concentration than the silicon substrate 1 formed in the silicon substrate 1 instead of the element isolation STI 27 and the leak suppression region 28.
  • the element isolation region 42 is configured by the region 40, and the reset transistor 11 is electrically isolated from other transistors in the unit pixel cell 13, which is different from the solid-state imaging device of the second embodiment.
  • the solid-state imaging device has a drain region of the reset transistor 11 in contact with the wiring contact electrode 30 connected to the pixel electrode 5 in the unit pixel cell 13 in order to reduce the leakage current.
  • the source region or drain region other than the drain region of the reset transistor 11 is shallowly formed.
  • a source region other than the drain region of the reset transistor 11 or a contact region 31 D of the drain region is formed shallower than the contact region 31 of the drain region of the reset transistor 11.
  • the source region other than the drain region or the extension region 29D of the drain region is also different from the solid-state imaging device of the second embodiment in that the extension region 29D of the drain region of the reset transistor 11 is formed shallower.
  • the solid-state imaging device has the unit pixel cell 13 with respect to the distance 53 between the extension region 29 of the drain region of the reset transistor 11 and the separation region 40 adjacent thereto.
  • the solid state imaging device of the second embodiment is also different in that the distance 53D between the source region other than the drain region of the reset transistor 11 or the extension region 29D of the drain region and the isolation region 40D adjacent thereto is shortened.
  • the transistor contact region 31D or the extension region 29D in the source region or drain region other than the drain region of the reset transistor 11 is also formed so as to overlap with the isolation region 40D. Different from solid-state imaging device.
  • the solid-state imaging device according to this embodiment has the drain of the reset transistor 11 in the unit pixel cell 13 due to the width 50 of the isolation region 40 adjacent to the extension region 29 of the drain region of the reset transistor 11.
  • Another difference from the solid-state imaging device of the second embodiment is that the width 50D of the isolation region 40D adjacent to the extension region 29D of the source region or drain region other than the region is narrow.
  • examples of the source region or drain region other than the drain region of the reset transistor 11 include the source region or the drain region of the amplification transistor 10 or the address transistor.
  • the leakage current generated inside the silicon substrate 1 together with the interface of the silicon substrate 1 It is possible to reduce the leakage current caused by the stress inside the silicon substrate 1 due to the STI structure.
  • a high-concentration silicon substrate 1D having the same conductivity type as that of the silicon substrate 1 may be provided below the silicon substrate 1, as shown in FIG.
  • a structure in which the leak current generated in the silicon substrate 1 is absorbed by the high-concentration silicon substrate 1D can be realized, and the leak current can be further reduced.
  • the deep isolation diffusion layer 52 having the same conductivity type as that of the isolation region 40 is provided so that the leakage current does not pass through the isolation region 40. It is good also as a structure to provide. Thereby, the leakage current can be further reduced.
  • a high-concentration silicon substrate 1D having a conductivity type opposite to that of the silicon substrate 1 is used so that the leakage current is positively absorbed by the high-concentration silicon substrate 1D, thereby further reducing the leakage current.
  • a high-concentration contact diffusion layer 51 is formed inside the isolation region 40 or 41D, and this is wired with a metal electrode. By applying a constant voltage to the concentration contact diffusion layer 51, the potential of the silicon substrate 1 can be stabilized.
  • the isolation region 40 is formed only by a diffusion layer without an STI structure, and the width 60 of the extension region 29 is formed narrower than the width 61 of the extension region 29D. May be. As a result, the area of the depletion layer at the silicon interface related to the leakage current can be reduced, and the leakage current can be reduced.
  • the solid-state imaging device of the present invention has been described based on the embodiments, the present invention is not limited to these embodiments.
  • the present invention includes various modifications made by those skilled in the art without departing from the scope of the present invention. Moreover, you may combine each component in several embodiment arbitrarily in the range which does not deviate from the meaning of invention.
  • the configuration according to the first and fourth embodiments for narrowing the width of the depletion layer in the element isolation depletion region and the configuration according to the second and third embodiments for narrowing the width of the depletion layer in the under-gate depletion region may be narrowed.
  • the configurations according to the fifth to seventh embodiments in which the element isolation region is formed by the impurity region may be applied to the configurations according to the first to fourth embodiments.
  • the first conductivity type is p-type
  • the second conductivity type is n-type
  • the conductivity type of the silicon substrate is p-type and each transistor of the pixel circuit is n-channel type.
  • the conductivity type of the silicon substrate is n-type and each transistor of the pixel circuit is p-channel type. But it doesn't matter. In this case, the sign of the voltage potential is reversed, and the signal charge read from the photoelectric conversion film also changes from holes to electrons. Accordingly, the source region and the drain region of the reset transistor are reversed.
  • each transistor constituting the pixel circuit is a MOS transistor.
  • the present invention is not limited to this as long as it is a field effect transistor (FET).
  • the p-type semiconductor substrate includes a p-type well formed in an n-type semiconductor substrate.
  • the present invention can be used for a solid-state imaging device, and in particular, can be used for a high-performance small image pickup device or the like.

Landscapes

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Abstract

　単位画素セル（１３）は、光電変換膜（６）、透明電極（７）、画素電極（５）、増幅トランジスタ（１０）、リセットトランジスタ（１１）、増幅トランジスタ（１０）とリセットトランジスタ（１１）との間のシリコン基板（１）内に形成され、増幅トランジスタ（１０）とリセットトランジスタ（１１）とを電気的に分離する素子分離ＳＴＩ（２７）及びリーク抑圧領域（２８）とを有し、リセットトランジスタ（１１）は、ゲート電極（３Ａ）と、画素電極（５）と接続され、ゲート電極（３Ａ）と素子分離ＳＴＩ（２７）及びリーク抑圧領域（２８）との間のシリコン基板（１）内に形成されたドレイン領域とを有し、シリコン基板（１）の表面におけるドレイン領域とシリコン基板（１）との間のｐｎ接合で形成される空乏層の幅は、シリコン基板（１）の内部におけるドレイン領域とシリコン基板（１）との間のｐｎ接合で形成される空乏層の幅より狭い。

Description

固体撮像装置
　本発明は、固体撮像装置に関し、特に積層型の固体撮像装置に関する。
　近年、結晶シリコンからなる半導体基板の内部にフォトダイオード（光電変換部）が設けられた、ＣＣＤ（Charge Coupled Device）又はＭＯＳ（Metal Oxide Semiconductor）を走査回路とするＣＣＤ型又はＭＯＳ型の固体撮像装置（イメージセンサ）の単位画素セルの微細化が急速に進んでいる。２０００年ごろには３μｍであったセルサイズ（単位画素セルのサイズ）は、２００７年には２μｍ以下となった。２０１０年には１．４μｍのセルサイズのものが製品化される予定で、このペースでセルの微細化が進むと、ここ数年で１μｍ以下のセルサイズが要求される勢いである。
　しかし、１μｍ以下のセルサイズを実現するには２つの大きな問題が存在する。一つ目は結晶シリコンの光吸収係数が小さいことにより生じるものであり、二つ目は取り扱い信号量に関わるものである。
　１つ目の問題について詳細に述べると、結晶シリコンの光吸収係数は光の波長に依存するが、イメージセンサの感度を決める波長５５０ｎｍ近傍の緑色の光をほぼ１００％吸収し光電変換するには３．５μｍの厚さの結晶シリコンが必要である。従って、半導体基板の内部に形成するフォトダイオードの深さを３．５μｍ程度として信号電荷を光電変換し収集する必要がある。しかしながら、平面的なセルサイズが１μ□で深さが３．５μｍ程度のフォトダイオードの形成は非常に困難である。仮に深さが３．５μｍ程度のフォトダイオードを形成できたとしても斜めに入射する光が隣接する単位画素セルのフォトダイオードに入射するという問題が発生するおそれが高い。斜めに入射する光が隣接する単位画素セルのフォトダイオードに入射すると、混色（クロストーク）が生じるため、カラーの固体撮像装置では大きな問題である。一方、混色を防ぐためにフォトダイオードを３．５μｍより浅く形成すると緑の光吸収効率が劣化しイメージセンサの感度が劣化する。単位画素セルの微細化ではセルサイズが小さくなるに従って１つの単位画素セルの感度が劣化するので、これに加えて光吸収効率が劣化することは致命的である。この混色問題は程度の差はあるにせよ３．５μｍの深さが必要ならセルサイズが３．５μ□程度以下の単位画素セルでは問題である。
　２つ目の問題について述べると、取り扱い信号量は、ほとんどすべての結晶シリコンのイメージセンサに用いられているフォトダイオード構造である埋め込みフォトダイオードの飽和電荷量で決まっている。埋め込みフォトダイオードは、内部に蓄積された信号電荷をほぼ１００％すべて隣接する電荷検出部に転送できる（完全転送）という長所がある。よって、電荷転送に関わる雑音がほとんど発生しないため、イメージセンサにはこの埋め込みフォトダイオードが広く用いられている。しかし、埋め込みフォトダイオードでは、この完全転送を実現するためにフォトダイオードの単位面積あたりの容量を大きくできない。このため、単位画素セルの微細化に伴い飽和電荷の減少が問題となってくる。コンパクトデジタルカメラでは、１つの単位画素セルあたり１００００電子の飽和電子数が必要であったが、単位画素セルのサイズが１．４μｍ付近になると、５０００電子数程度が限界である。デジタル信号処理技術による雑音抑圧処理等により画像を作ることにより、飽和電子数の減少に対応しているが、自然な再生画像を得ることは困難である。さらに、高級な一眼レフカメラの場合には、１つの単位画素セルあたり３００００電子程度の飽和電子数が必要と言われている。
　なお、結晶シリコン基板を用いたＭＯＳ型イメージセンサで、半導体基板を薄く削ることにより画素回路のある表面側ではなく裏面側から光を入射させる構造が検討され、単位画素セルの微細化に有効とされている。しかし、この構造でも、画素回路を構成する配線等により入射する光が妨げられにくくなるという長所はあるが、上述の２つの問題は全く解決できない。
　この２つの問題を解決する構造として、特許文献１、２及び３に示される積層型のイメージセンサがある。積層型のイメージセンサは、画素回路が形成された半導体基板（結晶シリコン）の上に絶縁膜を介して光電変換膜が積層された構成を有している。このため、光電変換膜に光吸収係数の大きな材料を選択することが可能となり、前述の一つ目の問題が解決できる。例えばアモルファスシリコンを光電変換膜に用いると、波長５５０ｎｍの緑色の光は０．４μｍの厚さでほとんど吸収することができる。つまり、結晶シリコンの約１桁小さい厚さで緑色の光を吸収することができる。結晶シリコンの吸収係数が低いことのほうが特殊で、これは半導体のバンドギャップでの電子の遷移が間接遷移であることに起因している。また、埋め込みフォトダイオードを使わないので、光電変換部の容量を大きくとることができ、飽和電荷を大きくすることができる。さらに、電荷を完全転送しないため付加容量を積極的に付加することも可能であり、微細化された単位画素セルでも十分な大きさの容量が実現でき、２つ目の問題も解決できる。ＤＲＡＭ（ダイナミックランダムアクセスメモリ）のスタックセルのような構造をとることも可能である。
特公昭５８－０５００３０号公報 米国特許第６７３０９１４号明細書 特開平３－１３５１７５号公報
　しかしながら、積層型のイメージセンサの課題は、シリコン基板には光電変換膜で光電変換された信号電荷を伝送するコンタクトが電気的に接触するｐｎ接合部が形成されるが、このｐｎ接合部のリーク電流が大きいことである。リーク電流を小さくするために特許文献１及び２のようにｐｎ接合の逆バイアス電圧を０Ｖ近傍に設定する方法があるが、この方法は広くイメージセンサに使われている埋め込みフォトダイオードに比べリーク電流の抑圧に不十分である。リーク電流による電荷は光電変換された信号電荷と区別がつかないため、雑音となり、イメージセンサの性能を劣化させる。つまり、雑音が増加するため、信号雑音比（ＳＮ比）が劣化し結果的に感度が劣化する。
　特に、半導体基板の表面におけるｐｎ接合部、つまり半導体基板の表面とｐｎ接合面とが交差する箇所に形成される空乏層では、バンドギャップ内にエネルギー準位が形成され易く、そのエネルギー準位を介して電流が流れ易い。従って、半導体基板の表面のｐｎ接合部ではリーク電流が発生し易い。
　例えば、特許文献３のイメージセンサは、図１９に示されるように、半導体基板上に光電変換膜１０１、透明電極１０２、画素電極１０３及び絶縁膜１０４が形成されており、半導体基板内にはトランジスタ等を構成する複数の不純物領域が形成されている。そして、この複数の不純物領域のうちのコンタクト１０７と接続されたｐ型不純物領域１０５と、不純物領域１０５と接するｎ型不純物領域１０６とは、半導体基板の表面においてｐｎ接合部を形成する。従って、特許文献３のイメージセンサでは、この半導体基板の表面のｐｎ接合部によりリーク電流が発生し易い。
　そこで本発明は、かかる問題に鑑み、リーク電流が小さい積層型の固体撮像装置を提供することを目的とする。
　上記目的を達成するために、本発明の一態様に係る固体撮像装置は、第１導電型の半導体基板と、前記半導体基板に２次元状に配置された複数の単位画素セルとを備え、前記単位画素セルは、前記半導体基板の上方に形成され、入射光を光電変換する光電変換膜と、前記光電変換膜の上方に形成された透明電極と、前記半導体基板と前記光電変換膜との間に形成された画素電極と、前記半導体基板内に形成されたトランジスタであって、前記画素電極と接続された第１ゲート電極を有し、前記画素電極の電位に応じた信号電圧を出力する増幅トランジスタと、前記半導体基板内に形成されたトランジスタであって、前記第１ゲート電極の電位をリセットするリセットトランジスタと、前記増幅トランジスタと前記リセットトランジスタとの間の前記半導体基板内に形成され、前記増幅トランジスタと前記リセットトランジスタとを電気的に分離する第１分離領域とを有し、前記リセットトランジスタは、第２ゲート電極と、前記画素電極と接続され、前記第２ゲート電極と前記第１分離領域との間の前記半導体基板内に形成された第２導電型のソース領域又はドレイン領域とを有し、前記半導体基板の表面における前記ソース領域又はドレイン領域とその周囲の領域との間の第１ｐｎ接合で形成される空乏層の幅は、前記半導体基板の内部における前記ソース領域又はドレイン領域とその周囲の領域との間の第２ｐｎ接合で形成される空乏層の幅より狭いことを特徴とする。
　本態様によれば、半導体基板の表面のｐｎ接合部で形成される空乏層の幅が他の空乏層と比べて狭くなるため、半導体基板の表面のｐｎ接合部によるリーク電流を低減することができる。
　ここで、前記第１分離領域は、前記半導体基板内に形成された、前記半導体基板よりも高不純物濃度の第１導電型の領域であり、前記固体撮像装置は、さらに、隣り合う２つの前記単位画素セルの間の前記半導体基板内に形成されたトレンチで構成され、前記隣り合う２つの前記単位画素セルを電気的に分離する第２分離領域を備えてもよい。
　本態様によれば、単位画素セル内の素子分離はｐｎ接合により構成され、不純物領域のみにより単位画素セル内の素子分離が実現される。従って、半導体基板にトレンチを形成し、トレンチ内に酸化膜を埋め込んで素子分離を構成するＳＴＩ（ＳＴＩ：Shallow Trench Isolation）構造と比較して、半導体基板を掘り込むストレスにより発生するリーク電流を抑えることができる。
　また、前記リセットトランジスタは、さらに、前記第２ゲート電極の下方の前記半導体基板内に形成され、前記半導体基板よりも高不純物濃度の第１導電型のチャネル領域を有してもよい。
　また、前記リセットトランジスタの閾値電圧は、前記増幅トランジスタの閾値電圧より高くてもよい。
　本態様によれば、リセットトランジスタの閾値電圧は高いため、チャネル領域を高不純物濃度とし、ソース領域又はドレイン領域の第２ゲート電極側のｐｎ接合部で形成される空乏層の広がりを抑えることができる。
　また、前記第２ゲート電極は、前記リセットトランジスタがオフ状態のとき、前記半導体基板の電位に対して負電位とされていてもよい。
　本態様によれば、負電位が印加された第２ゲート電極の下方の半導体基板には正孔がたまり、これによりソース領域又はドレイン領域の第２ゲート電極側のｐｎ接合部で形成される空乏層が狭められる。その結果、半導体基板の表面のｐｎ接合部によるリーク電流を低減することができる。
　また、前記ソース領域又はドレイン領域は、前記画素電極と接続されたコンタクト領域と、前記コンタクト領域よりも低不純物濃度の領域であり、前記コンタクト領域と接するエクステンション領域とから構成され、前記エクステンション領域は、前記第１分離領域と前記コンタクト領域との間に位置し、前記単位画素セルは、さらに、前記エクステンション領域と前記第１分離領域との間の前記半導体基板内に形成され、前記エクステンション領域及び前記第１分離領域と接する第１導電型のリーク抑圧領域を有し、前記第１ｐｎ接合は、前記エクステンション領域の前記第１分離領域側の端部と前記リーク抑圧領域との間に形成され、前記リーク抑圧領域の不純物濃度は、前記半導体基板の不純物濃度より高く、前記エクステンション領域の不純物濃度より低くてもよい。
　本態様によれば、ソース領域又はドレイン領域の第１分離領域側のｐｎ接合部で形成される空乏層について、半導体基板の表面における幅が狭められるため、半導体基板の表面のｐｎ接合部によるリーク電流を低減することができる。また、ソース領域又はドレイン領域の横に半導体基板より高不純物濃度のリーク抑圧領域が設けられるため、リーク電流をさらに低減することができる。このとき、ｐｎ接合部は、低不純物濃度のエクステンション領域により形成されるため、空乏層の幅を狭めるためにリーク抑圧領域とエクステンション領域との距離を狭めて重ねた場合でもｐｎ接合部のブレークダウンは抑えられる。
　また、前記ソース領域又はドレイン領域は、前記画素電極と接続されたコンタクト領域と、前記コンタクト領域よりも低不純物濃度の領域であり、前記コンタクト領域と接するエクステンション領域とから構成され、前記エクステンション領域は、前記コンタクト領域と前記第２ゲート電極との間に位置し、前記第１ｐｎ接合は、前記コンタクト領域の前記第１分離領域側の端部と前記半導体基板との間に形成され、前記単位画素セルは、さらに、前記コンタクト領域と前記第１分離領域との間の前記半導体基板内に形成され、前記コンタクト領域と間をおいて位置し、前記第１分離領域と接する第１導電型のリーク抑圧領域を有し、前記リーク抑圧領域の不純物濃度は、前記半導体基板の不純物濃度より高く、前記エクステンション領域の不純物濃度より低くてもよい。
　本態様によれば、コンタクト領域とリーク抑圧領域とを接しさせることなく、間の距離を縮めることで、ソース領域又はドレイン領域の第１分離領域側のｐｎ接合部で形成される空乏層について、半導体基板の表面における幅が狭められるため、半導体基板の表面のｐｎ接合部によるリーク電流を低減することができる。また、ソース領域又はドレイン領域の横に半導体基板より高不純物濃度のリーク抑圧領域が設けられるため、リーク電流をさらに低減することができる。このとき、ｐｎ接合部は、高不純物濃度のコンタクト領域により形成されるが、コンタクト領域はリーク抑圧領域と接しないため、ｐｎ接合部のブレークダウンは抑えられる。
　また、前記リーク抑圧領域と前記コンタクト領域との間の距離は、０．１μｍより大きくてもよい。
　本態様によれば、ソース領域又はドレイン領域の第１分離領域側のｐｎ接合部のブレークダウンを高確率で抑えることができる。
　また、前記第１分離領域は、前記半導体基板内に形成されたトレンチで構成されてもよい。
　本態様によれば、単位画素セル内の素子分離はトレンチにより構成されるため、単位画素セル内の素子分離を高精度で実現できる。
　また、前記第１分離領域は、前記半導体基板内に形成された、前記半導体基板よりも高不純物濃度の第１導電型の領域であり、前記固体撮像装置は、さらに、隣り合う２つの前記単位画素セルの間の前記半導体基板内に形成されたトレンチで構成され、前記隣り合う２つの前記単位画素セルを電気的に分離する第２分離領域を備えてもよい。
　本態様によれば、単位画素セル内の素子分離はｐｎ接合により構成され、不純物領域のみにより単位画素セル内の素子分離が実現される。従って、半導体基板にトレンチを形成し、トレンチ内に酸化膜を埋め込んで素子分離を構成するＳＴＩ構造と比較して、半導体基板を掘り込むストレスにより発生するリーク電流を抑えることができる。
　本発明によれば、リーク電流が小さく、雑音が小さいＳＮ比の大きい高性能の積層型の固体撮像装置が実現できる。
図１は、本発明の第１の実施形態に係る固体撮像装置の構成を示す回路図である。 図２は、同実施形態に係る固体撮像装置における１つの単位画素セルの概略構造を示す断面図である。 図３は、同実施形態に係る単位画素セルの電位（図２のＸ－Ｙ線に沿った部分における電位）を示す図である。 図４は、同実施形態に係る４つの単位画素セルの構成を示す平面図である。 図５は、同実施形態に係る単位画素セルの断面図（図４のＷ－Ｚ線に沿った部分における断面図）である。 図６は、エクステンション領域とリーク抑圧領域との間の距離とリーク電流との関係を示す図である。 図７は、本発明の第２の実施形態に係る固体撮像装置における単位画素セルの断面図である。 図８は、本発明の第３の実施形態に係る固体撮像装置における単位画素セルの断面図である。 図９は、本発明の第４の実施形態に係る固体撮像装置における単位画素セルの断面図である。 図１０は、コンタクト領域とリーク抑圧領域との間の距離とリーク電流との関係を示す図である。 図１１は、素子分離ＳＴＩとリーク抑圧領域との間の距離とリーク電流との関係を示す図である。 図１２は、同実施形態に係る固体撮像装置の製造方法（コンタクト領域の形成方法）を説明するための断面図である。 図１３は、本発明の第５の実施形態に係る固体撮像装置における単位画素セルの断面図である。 図１４は、本発明の第６の実施形態に係る固体撮像装置における単位画素セルの構成を示す平面図である。 図１５は、同実施形態に係る固体撮像装置における単位画素セルの断面図（図１４のＷ－Ｚ線に沿った部分における断面図）である。 図１６は、本発明の第７の実施形態に係る固体撮像装置における単位画素セルの断面図である。 図１７は、同実施形態に係る固体撮像装置の変形例における単位画素セルの断面図である。 図１８は、同実施形態に係る固体撮像装置の変形例における単位画素セルの構成を示す平面図である。 図１９は、特許文献３のイメージセンサの断面図である。
　以下、本発明の実施の形態における固体撮像装置について、図面を参照しながら説明する。
　なお、図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付す。また、以下において記述される数値は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数値に制限されない。さらに、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る固体撮像装置の構成を示す回路図である。
　この固体撮像装置は、積層型の固体撮像装置であって、半導体基板と、半導体基板に２次元状に配置された複数の単位画素セル１３から構成される感光領域と、単位画素セル１３を順次駆動し信号を取り出す駆動回路部とを備える。
　駆動回路部は、垂直走査部（行走査回路）１５、光電変換膜制御線１６、垂直信号線（垂直信号線配線）１７、負荷部１８、カラム信号処理部（行信号蓄積部）１９、水平信号読み出し部（列走査回路）２０、電源配線（ソースフォロア電源）２１、差動増幅器（フィードバックアンプ）２３及びフィードバック線２４から構成される。
　単位画素セル１３は、光電変換膜部９と、増幅トランジスタ１０と、リセットトランジスタ１１と、アドレストランジスタ（行選択トランジスタ）１２とを有する。
　光電変換膜部９は、入射光を光電変換し、入射光の光量に応じた信号電荷を生成及び蓄積する。増幅トランジスタ１０は、光電変換膜部９で生成された信号電荷量に応じた信号電圧を出力する。リセットトランジスタ１１は、光電変換膜部９、言い換えると増幅トランジスタ１０のゲート電極の電位をリセット（初期化）する。アドレストランジスタ１２は、所定行の単位画素セル１３から垂直信号線１７に信号電圧を選択的に出力させる。
　垂直走査部１５は、アドレストランジスタ１２のゲート電極にアドレストランジスタ１２のオンオフを制御する行選択信号を印加することで、垂直方向（列方向）に単位画素セル１３の行を走査し、垂直信号線１７に信号電圧を出力させる単位画素セル１３の行を選択する。垂直走査部１５は、リセットトランジスタ１１のゲート電極にリセットトランジスタ１１のオンオフを制御するリセット信号を印加することで、リセット動作を行わせる単位画素セル１３の行を選択する。
　光電変換膜制御線１６は、全ての単位画素セル１３に共通に接続され、全ての光電変換膜部９に同じ正の定電圧を印加する。
　垂直信号線１７は、単位画素セル１３の列に対応して設けられ、対応する列の単位画素セル１３のアドレストランジスタ１２のソース領域に接続され、列方向に配されて信号電圧を列方向（垂直方向）に伝達する。
　負荷部１８は、各垂直信号線１７に対応して設けられ、対応する垂直信号線１７に接続されている。負荷部１８は、増幅トランジスタ１０と共にソースフォロア回路を構成している。
　カラム信号処理部１９は、相関２重サンプリングに代表される雑音抑圧信号処理及びＡＤ変換（アナログ－デジタル変換）等を行う。カラム信号処理部１９は、各垂直信号線１７に対応して設けられ、対応する垂直信号線１７に接続されている。
　水平信号読み出し部２０は、水平方向（行方向）に配された複数のカラム信号処理部１９の信号を順次水平共通信号線（図外）に読み出す。
　電源配線２１は、増幅トランジスタ１０のドレイン領域に接続され、単位画素セル１３の配列領域（感光領域）で垂直方向（図１の紙面の上下方向）に配線される。これは、単位画素セル１３が列ごとにアドレスされるため、ドレイン配線を列方向（垂直方向）に配線すると、一列の画素駆動電流がすべて一本に配線に流れて電圧降下が大きくなるためである。電源配線２１は、全ての単位画素セル１３の増幅トランジスタ１０に共通にソースフォロア電源電圧を印加している。
　差動増幅器２３は、単位画素セル１３の列に対応して設けられている。差動増幅器２３の出力はリセットトランジスタ１１のドレイン領域に接続されており、アドレストランジスタ１２とリセットトランジスタ１１とが導通状態にある時、アドレストランジスタ１２の出力を受け取り、増幅トランジスタ１０のゲート電位が一定のフィードバック電圧（差動増幅器２３の出力電圧）になるように、フィードバック動作する。この時、差動増幅器２３の出力電圧は、０Ｖ又は０Ｖ近傍の正電圧となる。
　フィードバック線２４は、単位画素セル１３の列に対応して設けられ、差動増幅器２３の出力を対応する列の単位画素セル１３にフィードバックする。
　上記構造を有する固体撮像装置では、垂直走査部１５により選択された行の単位画素セル１３において、光電変換膜部９で光電変換された信号電荷が増幅トランジスタ１０で増幅されアドレストランジスタ１２を介して垂直信号線１７に出力される。そして、出力された信号はカラム信号処理部１９に電気信号として蓄積された後、水平信号読み出し部２０で選択され出力される。その後、信号を出力した単位画素セル１３内の信号電荷はリセットトランジスタ１１をオンすることにより排出される。その際、リセットトランジスタ１１からｋＴＣ雑音と呼ばれる大きな熱雑音が発生する。この雑音はリセットトランジスタ１１をオフし信号電荷の蓄積を始めるときも残留する。従って、この雑音を抑えるために、垂直信号線１７の出力を差動増幅器２３で反転増幅し、反転増幅された信号をフィードバック線２４を介しリセットトランジスタ１１のドレイン領域にフィードバックする。こうすることによりリセットトランジスタ１１で発生する雑音を負帰還制御により抑圧できる。リセットトランジスタ１１のドレイン領域にフィードバックするのは雑音の交流成分であり、直流成分は上述のように０Ｖ近傍の正電圧である。
　図２は本実施形態に係る固体撮像装置における１つの単位画素セル１３の概略構造を示す断面図である。
　単位画素セル１３は、半導体基板としてのｐ型シリコン基板１内に形成された３つのトランジスタつまりアドレストランジスタ１２、増幅トランジスタ１０及びリセットトランジスタ１１からなる画素回路と、素子分離領域４２と、シリコン基板１上に順次積層された層間絶縁膜１４、画素電極５、光電変換膜６及び透明電極７からなる光電変換膜部９とを有する。
　単位画素セル１３では、シリコン基板１内に形成されたｎ型不純物領域１０Ａ及び１０Ｂと、シリコン基板１上に形成されたゲート電極３Ａとからリセットトランジスタ１１が形成されている。同様に、シリコン基板１内に形成されたｎ型不純物領域１０Ｃ及び１０Ｄと、シリコン基板１上に形成されたゲート電極３Ｂとから増幅トランジスタ１０が形成されている。さらに、シリコン基板１内に形成されたｎ型不純物領域１０Ｄ及び１０Ｅと、シリコン基板１上に形成されたゲート電極３Ｃとからアドレストランジスタ１２が形成されている。
　素子分離領域４２は、シリコン基板１内に形成された増幅トランジスタ１０とリセットトランジスタ１１との間のシリコン基板１内に形成され、増幅トランジスタ１０とリセットトランジスタ１１とを電気的に分離する。
　不純物領域１０Ａはリセットトランジスタ１１のソース領域として機能し、不純物領域１０Ｂはリセットトランジスタ１１のドレイン領域として機能している。本実施形態のセンサでは、信号電荷として正孔を用いるので、信号電荷として電子を用いるセンサとはソース／ドレインが逆になる。不純物領域１０Ｃは増幅トランジスタ１０のドレイン領域として機能している。不純物領域１０Ｄは増幅トランジスタ１０のソース領域及びアドレストランジスタ１２のドレイン領域として機能し、不純物領域１０Ｅはアドレストランジスタ１２のソース領域として機能している。
　例えば、シリコン基板１の不純物濃度は１×１０１７ｃｍ－３であり、ｎ型不純物領域１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ及び１０Ｅの不純物濃度は１×１０２０～１０２２ｃｍ－３であり、ゲート電極３Ａ、３Ｂ及び３Ｃ下方のゲート絶縁膜の膜厚は６．５～１０ｎｍである。
　光電変換膜６は、アモルファスシリコン等からなり、シリコン基板１の上方に形成され、入射光を光電変換する。画素電極５は、光電変換膜６のシリコン基板１側の面上つまりシリコン基板１と光電変換膜６との間に形成され、光電変換膜６と接し、光電変換膜６で発生した信号電荷を収集する。透明電極７は、光電変換膜６のシリコン基板１側の面と反対側の面上つまり光電変換膜６の上方に形成され、光電変換膜６の信号電荷を画素電極５に読み出すために、透明電極７には、光電変換膜制御線１６を介して光電変換膜６に正の定電圧が印加される。
　増幅トランジスタ１０は、シリコン基板１内の画素電極５の下方に形成されたＭＯＳトランジスタであって、画素電極５と接続されたゲート電極３Ｂを有し、画素電極５の電位に応じた信号電圧を出力する。
　リセットトランジスタ１１は、シリコン基板１内の画素電極５の下方に形成されたＭＯＳトランジスタである。リセットトランジスタ１１は、ゲート電極３Ａと、画素電極５と接続され、ゲート電極３Ａと素子分離領域４２との間のシリコン基板１内に形成されたドレイン領域（不純物領域１０Ｂ）を有し、増幅トランジスタ１０のゲート電極３Ｂの電位をリセット電圧（フィードバック電圧）にリセットする。
　アドレストランジスタ１２は、シリコン基板１内の画素電極５の下方に形成されたＭＯＳトランジスタであって、増幅トランジスタ１０と垂直信号線１７との間に設けられ、単位画素セル１３から垂直信号線１７に信号電圧を出力させる。なお、アドレストランジスタ１２は、増幅トランジスタ１０のソース領域と垂直信号線１７との間に挿入されているが、増幅トランジスタ１０のドレイン領域と電源配線２１との間に挿入されてもよい。
　画素電極５は、コンタクトを介して増幅トランジスタ１０のゲート電極３Ｂとリセットトランジスタ１１のドレイン領域（ｎ型不純物領域１０Ｂ）に接続されている。画素電極５と接続されたｎ型不純物領域１０Ｂとシリコン基板１との間のｐｎ接合は信号電荷を蓄積する寄生ダイオード（蓄積ダイオード）を形成する。
　図３は、単位画素セル１３の電位（図２のＸ－Ｙ線に沿った部分における電位）を示す図である。
　透明電極７には正電圧が印加されており、信号がない状態（リセットされている状態）においては、蓄積ダイオードであるｎ型不純物領域１０Ｂの電位は若干逆バイアスのかかったほぼ０Ｖである。このとき、透明電極７の正電圧により画素電極５及びｎ型不純物領域１０Ｂの電位がプラス方向に引っ張られるため、この状態でｎ型不純物領域１０Ｂを０Ｖ近傍の低電位にすると、ｎ型不純物領域１０Ｂにバイアス電荷が注入される。従って、ｎ型不純物領域１０Ｂの電位は、０．１Ｖ程度以上でかつ低い逆バイアスが適切である。０Ｖ近傍にする理由は、蓄積ダイオードとシリコン基板１との間に流れる逆方向リーク電流（暗電流）を小さくするためである。
　透明電極７の上方から入射した光は透明電極７を通過して光電変換膜６に入射し、ここで電子正孔対に変換される。変換された電子正孔対のうちの電子は透明電極７側に移送され透明電極７に接続された電源配線２１に流れる。一方、正孔は蓄積ダイオード（ｎ型不純物領域１０Ｂ）側に移送されここに蓄積される。このため、蓄積ダイオードの電位は＋方向に変化し、蓄積ダイオードとシリコン基板１との間に電圧が加わる。このとき、蓄積ダイオードとシリコン基板１との間に流れる逆方向リーク電流（暗電流）が流れ雑音となるが、信号がある状態では雑音は目立ちにくくなるので問題にならない。
　蓄積ダイオードに蓄積された正孔により＋側に変化した電圧は増幅トランジスタ１０のゲート電極３Ｂに伝達され、増幅トランジスタ１０により増幅された信号はアドレストランジスタ１２を通過し単位画素セル１３外部つまり垂直信号線１７に出力される。その後、蓄積ダイオードに蓄積された信号電荷はリセットトランジスタ１１をオンすることにより排出される。このとき、透明電極７に印加されている電圧より低い電圧にリセットされる。
　図４は、単位画素セル１３の構成を示す平面図である。
　単位画素セル１３では、シリコン基板１に形成された第１の活性領域２２内部に増幅トランジスタ１０及びアドレストランジスタ１２の活性領域が形成され、シリコン基板１に形成された第２の活性領域２５内部にリセットトランジスタ１１の活性領域が形成されている。活性領域とはソース領域、ドレイン領域及びゲート領域（チャネル領域）を示す。
　アドレストランジスタ１２のソース領域には垂直信号線１７が接続されており、増幅トランジスタ１０のドレイン領域には電源配線２１が接続されている。リセットトランジスタ１１のドレイン領域と増幅トランジスタ１０のゲート電極とは電気的に接続され、シリコン基板１上に引き出されて画素電極５に接続されている。リセットトランジスタ１１は、第１の活性領域２２と電気的に分離された第２の活性領域２５に形成され、そのソース領域はフィードバック線２４と接続されている。ここでリーク電流が問題となる領域はリセットトランジスタ１１のドレイン領域を囲むリセットトランジスタドレイン周辺領域２６である。
　第２の活性領域２５と第１の活性領域２２との間のシリコン基板１には、第２の活性領域２５と第１の活性領域２２とを電気的に分離する素子分離ＳＴＩが形成されている。
　図５は、単位画素セル１３の断面図（図４のＷ－Ｚ線に沿った部分における断面図）である。
　単位画素セル１３は、増幅トランジスタ１０とリセットトランジスタ１１との間のシリコン基板１内に形成されて素子分離領域４２を構成する素子分離ＳＴＩ２７と、ｐ型リーク抑圧領域２８と、ｎ型エクステンション領域２９と、ｎ型コンタクト領域３１とをシリコン基板１内に有する。
　素子分離ＳＴＩ２７は、シリコン基板１内に形成されたトレンチで構成され、増幅トランジスタ１０とリセットトランジスタ１１とを電気的に分離する。
　リーク抑圧領域２８は、エクステンション領域２９と素子分離ＳＴＩ２７との間のシリコン基板１内に形成されている。リーク抑圧領域２８は、エクステンション領域２９及び素子分離ＳＴＩ２７と接し、増幅トランジスタ１０とリセットトランジスタ１１とを電気的に分離している。リーク抑圧領域２８の不純物濃度は、シリコン基板１の不純物濃度より高く、エクステンション領域２９の不純物濃度より低い。
　リセットトランジスタ１１のドレイン領域（不純物領域１０Ｂ）は、エクステンション領域２９と、配線コンタクト電極３０を介して画素電極５と電気的に接続されたコンタクト領域３１とから構成されている。エクステンション領域２９は、素子分離ＳＴＩ２７及びリーク抑圧領域２８とコンタクト領域３１との間に位置する、コンタクト領域３１よりも低不純物濃度の領域であり、コンタクト領域３１と接する。
　リセットトランジスタ１１のドレイン領域の周囲は、シリコン基板１においてｐ型の領域であり、リセットトランジスタ１１のドレイン領域とその周辺の領域との間には点線で示す空乏層３２が存在する。この空乏層３２の部分でリーク電流が発生する。その中でもリーク電流が大きい部分は、シリコン基板１の表面と空乏層３２とが接している部分つまり素子分離空乏領域３３及びゲート下空乏領域３４の２箇所である。
　一般にリセットトランジスタ１１のドレイン領域を形成するエクステンション領域２９の不純物濃度は、コンタクト領域３１の不純物濃度よりは低いが、リーク抑圧領域２８の不純物濃度より高い。空乏層３２は低不純物濃度側に延びるため素子分離空乏領域３３はリーク抑圧領域２８側に延びている。従って、エクステンション領域２９とリーク抑圧領域２８との距離を縮めることにより素子分離空乏領域３３は小さくなりリーク電流が減少する。エクステンション領域２９の端部（素子分離ＳＴＩ２７側の端部）とリーク抑圧領域２８の端部（ゲート電極３Ａ側の端部）との距離をＥＳ長３６とすると、ＥＳ長３６とリーク電流との関係は図６にようになる。図６に示されるように、ＥＳ長を短くしていくとリーク電流が小さくなり、０を過ぎてエクステンション領域２９とリーク抑圧領域２８とがオーバーラップしてもさらにリーク電流の少なくなるところがある。エクステンション領域２９の不純物濃度が低い場合はこのようにオーバーラップさせてもリーク電流が少なくなる領域がある。それよりさらにオーバーラップを大きくするとｐｎ接合のブレークダウンによりリーク電流が急増する。
　従って、エクステンション領域２９は、リーク電流を低減するため、リーク抑圧領域２８と少なくとも接し、ブレークダウンが起こらない範囲で重なっている。よって、シリコン基板１の表面におけるドレイン領域とその周囲の領域との間のｐｎ接合（素子分離空乏領域３３のｐｎ接合）で形成される空乏層３２の幅は、シリコン基板１の内部におけるドレイン領域とその周囲の領域との間のｐｎ接合で形成される空乏層３２の幅より狭くなっている。例えば、素子分離空乏領域３３の空乏層３２の幅は、エクステンション領域２９の底部とシリコン基板１との間のｐｎ接合で形成される空乏層３２の幅より狭くなっている。
　ここで、シリコン基板１の表面におけるドレイン領域とその周囲の領域との間のｐｎ接合（素子分離空乏領域３３のｐｎ接合）は、エクステンション領域２９の端部（素子分離ＳＴＩ２７側の端部）とリーク抑圧領域２８の端部（ゲート電極３Ａ側の端部）との間に形成される。
　以上のように、本実施形態の固体撮像装置によれば、素子分離空乏領域３３におけるｐｎ接合部で形成される空乏層３２について、シリコン基板１の表面における幅が狭められるため、シリコン基板１の表面のｐｎ接合部によるリーク電流を低減することができる。
　また、素子分離ＳＴＩ２７及びリーク抑圧領域２８の２つにより素子分離を行うため、リーク電流をさらに低減することができる。
　（第２の実施形態）
　図７は、本発明の第２の実施形態に係る固体撮像装置における単位画素セル１３の断面図である。以下では、第１の実施形態の固体撮像装置と異なる点についてのみ述べる。
　本実施形態の固体撮像装置は、リセットトランジスタ１１がオフ状態のとき、リセットトランジスタ１１のゲート電極３Ａがシリコン基板１の電位に対して負電位とされているという点で第１の実施形態の固体撮像装置と異なる。
　シリコン基板１のゲート電極３Ａの下方の領域は低不純物濃度のため、空乏層３２はゲート下空乏領域３４で素子分離空乏領域３３より延びており、ここで発生するリーク電流は大きい。しかしながら、図７では、ゲート下空乏領域３４で発生するリーク電流を抑圧するために、ゲート電極３Ａに負電位が印加されている。ゲート電極３Ａに負電位を印加するとゲート電極３Ａ下のシリコン基板１表面に正孔が誘起され、ゲート下空乏領域３４の空乏層３２が狭くなってリーク電流が小さくなる。リセットトランジスタ１１はほとんどの期間オフ状態なのでオフ状態のとき負電位を印加することはリーク電流低減に非常に有効である。
　従って、シリコン基板１の表面におけるドレイン領域とその周囲の領域との間のｐｎ接合（ゲート下空乏領域３４のｐｎ接合）で形成される空乏層３２の幅は、シリコン基板１の内部におけるドレイン領域とその周囲の領域との間のｐｎ接合で形成される空乏層３２の幅より狭くなっている。例えば、ゲート下空乏領域３４の空乏層３２の幅は、エクステンション領域２９の底部とシリコン基板１との間のｐｎ接合で形成される空乏層３２の幅より狭くなっている。
　ここで、シリコン基板１の表面におけるドレイン領域とその周囲の領域との間のｐｎ接合（ゲート下空乏領域３４のｐｎ接合）は、エクステンション領域２９の端部（ゲート電極３Ａ側の端部）とシリコン基板１との間に形成される。
　以上のように、本実施形態の固体撮像装置によれば、負電位が印加されたゲート電極３Ａの下方のシリコン基板１には正孔がたまり、これによりゲート下空乏領域３４のｐｎ接合部で形成される空乏層３２の幅が狭められる。その結果、シリコン基板１の表面のｐｎ接合部によるリーク電流を低減することができる。
　（第３の実施形態）
　図８は、本発明の第３の実施形態に係る固体撮像装置における単位画素セル１３の断面図である。以下では、第１の実施形態の固体撮像装置と異なる点についてのみ述べる。
　本実施形態の固体撮像装置は、リセットトランジスタ１１がゲート電極３Ａの下方のシリコン基板１内に形成され、シリコン基板１よりも高不純物濃度のｐ型のチャネル制御領域３７をチャネル領域の一部として有するという点で第１の実施形態の固体撮像装置と異なる。
　図８では、ゲート下空乏領域３４の空乏層３２を狭くするためにゲート電極３Ａの下にチャネル制御領域３７が設けられる。この場合、リセットトランジスタ１１の閾値電圧は、同じ単位画素セル１３内の他のトランジスタつまり増幅トランジスタ１０及びアドレストランジスタ１２の閾値電圧より高くなるが、上述のようにリセットトランジスタ１１のソース領域及びドレインは０Ｖ近傍で動作させるため問題は発生しない。
　従って、シリコン基板１の表面におけるドレイン領域とその周囲の領域との間のｐｎ接合（ゲート下空乏領域３４のｐｎ接合）で形成される空乏層３２の幅は、シリコン基板１の内部におけるドレイン領域とその周囲の領域との間のｐｎ接合で形成される空乏層３２の幅より狭くなっている。例えば、ゲート下空乏領域３４の空乏層３２の幅は、エクステンション領域２９の底部とシリコン基板１との間のｐｎ接合で形成される空乏層３２の幅より狭くなっている。
　ここで、シリコン基板１の表面におけるドレイン領域とその周囲の領域との間のｐｎ接合（ゲート下空乏領域３４のｐｎ接合）は、エクステンション領域２９の端部（ゲート電極３Ａ側の端部）とゲート下空乏領域３４又はシリコン基板１との間に形成される。
　以上のように、本実施形態の固体撮像装置によれば、チャネル制御領域３７によりゲート下空乏領域３４のｐｎ接合部で形成される空乏層の広がりが抑えられる。その結果、シリコン基板１の表面のｐｎ接合部によるリーク電流を低減することができる。
　なお、本実施形態において、エクステンション領域２９はゲート下空乏領域３４と接していてもよいし、離れていてもよい。
　（第４の実施形態）
　図９は、本発明の第４の実施形態に係る固体撮像装置における単位画素セル１３の断面図である。以下では、第２の実施形態の固体撮像装置と異なる点についてのみ述べる。
　本実施形態の固体撮像装置は、エクステンション領域２９がコンタクト領域３１とゲート電極３Ａとの間に位置し、コンタクト領域３１とリーク抑圧領域２８との間には位置せず、シリコン基板１の表面におけるドレイン領域とその周囲の領域との間のｐｎ接合（素子分離空乏領域３３のｐｎ接合）がコンタクト領域３１の端部（素子分離ＳＴＩ２７側の端部）とシリコン基板１との間に形成されているという点で第２の実施形態の固体撮像装置と異なる。
　リーク抑圧領域２８は、コンタクト領域３１と素子分離ＳＴＩ２７との間のシリコン基板１内に形成され、コンタクト領域３１と間をおいて位置し、素子分離ＳＴＩ２７と接している。
　エクステンション領域２９は、高濃度のコンタクト領域３１の一部がゲート電極３Ａ下に拡散していかないように設けた領域であるため、素子分離ＳＴＩ２７側（図９では左方向）にコンタクト領域３１から延出する必要はない。従って、図９ではエクステンション領域２９の端部（素子分離ＳＴＩ２７側の端部）がコンタクト領域３１の内部に位置するようにエクステンション領域２９が形成されている。こうすることによりエクステンション領域２９及びコンタクト領域３１から構成されるリセットトランジスタ１１のドレイン領域自体の面積が小さくなりリーク電流が下がる。
　このとき、コンタクト領域３１の端部（素子分離ＳＴＩ２７側の端部）とリーク抑圧領域２８の端部（ゲート電極３Ａ側の端部）との間の距離をＣＳ長３８とすると、ＣＳ長３８とリーク電流との関係は図１０にようになる。図１０に示されるように、ＣＳ長３８を短くしていくと素子分離空乏領域３３が狭くなりリーク電流が減少するが、ＣＳ長３８が０．１μｍ以下になるとｐｎ接合のブレークダウンによりリーク電流が急激に増加する。従って、コンタクト領域３１とリーク抑圧領域２８とはオーバーラップしないように間をおいて形成され、ＣＳ長３８を０．１μｍより大きく、例えば０．１５μｍとしてブレークダウンを高確率で抑えている。
　また、素子分離ＳＴＩ２７の形成ではシリコン基板１を掘り込むため、大きなストレスが発生し、このストレスはリーク電流を増加させる。従って、図１１に示されるように、図９のＳＳ長（素子分離ＳＴＩ２７の端部（ゲート電極３Ａ側の端部）からリーク抑圧領域２８の端部（ゲート電極３Ａ側の端部）までの距離）４１を大きくしていくと、リーク電流が減少する。従って、ＳＳ長４１が大きくなるように、リーク抑圧領域２８の形成位置が決められる。
　図１２は、本実施形態に係る固体撮像装置の製造方法（コンタクト領域３１の形成方法）を説明するための断面図である。
　図１２では、配線コンタクト電極３０を形成するためにシリコン基板１上のマスクに形成したコンタクトホール３９を用いて、セルフアラインでコンタクト領域３１形成のためのｎ型不純物のイオン注入を行っている。これにより、コンタクト領域３１を小さく形成できる。また、イメージセンサを構成する他のトランジスタのコンタクト領域と別のマスク（イオン注入工程）でコンタクト領域３１を形成できるためリーク電流が最小になるようにコンタクト領域３１形成のイオン注入の条件を設定できる。
　以上のように、本実施形態の固体撮像装置によれば、コンタクト領域とリーク抑圧領域とを接しさせることなく、間の距離を縮めることができる。従って、素子分離空乏領域３３におけるｐｎ接合部で形成される空乏層３２について、シリコン基板１の表面における幅が狭めることができる。その結果、ｐｎ接合のブレークダウンを抑えつつ、シリコン基板１の表面のｐｎ接合部によるリーク電流を低減することができる。
　（第５の実施形態）
　図１３は、本発明の第５の実施形態に係る固体撮像装置における単位画素セル１３の断面図である。以下では、第４の実施形態の固体撮像装置と異なる点についてのみ述べる。
　本実施形態の固体撮像装置は、素子分離ＳＴＩ２７及びリーク抑圧領域２８の代わりにシリコン基板１内に形成されたシリコン基板１よりも高不純物濃度のｐ型の分離領域４０で素子分離領域４２を構成し、単位画素セル１３においてリセットトランジスタ１１を他のトランジスタから電気的に分離しているという点で第４の実施形態の固体撮像装置と異なる。
　ＳＴＩの形成ではシリコン基板１を掘り込むため、大きなストレスが発生し、このストレスはリーク電流を増加させる。従って、図１３では、ＳＴＩではなく分離領域４０のみでリセットトランジスタ１１を素子分離して、つまり単位画素セル１３のトランジスタを素子分離してリーク電流を減少させている。
　このとき、単位画素セル１３以外の周辺回路のトランジスタの素子分離にはＳＴＩを用いている。
　以上のように、本実施形態の固体撮像装置によれば、単位画素セル１３内の素子分離はｐｎ接合により構成され、不純物領域のみ（ｐｎ接合による素子分離のみ）により単位画素セル１３内の素子分離が実現される。従って、ＳＴＩ構造と比較して、シリコン基板１を掘り込むストレスにより発生するリーク電流を抑えることができる。その結果、リーク電流を低減することができる。
　（第６の実施形態）
　図１４は、本発明の第６の実施形態に係る固体撮像装置における単位画素セル１３の構成を示す平面図である。図１５は、同固体撮像装置における単位画素セル１３の断面図（図１４のＷ－Ｚ線に沿った部分における断面図）である。以下では、第１の実施形態の固体撮像装置と異なる点についてのみ述べる。
　本実施形態の固体撮像装置は、素子分離ＳＴＩ２７及びリーク抑圧領域２８の代わりにシリコン基板１内に形成されたシリコン基板１よりも高不純物濃度のｐ型の分離領域４０で素子分離領域４２を構成し、単位画素セル１３においてリセットトランジスタ１１を他のトランジスタから電気的に分離しているという点で第１の実施形態の固体撮像装置と異なる。
　また、本実施形態の固体撮像装置は、隣り合う２つの単位画素セル１３の間のシリコン基板１内に形成されたトレンチで構成され、隣り合う２つの単位画素セル１３を電気的に分離する素子分離ＳＴＩ４７をさらに備えるという点でも第１の実施形態の固体撮像装置と異なる。
　単位画素セル１３の中でもリーク電流が特に問題となるリセットトランジスタ１１のドレイン領域を囲むリセットトランジスタドレイン周辺領域２６にのみＳＴＩを形成しないで、つまり単位画素セル１３内におけるリセットトランジスタ１１の電気的分離にのみＳＴＩを用いないで、分離領域４０で電気的分離を行っている。そして、それ以外の素子分離は、素子分離ＳＴＩ４７により行っている。つまり、１つの固体撮像装置の中で素子分離にＳＴＩによる素子分離と不純物領域による素子分離を併用している。素子分離ＳＴＩ４７はトレンチで構成されている。
　エクステンション領域２９は、リーク電流を低減するため、分離領域４０と少なくとも接し、ブレークダウンが起こらない範囲で重なっている。よって、シリコン基板１の表面におけるドレイン領域とその周囲の領域との間のｐｎ接合（素子分離空乏領域３３のｐｎ接合）で形成される空乏層の幅は、シリコン基板１の内部におけるドレイン領域とその周囲の領域との間のｐｎ接合で形成される空乏層の幅より狭くなっている。例えば、素子分離空乏領域３３の空乏層の幅は、エクステンション領域２９の底部とシリコン基板１との間のｐｎ接合で形成される空乏層の幅より狭くなっている。
　ここで、シリコン基板１の表面におけるドレイン領域とその周囲の領域との間のｐｎ接合（素子分離空乏領域３３のｐｎ接合）は、エクステンション領域２９の端部（分離領域４０側の端部）と分離領域４０との間に形成される。
　以上のように、本実施形態の固体撮像装置によれば、単位画素セル１３内の素子分離はｐｎ接合により構成され、不純物領域のみにより単位画素セル１３内の素子分離が実現される。従って、ＳＴＩ構造と比較して、シリコン基板１を掘り込むストレスにより発生するリーク電流を抑えることができる。その結果、リーク電流を低減することができる。
（第７の実施形態）
　図１６は、本発明の第７の実施形態に係る固体撮像装置における単位画素セル１３の断面図である。以下では、第２の実施形態の固体撮像装置と異なる点についてのみ述べる。
　本実施形態の固体撮像装置は、第５の実施形態と同様に、素子分離ＳＴＩ２７及びリーク抑圧領域２８の代わりにシリコン基板１内に形成されたシリコン基板１よりも高不純物濃度のｐ型の分離領域４０で素子分離領域４２を構成し、単位画素セル１３においてリセットトランジスタ１１を他のトランジスタから電気的に分離しているという点で第２の実施形態の固体撮像装置と異なる。
　また、図１６より、本実施形態に係る固体撮像装置は、リーク電流を低減するため、単位画素セル１３内において、画素電極５につながっている配線コンタクト電極３０が接触するリセットトランジスタ１１のドレイン領域に対し、リセットトランジスタ１１のドレイン領域以外の他のソース領域又はドレイン領域を浅く形成している点でも第２の実施形態の固体撮像装置と異なる。具体的には、単位画素セル１３内において、リセットトランジスタ１１のドレイン領域以外のソース領域又はドレイン領域のコンタクト領域３１Ｄを、リセットトランジスタ１１のドレイン領域のコンタクト領域３１より浅く形成し、リセットトランジスタ１１のドレイン領域以外のソース領域又はドレイン領域のエクステンション領域２９Ｄを、リセットトランジスタ１１のドレイン領域のエクステンション領域２９より浅く形成している点でも第２の実施形態の固体撮像装置と異なる。
　さらに、図１６より、本実施形態に係る固体撮像装置は、単位画素セル１３内において、リセットトランジスタ１１のドレイン領域のエクステンション領域２９とこれに隣り合う分離領域４０との間の距離５３に対し、リセットトランジスタ１１のドレイン領域以外の他のソース領域又はドレイン領域のエクステンション領域２９Ｄとこれに隣り合う分離領域４０Ｄとの間の距離５３Ｄが短くなっている点でも第２の実施形態の固体撮像装置と異なる。具体的には、リセットトランジスタ１１のドレイン領域以外の他のソース領域又はドレイン領域のトランジスタコンタクト領域３１Ｄ又はエクステンション領域２９Ｄが分離領域４０Ｄとオーバーラップして形成されている点でも第２の実施形態の固体撮像装置と異なる。
　さらにまた、図１６より、本実施形態に係る固体撮像装置は、単位画素セル１３内において、リセットトランジスタ１１のドレイン領域のエクステンション領域２９に隣り合う分離領域４０の幅５０より、リセットトランジスタ１１のドレイン領域以外の他のソース領域又はドレイン領域のエクステンション領域２９Ｄに隣り合う分離領域４０Ｄの幅５０Ｄが狭くなっている点でも第２の実施形態の固体撮像装置と異なる。
　このとき、リセットトランジスタ１１のドレイン領域以外の他のソース領域又はドレイン領域としては、増幅トランジスタ１０又はアドレストランジスタのソース領域又はドレイン領域があげられる。
　以上のように、本発明の実施形態に係る固体撮像装置は、単位画素セル１３において微細サイズのトランジスタを用いた場合でも、シリコン基板１の界面とともにシリコン基板１の内部でも発生するリーク電流と、ＳＴＩ構造によるシリコン基板１の内部へのストレスにより生じるリーク電流とを低減させることが出来る。
　なお、本実施形態に係る固体撮像装置において、図１７に示すように、シリコン基板１の下方にシリコン基板１と同一導電型の高濃度シリコン基板１Ｄを設けてもよい。これにより、シリコン基板１内部で発生するリーク電流を高濃度シリコン基板１Ｄに吸収させる構造を実現でき、リーク電流をさらに低減させることができる。
　また、本実施形態に係る固体撮像装置において、図１７に示すように、リーク電流が分離領域４０の下方をすり抜けてくることのないように分離領域４０と同一導電型の深部分離拡散層５２を設ける構造としてもよい。これにより、リーク電流をさらに低減させることができる。
　また、図１７の構成において、高濃度シリコン基板１Ｄとしてシリコン基板１と反対の導電型のものを用い、積極的にリーク電流を高濃度シリコン基板１Ｄで吸収させる構造とし、リーク電流をさらに低減させることもできる。この場合、シリコン基板１の抵抗が高くなりシリコン基板１の電位が不安定になるため、分離領域４０又は４１Ｄ内部に高濃度コンタクト拡散層５１を形成し、これに金属電極で配線して、高濃度コンタクト拡散層５１に一定電圧を印加することによりシリコン基板１の電位を安定化させることができる。
　また、本実施形態に係る固体撮像装置において、図１８に示すように、分離領域４０をＳＴＩ構造のない拡散層のみで形成し、エクステンション領域２９の幅６０をエクステンション領域２９Ｄの幅６１より狭く形成してもよい。これにより、リーク電流にかかわるシリコン界面での空乏層の面積を小さくすることができ、リーク電流を低減することが出来る。
　以上、本発明の固体撮像装置について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
　例えば、素子分離空乏領域の空乏層の幅を狭める第１及び第４の実施形態に係る構成と、ゲート下空乏領域の空乏層の幅を狭める第２及び第３の実施形態に係る構成とを組み合わせて、素子分離空乏領域及びゲート下空乏領域の両方の空乏層の幅を狭めてもよい。また、不純物領域により素子分離領域を形成する第５～第７の実施形態に係る構成を第１～第４の実施形態に係る構成に適用してもよい。
　また、上記実施形態において、第１導電型はｐ型であり、第２導電型はｎ型であるとした。例えば、シリコン基板の導電型はｐ型であり、画素回路の各トランジスタはｎ－チャネル型であるとしたが、シリコン基板の導電型はｎ型であり、画素回路の各トランジスタはｐ－チャネル型でもかまわない。この場合は電圧電位の符号が逆になり、光電変換膜から読み出す信号電荷も正孔から電子に変わる。従って、リセットトランジスタのソース領域及びドレイン領域も逆になる。
　また、上記実施形態において、画素回路を構成する各トランジスタはＭＯＳトランジスタであるとしたが、電界効果トランジスタ（ＦＥＴ）であればこれに限られない。
　また、上記実施形態において、ｐ型半導体基板とはｎ型半導体基板内に形成されたｐ型ウェルも含めて意味する。
　本発明は、固体撮像装置に利用でき、特に高性能の小型の画像ピックアップ装置等に利用することができる。
　　１　　シリコン基板
　　３Ａ、３Ｂ、３Ｃ　　ゲート電極
　　５、１０３　　画素電極
　　６、１０１　　光電変換膜
　　７、１０２　　透明電極
　　９　　光電変換膜部
　　１０　　増幅トランジスタ
　　１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０５、１０６　　不純物領域
　　１１　　リセットトランジスタ
　　１２　　アドレストランジスタ
　　１３　　単位画素セル
　　１４　　層間絶縁膜
　　１５　　垂直走査部
　　１６　　光電変換膜制御線
　　１７　　垂直信号線
　　１８　　負荷部
　　１９　　カラム信号処理部
　　２０　　水平信号読み出し部
　　２１　　電源配線
　　２２　　第１の活性領域
　　２３　　差動増幅器
　　２４　　フィードバック線
　　２５　　第２の活性領域
　　２６　　リセットトランジスタドレイン周辺領域
　　２７、４７　　素子分離ＳＴＩ
　　２８　　リーク抑圧領域
　　２９、２９Ｄ　　エクステンション領域
　　３０　　配線コンタクト電極
　　３１、３１Ｄ　　コンタクト領域
　　３２　　空乏層
　　３３　　素子分離空乏領域
　　３４　　ゲート下空乏領域
　　３６　　ＥＳ長
　　３７　　チャネル制御領域
　　３８　　ＣＳ長
　　３９　　コンタクトホール
　　４０、４０Ｄ　　分離領域
　　４１　　ＳＳ長
　　４２　　素子分離領域
　　５０、５０Ｄ、６０、６１　　幅
　　５１　　高濃度コンタクト拡散層
　　５２　　深部分離拡散層
　　５３、５３Ｄ　　距離
　　１０４　　絶縁膜
　　１０７　　コンタクト

Claims (9)

  1. 　第１導電型の半導体基板と、
    　前記半導体基板に２次元状に配置された複数の単位画素セルとを備え、
    　前記単位画素セルは、
    　前記半導体基板の上方に形成され、入射光を光電変換する光電変換膜と、
    　前記光電変換膜の上方に形成された透明電極と、
    　前記半導体基板と前記光電変換膜との間に形成された画素電極と、
    　前記半導体基板内に形成されたトランジスタであって、前記画素電極と接続された第１ゲート電極を有し、前記画素電極の電位に応じた信号電圧を出力する増幅トランジスタと、
    　前記半導体基板内に形成されたトランジスタであって、前記第１ゲート電極の電位をリセットするリセットトランジスタと、
    　前記増幅トランジスタと前記リセットトランジスタとの間の前記半導体基板内に形成され、前記増幅トランジスタと前記リセットトランジスタとを電気的に分離する第１分離領域とを有し、
    　前記リセットトランジスタは、第２ゲート電極と、前記画素電極と接続され、前記第２ゲート電極と前記第１分離領域との間の前記半導体基板内に形成された第２導電型のソース領域又はドレイン領域とを有し、
    　前記半導体基板の表面における前記ソース領域又はドレイン領域とその周囲の領域との間の第１ｐｎ接合で形成される空乏層の幅は、前記半導体基板の内部における前記ソース領域又はドレイン領域とその周囲の領域との間の第２ｐｎ接合で形成される空乏層の幅より狭い
    　固体撮像装置。
  2. 　前記リセットトランジスタは、さらに、
    　前記第２ゲート電極の下方の前記半導体基板内に形成され、前記半導体基板よりも高不純物濃度の第１導電型のチャネル領域を有する
    　請求項１に記載の固体撮像装置。
  3. 　前記リセットトランジスタの閾値電圧は、前記増幅トランジスタの閾値電圧より高い
    　請求項２に記載の固体撮像装置。
  4. 　前記第２ゲート電極は、前記リセットトランジスタがオフ状態のとき、前記半導体基板の電位に対して負電位とされている
    　請求項１に記載の固体撮像装置。
  5. 　前記ソース領域又はドレイン領域は、前記画素電極と接続されたコンタクト領域と、前記コンタクト領域よりも低不純物濃度の領域であり、前記コンタクト領域と接するエクステンション領域とから構成され、
    　前記エクステンション領域は、前記第１分離領域と前記コンタクト領域との間に位置し、
    　前記単位画素セルは、さらに、
    　前記エクステンション領域と前記第１分離領域との間の前記半導体基板内に形成され、前記エクステンション領域及び前記第１分離領域と接する第１導電型のリーク抑圧領域を有し、
    　前記第１ｐｎ接合は、前記エクステンション領域の前記第１分離領域側の端部と前記リーク抑圧領域との間に形成され、
    　前記リーク抑圧領域の不純物濃度は、前記半導体基板の不純物濃度より高く、前記エクステンション領域の不純物濃度より低い
    　請求項１に記載の固体撮像装置。
  6. 　前記ソース領域又はドレイン領域は、前記画素電極と接続されたコンタクト領域と、前記コンタクト領域よりも低不純物濃度の領域であり、前記コンタクト領域と接するエクステンション領域とから構成され、
    　前記エクステンション領域は、前記コンタクト領域と前記第２ゲート電極との間に位置し、
    　前記第１ｐｎ接合は、前記コンタクト領域の前記第１分離領域側の端部と前記半導体基板との間に形成され、
    　前記単位画素セルは、さらに、
    　前記コンタクト領域と前記第１分離領域との間の前記半導体基板内に形成され、前記コンタクト領域と間をおいて位置し、前記第１分離領域と接する第１導電型のリーク抑圧領域を有し、
    　前記リーク抑圧領域の不純物濃度は、前記半導体基板の不純物濃度より高く、前記エクステンション領域の不純物濃度より低い
    　請求項１に記載の固体撮像装置。
  7. 　前記リーク抑圧領域と前記コンタクト領域との間の距離は、０．１μｍより大きい
    　請求項６に記載の固体撮像装置。
  8. 　前記第１分離領域は、前記半導体基板内に形成されたトレンチで構成される
    　請求項１に記載の固体撮像装置。
  9. 　前記第１分離領域は、前記半導体基板内に形成された、前記半導体基板よりも高不純物濃度の第１導電型の領域であり、
    　前記固体撮像装置は、さらに、
    　隣り合う２つの前記単位画素セルの間の前記半導体基板内に形成されたトレンチで構成され、前記隣り合う２つの前記単位画素セルを電気的に分離する第２分離領域を備える
    　請求項２～７のいずれか１項に記載の固体撮像装置。
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