JP2005244096A - 固体撮像素子及びその製造方法 - Google Patents

Abstract

【課題】 ＣＭＯＳイメージセンサー内のＮＰ接合型フォトダイオードから発生する暗電流を低減させて、ＣＭＯＳイメージセンサーの画質を改善する。
【解決手段】 ＰＮ接合フォトダイオードのＰ型領域とＮ型領域の間に形成される空乏層の両脇に新たな空乏層幅制御用Ｎ型不純物領域１７および空乏層幅制御用Ｐ型不純物領域１８を設ける事により、半導体基板１５と酸化膜との界面に接する空乏層の幅と空乏層内の最大電界強度を制御して、界面近傍の空乏層で発生する暗電流を抑制する。
【選択図】 図３

Description

本発明は増幅型固体撮像素子を備えた半導体装置に関するものである。

ＰＮ接合型フォトダイオードで発生する暗電流を低減する際に着目しなければならない箇所を大別すると、（１）熱酸化によって形成する素子分離領域（ＬＯＣＯＳ）の端部及びその下部領域、（２）Ｓｉ基板表面と上部酸化膜との界面領域の２箇所がある。
特許文献１は、非埋め込み型ＰＮ接合フォトダイオードを用いた固体撮像素子の暗電流を低下させるために、ＬＯＣＯＳ端付近やＬＯＣＯＳ下部に高濃度のＰ＋型層を形成し、欠陥が多数存在する素子分離領域（ＬＯＣＯＳ）の端部や下部の領域が空乏化することを抑制する手法を開示している。

一方、半導体基板表面と、この半導体基板表面上の酸化膜等との間で形成される界面には界面準位が存在する。この界面準位は固体撮像素子において暗電流発生の原因となる「発生・再結合中心」として働く。従来の非埋め込み型ＰＮ接合フォトダイオードを受光素子として用いると、ＰＮ接合に沿って形成される空乏層の半導体基板表面でのその幅を制御する事は成されておらず、そのため、半導体基板と酸化膜との界面に接する空乏層内に多数の界面準位が含まれ、多量の暗電流が発生する。

この界面準位が原因となって発生する暗電流を抑制する手法として、特許文献２はＮ型シリコン基板内に形成したＰ型領域の上部にＮ型領域を形成してＰ型領域を部分的に基板内部に埋め込むことにより、基板とＰ型領域との接合が、半導体基板と酸化膜との界面に接する長さを短くして暗電流を低減する手法を開示している。
また、暗電流低減化を更に改善する手段として、特許文献３はＰＮ接合フォトダイオードのＮ型層の上部にＮ型層の濃度よりも更に濃いＰ型層を形成することにより、Ｎ型層を完全に基板内に埋め込むことによって、空乏層が界面に接する面積をゼロに近付けて暗電流の発生を低減させる手法を開示している。

一方、特許文献４は、受光領域上部の保護膜に水素供給性を有する膜を採用し、そこから供給された水素原子を界面準位のダングリングボンドと結合させることにより、暗電流発生源となる界面準位を減少させる手法を開示している。
特開２００１−２８４３３号公報 特開昭６１−０１９１６６号公報 特開平１０−９８１７６号公報 特開２００２−２３１９１５号公報

前述の埋め込み型フォトダイオードを固体撮像素子として用いる際には、フォトダイオード部で発生した電荷を処理回路へ取り出すための電荷転送用トランジスタ（転送スイッチ）が別途必要となり、リセット用、信号増幅用、画素選択用の各トランジスタとあわせると、画素内に４つ以上のトランジスタが必要となる。この結果、Ｆｉｌｌ Ｆａｃｔｏｒ（１画素に占めるフォトダイオードの面積率）が低化する問題が生じる。このＦｉｌｌ Ｆａｃｔｏｒの低下を避けるには非埋め込み型フォトダイオードを採用する必要がある。

図２２は、従来の非埋め込み型ＰＮ接合フォトダイオードの概略構成を示す断面図である。
図２２において、Ｐ型半導体基板１には、素子分離膜４としてＬＯＣＯＳが形成されるとともに、素子分離膜４と所定間隔を隔ててＮ型不純物領域２が形成されている。そして、Ｎ型不純物領域２上には、酸化膜からなる層間絶縁膜５が形成されるとともに、Ｎ型不純物領域２は層間絶縁膜５を介して金属配線６に接続されている。ここで、半導体基板１とＮ型不純物領域２との間には空乏層３が形成され、Ｐ型半導体基板１と酸化膜との界面では、空乏層幅７の空乏層３が発生している。

しかしながら、従来の非埋め込み型フォトダイオードでは、半導体基板と酸化膜とが接する界面においては、ＰＮ接合に沿って形成される空乏層３の空乏層幅７を制御する事は成されていなかった。このため、空乏層幅７が広くなっている場合には、空乏層幅７に暗電流の発生源となる界面準位が数多く含まれ、暗電流が増加する。逆に界面での空乏層幅７が狭い場合には、界面近傍の空乏化領域内の電界強度が大きくなって電界アシストによる暗電流発生確率が上昇し、暗電流が増加する。故に、非埋め込み型フォトダイオードに於ける暗電流の発生を抑制するには空乏層幅７を最適幅に制御する必要がある。
そこで、本発明の目的は、界面に接する空乏層幅を制御して暗電流の発生量を抑制することが可能な固体撮像素子及びその製造方法を提供することである。

上述した課題を解決するために、請求項１記載の固体撮像素子によれば、第１導電型の半導体基板と、前記半導体基板に形成された第２導電型の第１活性化領域と、前記半導体基板及び前記第１活性化領域上に形成された絶縁層と、を備え、前記半導体基板と前記第１活性化領域とが接する領域のうちの前記絶縁層との界面付近の領域の不純物濃度を所定の濃度にし、前記絶縁層との界面付近の領域の空乏層の幅を所定の厚みとした非埋め込み型フォトダイオードを有することを特徴とする。

また、請求項２記載の固体撮像素子によれば、第１導電型の半導体基板と、前記半導体基板に形成された第２導電型の第１活性化領域と、前記半導体基板及び前記第１活性化領域上に形成された絶縁層と、第２導電型であって前記第１活性化領域よりも不純物濃度が高く、前記第１活性化領域に全体を取り囲まれるように形成された第２活性化領域と、第２導電型であって前記第２活性化領域よりも不純物濃度が低く、前記第２活性化領域のうち前記絶縁層と接する領域の周囲を取り囲むように形成された第３活性化領域と、第１導電型であって前記半導体基板よりも不純物濃度が高く、前記第３活性化領域のうち前記絶縁層と接する領域の周囲を取り囲むように形成された第４活性化領域とを備えた非埋め込み型フォトダイオードを有することを特徴とする。

また、請求項３記載の固体撮像素子によれば、第１導電型の半導体基板と、前記半導体基板に形成された第２導電型の第１活性化領域と、前記半導体基板及び前記第１活性化領域上に形成された絶縁層と、第２導電型であって前記第１活性化領域よりも不純物濃度が高く、前記第１活性化領域に全体を取り囲まれるように形成された第２活性化領域と、第２導電型であって前記第２活性化領域よりも不純物濃度が低く、前記第２活性化領域のうち前記絶縁層と接する領域の周囲を取り囲むように形成された第３活性化領域と、第１導電型であって前記半導体基板よりも不純物濃度が高く、前記第３活性化領域のうち前記絶縁層と接する領域の周囲を取り囲むように形成されたウェル領域とを備えた非埋め込み型フォトダイオードを有することを特徴とする。

また、請求項４記載の固体撮像素子によれば、第１導電型の半導体基板と、前記半導体基板に形成された第２導電型の第１活性化領域と、前記半導体基板及び前記第１活性化領域上に形成されたＬＯＣＯＳ層と、第１導電型であって前記半導体基板よりも不純物濃度が高く、前記第１活性化領域のうち前記ＬＯＣＯＳ層と接する領域の周囲を取り囲むように形成された第５活性化領域とを備えた非埋め込み型フォトダイオードを有することを特徴とする。

また、請求項５記載の固体撮像素子の製造方法によれば、第１導電型半導体基板に素子分離領域を選択的に形成する工程と、前記素子分離領域の端部に沿って配置された空乏層幅制御用第１導電型不純物領域を前記第１導電型半導体基板に形成する工程と、前記空乏層幅制御用第１導電型不純物領域の端部から隔てられた第２導電型不純物領域を前記第１導電型半導体基板に形成する工程と、前記第２導電型不純物領域の表層に配置され、前記空乏層幅制御用第１導電型不純物領域の端部に延伸された空乏層幅制御用第２導電型不純物領域を前記第１導電型半導体基板に形成する工程と、前記第２導電型不純物領域に内側に配置された高濃度第２導電型不純物領域を前記第１導電型半導体基板に形成する工程と、前記高濃度第２導電型不純物領域にコンタクトを形成する工程とを含むことを特徴とする。

また、請求項６記載の固体撮像素子の製造方法によれば、第１導電型半導体基板に素子分離領域を選択的に形成する工程と、前記素子分離領域から突き出すように配置された第１導電型ウェルを前記第１導電型半導体基板に形成する工程と、前記第１導電型ウェルの端部から隔てられた第２導電型不純物領域を前記第１導電型半導体基板に形成する工程と、前記第２導電型不純物領域の表層に配置され、前記第１導電型不純物領域の端部に延伸された空乏層幅制御用第２導電型不純物領域を前記第１導電型半導体基板に形成する工程と、前記第２導電型不純物領域に内側に配置された高濃度第２導電型不純物領域を前記第１導電型半導体基板に形成する工程と、前記高濃度第２導電型不純物領域にコンタクトを形成する工程とを含むことを特徴とする。

また、請求項７記載の固体撮像素子の製造方法によれば、第１導電型半導体基板に素子分離領域を選択的に形成する工程と、前記素子分離領域下に配置された第１導電型ウェルを前記第１導電型半導体基板に形成する工程と、前記素子分離領域下に延伸され、第１導電型ウェルと接合するように配置された第２導電型不純物領域を前記第１導電型半導体基板のアクティブ領域に形成する工程と、前記第２導電型不純物領域の表層に配置された高濃度第２導電型不純物領域を前記第１導電型半導体基板のアクティブ領域に形成する工程と、前記第１導電型ウェルの表層に配置され、前記第２導電型不純物領域の周囲に配置された空乏層幅制御用Ｐ型不純物領域を前記第１導電型半導体基板に形成する工程と、前記高濃度第２導電型不純物領域にコンタクトを形成する工程とを含むことを特徴とする。

本発明によれば、非埋め込み型フォトダイオードにおける暗電流の主たる発生場所と考えられる半導体基板と酸化膜との界面に接する空乏層の幅を最適に制御する事が可能となり、非埋め込み型フォトダイオードで発生する暗電流を抑制する事が可能となる。

以下、本発明の実施形態について図面を参照しながら説明する。
図１は、本発明の一実施形態に係るＡｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ型ＣＭＯＳイメージセンサ（画素内増幅型センサ。以下ＡＰＳと略す。）のピクセル部の一例を示す回路図である。
図１において、ＡＰＳ型ＣＭＯＳイメージセンサには、光検出用フォトダイオード１１、フォトダイオード１１を初期化するためのＭＯＳ型リセット素子１２、フォトダイオード１１の電荷及び電位を出力電圧に変換するためのソースフォロワー素子１３および画素（ピクセル）選択用素子１４が設けられている。

図２は、本発明の第１実施形態に係るＡｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ型ＣＭＯＳイメージセンサーの光検出用フォトダイオードを示す平面図、図３は、図２のＡ−Ａ線に沿ったフォトダイオードの構成を示す断面図である。
図２および図３において、Ｐ型半導体基板１５の表面部には高濃度Ｎ型不純物領域１６が形成され、高濃度Ｎ型不純物領域１６と交差するようにリセット素子１２のゲート２３が配置されている。なお、高濃度Ｎ型不純物領域１６はリセット素子１２のソース／ドレイン領域に対応させることができる。そして、高濃度Ｎ型不純物領域１６は金属配線１９を介して、ソースフォロワー素子１３のゲートに接続されている。さらに、高濃度Ｎ型不純物領域１６のバルク部（底の部分）がＰ型半導体基板１５内部で覆われるように、Ｎ型不純物領域２１が形成されている。

また、Ｐ型半導体基板１５には、高濃度Ｎ型不純物領域１６のＰ型半導体基板１５側の表面部分が覆われるように、高濃度Ｎ型不純物領域１６よりも不純物濃度が低い空乏層幅制御用Ｎ型不純物領域１７が形成されている。この時、空乏層幅制御用Ｎ型不純物領域１７のエッジは高濃度Ｎ型不純物領域１６のエッジよりも所定の距離だけ突き出すように離して形成することができる。更に、この空乏層幅制御用Ｎ型不純物領域１７の周囲に空乏層幅制御用Ｐ型不純物領域１８が形成されている。そして、空乏層幅制御用Ｐ型不純物領域１８の周囲には、素子分離膜２０となるＬＯＣＯＳが形成されている。また、素子分離膜２０下および端付近には、通常のトランジスタを作る際に形成されるＰウェル２２が形成されている。

ここで、図３の構造のフォトダイオード１１での空乏化領域は、Ｐ型半導体基板１５の表面付近では、空乏層幅制御用Ｎ型不純物領域１７と空乏層幅制御用Ｐ型不純物領域１８の間に形成され、Ｐ型半導体基板１５の内部ではＮ型不純物領域２１とＰ型半導体基板１５との間に形成される。このため、図３に示す構造では、空乏層幅制御用Ｎ型不純物領域１７と空乏層幅制御用Ｐ型不純物領域１８の形成時に行う各不純物注入条件を最適化することにより、界面近傍の空乏化領域内の電界強度を抑制しつつ、界面近傍の空乏化領域の空乏層幅を小さくすることができ、界面近傍で発生する暗電流を抑制することができる。

なお、空乏層幅制御用Ｎ型不純物領域１７と空乏層幅制御用Ｐ型不純物領域１８を形成するためのイオン注入を行う際は、自己整合的な注入を行うのではなく、空乏層幅制御用Ｎ型不純物領域１７と空乏層幅制御用Ｐ型不純物領域１８との境界は、フォトレジストを用いて不純物を注入する領域を定めることができる。また、空乏層幅制御用Ｎ型不純物領域１７の不純物濃度は高濃度Ｎ型不純物領域１６よりも小さくすると同時に、空乏層幅制御用Ｎ型不純物領域１７のエッジは高濃度Ｎ型不純物領域１６の端から所定の距離だけ離すことが好ましい。これにより、非常に高濃度の不純物注入によって形成される高濃度Ｎ型不純物領域１６の近傍に多数の結晶欠陥が存在している場合においても、高濃度Ｎ型不純物領域１６の近傍が空乏化されることを避けることができ、暗電流を抑制することができる。なお、試作結果より、空乏層幅制御用Ｎ型不純物領域１７のエッジは高濃度Ｎ型不純物領域１６よりも０．３μｍ以上離すと、結晶欠陥の影響を十分に避けられる事がわかっている。

一方、空乏層幅制御用Ｐ型不純物領域１８はトランジスタ作成の際に用いられるＰウェル２２の表面領域の不純物濃度よりも濃くし、また空乏層幅制御用Ｐ型不純物領域１８のエッジはＰ型半導体基板１５表面に形成されている素子分離膜２０の端から０．１μｍ以上離すことが好ましい。これにより、素子分離膜２０の端部及び下部に存在する多数の結晶欠陥を含む領域が空乏化されることを防ぐことができ、暗電流を抑制することができる。

また、空乏層幅制御用Ｎ型不純物領域１７と空乏層幅制御用Ｐ型不純物領域１８のそれぞれ不純物注入量はさまざまな組み合わせが可能であるが、Ｐ型半導体基板１５表面に接する空乏層の幅が約０．２５μｍ程度になり、かつ、Ｐ型半導体基板１５の表面近傍での空乏層内に生じる電界の最大強度が２×１０⁵Ｖ／ｃｍ以下となるような不純物注入量の組み合わせが最適である。具体的には、空乏層幅制御用Ｎ型不純物領域１７を形成するために注入するＮ型の不純物注入量が３×１０¹³ｉｏｎ／ｃｍ^-2であるとき、空乏層幅制御用Ｐ型不純物領域１８を形成するために注入するＰ型の不純物注入量は約３×１０¹³ｉｏｎ／ｃｍ^-2程度とするのがよい。

図４は、図３のフォトダイオード１１内で形成される空乏化領域を示すイメージ図である。
図４において、界面に接する空乏層３の幅７は、空乏層３の両側に設けられている互いに逆の導電型の空乏層幅制御用Ｎ型不純物領域１７と空乏層幅制御用Ｐ型不純物領域１８の存在により、それらの領域１７、１８が無い構造に比べて狭くすることができる。このため、空乏層３内に存在する界面準位の数が減少し、暗電流を低減させることができる。一方、空乏層３の幅７が狭くなりすぎて電界強度が増加し、その結果、電界強度アシストによる暗電流発生量の増加が見られる場合は、空乏層幅制御用Ｎ型不純物領域１７と空乏層幅制御用Ｐ型不純物領域１８のどちらか一方、または両方の不純物注入量を減らすことにより、電界強度を最適な大きさに制御することができる。

図５は、図３のフォトダイオードの空乏層幅制御用Ｐ型不純物領域１８へのイオン注入量を変化させた際の暗電流のシミュレーション結果を示す図である。
図５において、空乏層幅制御用Ｎ不純物領域１７を形成する為のイオン注入量を９×１０¹³ｉｏｎ／ｃｍ^-2に固定し、空乏層幅制御用Ｐ型不純物領域１８を形成するためのイオン注入量を変化させたシミュレーションから得られた暗電流値（規格化値）である。

この結果から、空乏層幅制御用Ｐ型不純物領域１８へのイオン注入量が少ない範囲では、不純物注入量の増加に伴って空乏層幅制御用Ｎ不純物領域１７と空乏層幅制御用Ｐ型不純物領域１８の間に形成される空乏層３の幅７が縮小し、その結果、空乏層幅７内に含まれる界面準位の総量が低下するため、暗電流が減少する。しかしながら、界面での空乏層幅７の縮小に反比例して、界面近傍の空乏層３内部での電界強度は増加する。或る所定の空乏層幅７以下では、この電界強度が高くなりすぎ、界面準位起因の暗電流発生よりも、高電界強度に起因した電荷対生成確率の上昇が暗電流発生原因の主要因となるため、不純物注入量の増加に伴い暗電流も増加傾向に転じている。故に、本条件では、空乏層幅制御用Ｐ型不純物領域１８への不純物注入量を約１×１０¹³ｉｏｎ／ｃｍ^-2程度にすると、暗電流の発生を効果的に抑制する事ができる。

図６は、図３のフォトダイオードの空乏層幅制御用Ｎ型不純物領域１７へのイオン注入量を変化させた際の暗電流のシミュレーション結果を示す図である。
図６において、空乏層幅制御用Ｐ型不純物領域１８へのイオン注入量を１．５×１０¹³ｉｏｎ／ｃｍ^-2で一定に保ち、空乏層幅制御用Ｎ不純物領域１７への不純物注入量を変化させた場合も、図５での説明と同様、空乏層幅制御用Ｎ不純物領域１７への不純物注入量が少ない範囲では、不純物注入量の増加に伴って空乏層幅７が縮小し、発生する暗電流が減少傾向にある。不純物注入量が１×１０¹⁴ｉｏｎ／ｃｍ^-2程度の時に暗電流値は極小値を示し、これ以上の不純物注入量領域では電界強度の増加により、再び暗電流の発生量が増加傾向に転じている。この結果より、空乏層幅制御用Ｎ不純物領域１７への不純物注入量を１×１０¹⁴ｉｏｎ／ｃｍ^-2程度にする事により、暗電流の発生を効果的に抑制できる事がわかる。

以上のことから、Ｐ型半導体基板１５と層間絶縁膜５などの酸化膜との界面近傍に、形成条件を最適化したＰ型領域とＮ型領域をそれぞれ設ける事により、界面に接する空乏層の幅および電界強度を最適な値に制御して、界面での暗電流の発生を効果的に抑制する事が可能となる。
なお、通常のＮＭＯＳＦＥＴにおいて、ソース／ドレイン部のＬＤＤ構造は、エッチ工程にてゲート電極の形状を完成させた後、先ずＮ型不純物を自己整合的にイオン注入してｅｘｔｅｎｔｉｏｎ領域を形成し、続いて、ゲート電極の両脇にサイドウォールを形成した後、Ｎ型不純物を、ｅｘｔｅｎｔｉｏｎ領域形成時に注入した量よりも多い量を自己整合的にイオン注入して形成される。

上述した第１実施形態では、ＣＭＯＳイメージセンサー形成用に新規追加したイオン注入工程により空乏層幅制御用Ｎ型不純物領域１７を形成していたが、前述のｅｘｔｅｎｔｉｏｎ領域を形成する際に行うイオン注入にて空乏層幅制御用Ｎ型不純物領域１７を形成することも可能である。この際は、イオン注入を自己整合的に行うのではなく、フォトレジストにて注入領域を定める必要がある。また空乏層幅制御用Ｐ型不純物領域１８形成のための不純物の注入量は、第１実施形態にて述べた空乏層３の幅と電界強度の条件を満たすように調整すれば良い。

図７は、本発明の第２実施形態に係るＡｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ型ＣＭＯＳイメージセンサーの光検出用フォトダイオードの構成を示す断面図である。なお、図３と同一の構成部分については同一符号を付し、説明を省略する。
図７において、Ｐ型半導体基板１５と酸化膜との界面における空乏層幅は、Ｐウェル２２と空乏層幅制御用Ｎ型不純物領域１７によって制御される。この際、Ｐウェル２２のＰ型半導体基板１５の表面付近における不純物濃度は図３の空乏層幅制御用Ｐ型不純物領域１８よりも低いが、Ｐウェル２２への不純物注入量は不可変である。故に、空乏層幅を最適幅に制御するためには、空乏層幅制御用Ｎ型不純物領域１７の不純物注入量を増加させなくてはならない。空乏層幅制御用Ｎ型不純物領域１７への不純物注入量を増加させることにより、不純物拡散のため空乏層幅制御用Ｎ型不純物領域１７とＰウェル２２との接合部は、素子分離膜２０側へと大きく移動させることができる。なお、空乏層幅制御用Ｎ型不純物領域１７とＰウェル２２との接合に沿って形成される空乏層が素子分離膜２０の端部に近づくのを避けるため、Ｐウェル２２へのイオン注入領域端はＬＯＣＯＳ端から０．６μｍ以上離すと良い。

図８は、図７のフォトダイオード内で形成される空乏化領域を示すイメージ図である。
図８において、図７のＰウェル２２は標準のＮＭＯＳＦＥＴに用いられるＰウェルであり、図３の空乏層幅制御用Ｐ型不純物領域１８の代わりに用いる事も可能である。Ｐウェル２２のＰ型半導体基板１５の表面付近の不純物濃度は、図３の空乏層幅制御用Ｐ型不純物領域１８よりも低いが、トランジスタ特性を一定に保つためには、Ｐウェル２２への不純物注入量は不可変である。故に、空乏層幅制御用Ｎ型不純物領域１７の不純物濃度を濃くすることにより、空乏層幅７を制御することが好ましい。

ここで、図７の構造のフォトダイオード１１での空乏化領域は、Ｐ型半導体基板１５の表面付近では、空乏層幅制御用Ｎ型不純物領域１７とＰウェル２２との間に形成され、Ｐ型半導体基板１５の内部ではＮ型不純物領域２１とＰ型半導体基板１５との間に形成される。このため、図７に示す構造では、空乏層幅制御用Ｎ型不純物領域１７とＰウェル２２の形成時に行う各不純物注入条件を最適化することにより、界面近傍の空乏化領域内の電界強度を抑制しつつ、界面近傍の空乏化領域の空乏層幅を小さくすることができ、界面近傍で発生する暗電流を抑制することができる。

図９は、本発明の第３実施形態に係るＡｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ型ＣＭＯＳイメージセンサーの光検出用フォトダイオードを示す平面図、図１０は、図９のＢ−Ｂ線に沿ったフォトダイオードの構成を示す断面図である。なお、図３と同一の構成部分については同一符号を付し、説明を省略する。
図９および図１０において、Ｐ型半導体基板１５のＡｃｔｉｖｅ領域には、高濃度Ｎ型不純物領域１６が形成され、この高濃度Ｎ型不純物領域１６を覆い隠すようにＮ型不純物領域２４が形成されている。この時、Ｎ型不純物領域２４のエッジは素子分離膜２０下に配置されている。更に素子分離膜２０下部領域において、このＮ型不純物領域２４に隣接するように空乏層幅制御用Ｐ型不純物領域２５が形成されている。

また、Ｎ型不純物領域２４の外側には、Ｐウェル２２が形成されている。この時、Ｎ型不純物領域２４とＰウェル２２とは必ずしも接する必要はなく、互いに離して配置してもよい。この構造のフォトダイオードにおける空乏化領域は、素子分離膜２０下部ではＮ型不純物領域２４と空乏層幅制御用Ｐ型不純物領域２５の間に形成され、Ｐ型半導体基板１５内部ではＮ型不純物領域２４とＰ型半導体基板１５との間に形成される。非埋め込み型のＰＮ接合フォトダイオードにて発生する暗電流のその殆どが界面に接する空乏層の幅に関連していると考えられることから、界面に接する空乏層幅を制御する必要がある。このため、図１０に示す構造では、Ｎ型不純物領域２４と空乏層幅制御用Ｐ型不純物領域２５の形成時に行う各不純物注入条件を最適化することにより、界面近傍の空乏化領域内の電界強度を抑制しつつ、界面近傍の空乏化領域の空乏層幅を小さくすることができ、界面近傍で発生する暗電流を抑制することができる。

ここで、Ｎ型不純物領域２４の端部は素子分離膜２０下部に位置しており、空乏層幅制御用Ｐ型不純物領域２５と共に、素子分離膜２０下部においてＮ型不純物領域２４と空乏層幅制御用Ｐ型不純物領域２５の間に生成される空乏層の幅を制御することができる。つまり、本実施形態では、空乏層が素子分離膜２０とＰ型半導体基板１５の界面に接触している。また、Ｎ型不純物領域２４とＰウェル２２とは必ずしも接触させる必要はなく、Ｎ型不純物領域２４と空乏層幅制御用Ｐ型不純物領域２５により素子分離膜２０とＰ型半導体基板１５との界面における空乏層の幅が制御されているため、Ｐウェル２２をＮ型不純物領域２４から離して配置させることも可能である。また、Ｎ型不純物領域２４の端は素子分離膜２０端から０．５μｍ以上離すように配置すると良い。

図１１は、本発明の第４実施形態に係るフォトダイオードの製造プロセスを示すフローチャートである。
図１１において、実線で囲んだ工程は標準ＣＭＯＳプロセスであり、破線で囲った工程は本実施形態のために追加したプロセスである。この製造工程には、素子分離領域形成工程（Ｐ１）、Ｐウェル形成工程（Ｐ２）、空乏層幅制御用Ｐ型不純物領域１８形成工程（Ｐ３）、Ｎウェル形成工程（Ｐ４）、Ｎ型不純物領域２１、２４形成工程（Ｐ５）、ゲート酸化工程（Ｐ６）、ポリシリコンゲート形成工程（Ｐ７）、エクステンション領域形成工程（Ｐ８）、空乏層幅制御用Ｎ型不純物領域１７形成工程（Ｐ９）、ソース／ドレイン拡散層形成工程（Ｐ１０）、空乏層幅制御用Ｐ型不純物領域２５形成工程（Ｐ１１）、層間絶縁層およびコンタクト形成工程（Ｐ１２）および配線工程（Ｐ１３）が設けられている。

図１２〜図２１は、本発明の第４実施形態に係る製造工程を示す断面図である。なお、この第４実施形態では、図３のフォトダイオードと図１０のフォトダイオードとをＰ型半導体基板１５上に一括して形成する方法について説明する。
図１２において、図３のフォトダイオードを形成するフォトダイオード形成領域２６が設けられるとともに、図１０のフォトダイオードを形成するフォトダイオード形成領域２７が設けられている。

そして、ＣＶＤなどの方法により、Ｐ型半導体基板１５上の全面にシリコン窒化膜１０１を成膜し、フォトリソグラフィー技術およびエッチング技術を用いてシリコン窒化膜１０１をパターニングすることにより、素子分離領域上のシリコン窒化膜１０１を除去する。そして、シリコン窒化膜１０１をマスクとして、Ｐ型半導体基板１５の選択酸化を行うことにより、素子分離膜２０をＰ型半導体基板１５に形成するとともに、素子分離膜２０で囲まれたアクティブ領域を形成する（図１１のＰ１）。そして、素子分離膜２０がＰ型半導体基板１５に形成されると、シリコン窒化膜１０１をＰ型半導体基板１５から除去する。

次に、図１３に示すように、Ｐ型半導体基板１５の熱酸化を行うことにより、表面酸化膜１０３をＰ型半導体基板１５上に形成する。そして、フォトリソグラフィー技術を用いることにより、フォトダイオード形成領域２６の素子分離膜２０端から所定間隔だけ隔ててアクティブ領域を覆うとともに、フォトダイオード形成領域２７のアクティブ領域全体を覆うフォトレジストＲ１をＰ型半導体基板１５上に形成する。そして、フォトレジストＲ１をマスクとして、Ｐ型不純物のイオン注入１０４をＰ型半導体基板１５に行うことにより、フォトダイオード形成領域２６では素子分離膜２０から突き出すとともに、フォトダイオード形成領域２６では素子分離膜２０下に配置されたＰウェル２２を形成する（図１１のＰ２）。そして、Ｐウェル２２がＰ型半導体基板１５に形成されると、フォトレジストＲ１をＰ型半導体基板１５から除去する。

次に、図１４に示すように、フォトリソグラフィー技術を用いることにより、フォトダイオード形成領域２６のＰウェル２２端から所定間隔だけ隔ててアクティブ領域を覆うとともに、フォトダイオード形成領域２７全体を覆うフォトレジストＲ２をＰ型半導体基板１５上に形成する。そして、フォトレジストＲ２をマスクとして、Ｐ型不純物のイオン注入１０５をＰ型半導体基板１５に行うことにより、フォトダイオード形成領域２６のＰウェル２２から突き出すように配置された空乏層幅制御用Ｐ型不純物領域１８を形成する（図１１のＰ３）。そして、空乏層幅制御用Ｐ型不純物領域１８がＰ型半導体基板１５に形成されると、フォトレジストＲ２をＰ型半導体基板１５から除去する。
なお、空乏層幅制御用Ｐ型不純物領域１８を形成するためのイオン注入１０５の条件はとしては、ＢＦ₂イオンを３×１０¹³ｉｏｎｓ／ｃｍ²だけＰ型半導体基板１５の表面付近に注入することができる。

次に、図１５に示すように、フォトリソグラフィー技術を用いることにより、フォトダイオード形成領域２６全体を覆うフォトレジストＲ３をＰ型半導体基板１５上に形成する。そして、フォトレジストＲ３をマスクとして、Ｎ型不純物のイオン注入１０６をＰ型半導体基板１５に行うことにより、フォトダイオード形成領域２７のＰウェル２２に接するように配置されたＮ型不純物領域２４を形成する（図１１のＰ５）。そして、Ｎ型不純物領域２４がＰ型半導体基板１５に形成されると、フォトレジストＲ３をＰ型半導体基板１５から除去する。
なお、Ｎ型不純物領域２４を形成するためのイオン注入１０６の条件としては、リンイオンを１×１０¹⁴ｉｏｎｓ／ｃｍ²程、素子分離膜２０を貫通させてＰ型半導体基板１５内に注入することができる。この時、注入したリンの濃度ピークが素子分離膜２０Ｐ型半導体基板１５との界面付近になるように、注入エネルギーを設定することができる。

次に、図１６に示すように、フォトリソグラフィー技術を用いることにより、フォトダイオード形成領域２６の空乏層幅制御用Ｐ型不純物領域１８端から所定間隔だけ隔ててアクティブ領域を露出させるとともに、フォトダイオード形成領域２７全体を覆うフォトレジストＲ４をＰ型半導体基板１５上に形成する。そして、フォトレジストＲ４をマスクとして、Ｎ型不純物のイオン注入１０７をＰ型半導体基板１５に行うことにより、空乏層幅制御用Ｐ型不純物領域１８端から所定間隔だけ隔てて配置されたＮ型不純物領域２１を形成する（図１１のＰ５）。そして、Ｎ型不純物領域２１がＰ型半導体基板１５に形成されると、フォトレジストＲ４をＰ型半導体基板１５から除去する。

なお、Ｎ型不純物領域２１は、図１７の工程で形成される高濃度Ｎ型不純物領域１６を覆うようにイオン注入１０７によって形成することができる。例えば、Ｎ型不純物領域２１を形成するためのイオン注入１０７の条件としては、リンイオンを１６０ｋｅＶ程度の注入エネルギーで、１×１０¹²ｉｏｎｓ／ｃｍ²程度の不純物濃度でイオン注入することができる。本工程の後、ゲート酸化膜形成（図１１のＰ６）、ポリシリコンゲート形成（図１１のＰ７）が引き続き行われる。

次に、図１７に示すように、フォトリソグラフィー技術を用いることにより、フォトダイオード形成領域２６のＮ型不純物領域２１の内側を露出させるとともに、フォトダイオード形成領域２７全体を露出させるフォトレジストＲ５をＰ型半導体基板１５上に形成する。そして、フォトレジストＲ５をマスクとして、Ｎ型不純物のイオン注入１０８をＰ型半導体基板１５に行うことにより、ソース／ドレイン部のＥｘｔｅｎｔｉｏｎ領域を形成する（図１１のＰ８）。ここで、ソース／ドレイン部のＥｘｔｅｎｔｉｏｎ領域を形成することにより、高濃度Ｎ型不純物領域１６をＮ型不純物領域２１、２４にそれぞれ形成することができる。そして、ソース／ドレイン部のＥｘｔｅｎｔｉｏｎ領域がＰ型半導体基板１５に形成されると、フォトレジストＲ５をＰ型半導体基板１５から除去する。

次に、図１８に示すように、フォトリソグラフィー技術を用いることにより、空乏層幅制御用Ｐ型不純物領域１８が覆われるようにしてフォトダイオード形成領域２６のアクティブ領域を露出させるとともに、フォトダイオード形成領域２７全体を覆うフォトレジストＲ６をＰ型半導体基板１５上に形成する。そして、フォトレジストＲ６をマスクとして、Ｎ型不純物のイオン注入１０９をＰ型半導体基板１５に行うことにより、空乏層幅制御用Ｐ型不純物領域１８に接するように配置された空乏層幅制御用Ｎ型不純物領域１７を形成する（図１１のＰ９）。そして、空乏層幅制御用Ｎ型不純物領域１７がＰ型半導体基板１５に形成されると、フォトレジストＲ６をＰ型半導体基板１５から除去する。

なお、イオン注入１０９の条件としては、リンイオンを３０ｋｅＶで３×１０¹³ｉｏｎｓ／ｃｍ²程度だけイオン注入することができる。なお、イオン注入１０９は、ソース／ドレイン部のＥｘｔｅｎｔｉｏｎ領域を形成するためのイオン注入１０８によって代用する事も可能である。この場合、イオン注入１０９をイオン注入１０８で代用する際は、図１８の工程は省略する事ができる。だたし、イオン注入１０９とイオン注入１０８は不純物注入量が異なるため、イオン注入１０９をイオン注入１０８で代用する際は、図１４のイオン注入１０５の不純物注入量を１．５×１０¹³ｉｏｎｓ／ｃｍ²程度に変更しなくてはならない。

次に、図１９に示すように、フォトリソグラフィー技術を用いることにより、フォトダイオード形成領域２６のＮ型不純物領域２１の内側を露出させるとともに、フォトダイオード形成領域２７全体を露出させるフォトレジストＲ７をＰ型半導体基板１５上に形成する。そして、フォトレジストＲ７をマスクとして、Ｎ型不純物のイオン注入１１０をＰ型半導体基板１５に行うことにより、高濃度Ｎ型不純物領域１６をＰ型半導体基板１５にそれぞれ形成する（図１１のＰ１０）。そして、高濃度Ｎ型不純物領域１６がＰ型半導体基板１５に形成されると、フォトレジストＲ７をＰ型半導体基板１５から除去する。

次に、図２０に示すように、フォトリソグラフィー技術を用いることにより、フォトダイオード形成領域２６全体を覆うとともに、フォトダイオード形成領域２７のＮ型不純物領域２４を覆うフォトレジストＲ８をＰ型半導体基板１５上に形成する。そして、フォトレジストＲ８をマスクとして、Ｐ型不純物のイオン注入１１１をＰ型半導体基板１５に行うことにより、フォトダイオード形成領域２７のＮ型不純物領域２４に接するように配置された空乏層幅制御用Ｐ型不純物領域２５を形成する（図１１のＰ１１）。そして、空乏層幅制御用Ｐ型不純物領域２５がＰ型半導体基板１５に形成されると、フォトレジストＲ８をＰ型半導体基板１５から除去する。

なお、空乏層幅制御用Ｐ型不純物領域２５を形成するためのイオン注入１１１の条件は、ボロンイオンを１００ｋｅＶ程度の注入エネルギーで、２×１０¹³ｉｏｎｓ／ｃｍ²程度にすれば良い。
次に、図２１に示すように、ＣＶＤなどの方法により、Ｐ型半導体基板１５上に層間絶縁膜５を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜５をパターニングすることにより、高濃度Ｎ型不純物領域１６を露出させるコンタクトホールを層間絶縁膜５に形成する（図１１のＰ１２）。

そして、スパッタなどの方法により、コンタクトホールが形成された層間絶縁膜５にメタル層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いてメタル層をパターニングすることにより、コンタクトを介して高濃度Ｎ型不純物領域１６に接続された金属配線１９を形成する（図１１のＰ１３）。
これら一連の工程により、図３に示す構造のフォトダイオードと同じ構造のフォトダイオードと、図１０に示すフォトダイオードと同じ構造のフォトダイオードの両方を同一のＰ型半導体基板１５に製造する事ができる。なお、図３のフォトダイオードまたは図１０のフォトダイオードどちらか一方のみが必要なときは、前述のプロセスフローの内、不要な工程を省略することにより所望のフォトダイオードだけを製造することが可能となる。

また、上述した実施形態では、Ｐ型半導体基板１５の基板材料としてシリコンに着目しているが、シリコン以外でも、シリコンゲルマニウム基板、またはシリコン基板上のシリコンカーバイトエピタキシャル層でも、基板表面と酸化膜との界面に接する空乏層の幅を制御して暗電流を抑制する趣旨が同一であれば同様に対処可能である。

以下、本発明の実施例１について図３を参照しながら説明する。実施例１では、Ｐ型半導体基板１５表面を部分酸化して素子分離膜（ＬＯＣＯＳ）２０を形成する。ＬＯＣＯＳ形成時に使用した窒化膜を除去した後、Ｐウェル２２、空乏層幅制御用Ｐ型不純物領域１８及びＮ型不純物領域２１をイオン注入技術によりそれぞれ形成する。空乏層幅制御用Ｐ型不純物領域１８へのイオン注入は、ＢＦ₂イオンを４０ｋｅＶの加速エネルギーで３×１０¹³ｉｏｎ／ｃｍ²程度にする。空乏層幅制御用Ｐ型不純物領域１８のエッジとＬＯＣＯＳ端との距離は０．１μｍ以上にする。Ｎ型不純物領域２１の幅は、後に形成する高濃度Ｎ型不純物領領域１６の底部をＰ型半導体基板１５内部で覆うように調整する。Ｎ型不純物領域２１の形成条件はリンイオンを１６０ｋｅＶ以上の注入エネルギーで１×１０¹²ｉｏｎ／ｃｍ²程度注入して形成する。引き続き、ゲート酸化膜、ポリシリコンゲートを形成した後、高濃度Ｎ型不純物領領域１６に一回目のイオン注入を行う。このイオン注入は標準トランジスタにおけるＬＤＤ構造のＥｘｔｅｎｔｉｏｎを形成する際に行うイオン注入である。引き続いて空乏層幅制御用Ｎ型不純物領域１７を形成するため、リンイオンを３０ｋｅＶの注入エネルギーで３×１０¹³ｉｏｎ／ｃｍ²程度注入する。このとき、空乏層幅制御用Ｎ型不純物領域１７への不純物注入領域端が後に形成する高濃度Ｎ型不純物領領域１６の端から０．３μｍ以上離れるようにする。ランプアニールを行った後、高濃度Ｎ型不純物領領域１６をイオン注入により形成する。その後、層間膜を付け、コンタクトを取り、配線工程を行う。

実施例１において述べた空乏層幅制御用Ｎ型不純物領域１７を、標準ＣＭＯＳのＬＤＤ構造のＥｘｔｅｎｔｉｏｎ領域形成用のイオン注入にて代用することも可能である。これにより工程削減ができる。この際、イオン注入領域は高濃度Ｎ型不純物領領域１６へのイオン注入領域よりも大きくする必要がある。具体的には、Ｅｘｔｅｎｔｉｏｎ領域へのイオン注入領域端が高濃度Ｎ型不純物領領域１６端よりも０．３μｍ以上大きくなるようにする。また、Ｅｘｔｅｎｔｉｏｎ領域の不純物濃度は実施例１で述べた空乏層幅制御用Ｎ型不純物領域１７の不純物濃度よりも大きいため、空乏層幅を最適幅に制御するためには、本実施例２では空乏層幅制御用Ｐ型不純物領域１８を形成する際のイオン注入量を１．５×１０¹³ｉｏｎ／ｃｍ²程度に減少させる必要がある。

実施例１において述べた空乏層幅制御用Ｐ型不純物領域１８をＰウェル２２にて代用することも可能である。この時、フォトダイオード領域の断面図は図７のようになる。Ｐウェル２２のＰ型半導体基板１５の表面近傍の不純物濃度は、ＮＭＯＳＦＥＴの閾値調整用イオン注入の量によって決まっている。このＰウェル２２の表面濃度は図３の空乏層幅制御用Ｐ型不純物領域１８の不純物濃度よりも低いため、空乏層幅を最適幅に制御するには、本実施例３では空乏層幅制御用Ｎ型不純物領域１７へのイオン注入量を１．２×１０¹⁴ｉｏｎ／ｃｍ²程度に増加させる必要がある。本実施例３ではＰウェル２２と空乏層幅制御用Ｎ型不純物領域１７にて界面での空乏層幅を制御しているが、Ｐウェル２２の不純物濃度の方がＰウェル２２の半導体基板表面濃度よりも大きいため、これらの間の接合はＰウェル２２の内部に食い込んだ形で形成される。故に空乏層がＬＯＣＯＳ端に近づくのを避けるために、Ｐウェル２２のＡＣＴＩＶＥ領域内での端はＬＯＣＯＳ端から０．６μｍ以上離すと良い。

次に、本発明の実施例４について、図１０を参照しながら説明する。素子分離領域（ＬＯＣＯＳ）２０の形成後、窒化膜を除去し、イオン注入技術によりＮ型不純物領域２４と空乏層幅制御用Ｐ型不純物領域２５を形成する。Ｎ型不純物領域２４は界面での空乏層幅を制御するのに用いられる。Ｎ型不純物領域２４はリンイオンを１２０ｋｅＶのエネルギーで１×１０¹⁴ｉｏｎ／ｃｍ²程度注入して形成する。ゲート酸化膜およびポリシリコンゲートを形成した後、高濃度Ｎ型不純物領域１６をイオン注入により形成する。高濃度Ｎ型不純物領域１６は標準ＮＭＯＳＦＥＴのソース／ドレインを形成する際に用いられるイオン注入により形成される。その後、イオン注入技術により空乏層幅制御用Ｐ型不純物領域２５を形成する。空乏層幅制御用Ｐ型不純物領域２５はボロンイオンを１００ｋｅＶのエネルギーで２×１０¹³ｉｏｎ／ｃｍ²程度注入して形成する。空乏層幅制御用Ｐ型不純物領域２５の幅は０．５μｍ以上あれば良い。その後、層間膜５を装着し、コンタクトを取り、配線工程を行う。また、Ｐウェル２２の端はＬＯＣＯＳ端から０．５μｍ以上離すようにする。

図１０中に示すＮ型不純物領域２４を通常のトランジスタ作製時に形成するＮウェルで代用し、空乏層幅制御用Ｐ型不純物領域１８を介さずにＬＯＣＯＳ下部領域でＰウェル２２と直接接触させて作製したフォトダイオードを作製した。本構造は一般的なＰＮ接合フォトダイオードであり、このフォトダイオードで発生する暗電流の実測値を規格化して１とする。この時、図１０中の空乏層幅制御用Ｐ型不純物領域１８にボロンを１００ｋｅＶの加速エネルギーで２×１０¹³ｉｏｎｓ／ｃｍ²程度注入し、Ｎ型不純物領域２４にリンを１２０ｋｅＶの加速エネルギーで１×１０¹⁴ｉｏｎｓ／ｃｍ²程度注入して作成したフォトダイオードで発生する暗電流値は０．７であり、空乏層幅を制御することによる暗電流発生の抑制効果は明らかである。

本発明は非埋め込み型のＰＮ接合フォトダイオードにおける暗電流発生を抑制する効果があり、固体撮像素子の画質向上、低消費電力化が可能となる。

本発明の一実施形態に係るＡｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ型ＣＭＯＳイメージセンサーのピクセル部の一例を示す回路図である。 本発明の第１実施形態に係るＡｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ型ＣＭＯＳイメージセンサーの光検出用フォトダイオードを示す平面図である。 図２のＡ−Ａ線に沿ったフォトダイオードの構成を示す断面図である。 図３のフォトダイオード内で形成される空乏化領域を示すイメージ図である。 図３のフォトダイオードの空乏層幅制御用Ｐ型不純物領域１８へのイオン注入量を変化させた際の暗電流のシミュレーション結果を示す図である。 図３のフォトダイオードの空乏層幅制御用Ｎ型不純物領域１７へのイオン注入量を変化させた際の暗電流のシミュレーション結果を示す図である。 本発明の第２実施形態に係るＡｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ型ＣＭＯＳイメージセンサーの光検出用フォトダイオードの構成を示す断面図である。 図７のフォトダイオード内で形成される空乏化領域を示すイメージ図である。 本発明の第３実施形態に係るＡｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ型ＣＭＯＳイメージセンサーの光検出用フォトダイオードを示す平面図である。 図９のＢ−Ｂ線に沿ったフォトダイオードの構成を示す断面図である。 本発明の第４実施形態に係るフォトダイオードの製造プロセスを示すフローチャートである。 本発明の第４実施形態に係る素子分離領域形成時の構成を示す断面図である。 本発明の第４実施形態に係る製造工程のＰウェル形成時の断面図である。 本発明の第４実施形態に係る図３の空乏層幅制御用Ｐ型不純物領域１８の形成時の断面図である。 本発明の第４実施形態に係る図１０の空乏層幅制御用Ｎ型不純物領域２４の形成時の断面図である。 本発明の第４実施形態に係る図３のＮ型不純物領域２１の形成時の断面図である。 本発明の第４実施形態に係るソース／ドレイン領域のＥｘｔｅｎｔｉｏｎ領域形成時に行われるイオン注入時の断面図である。 本発明の第４実施形態に係る図３の空乏層幅制御用Ｎ型不純物領域１７の形成時の断面図である。 本発明の第４実施形態に係るソース／ドレイン領域形成時に行われるイオン注入時の断面図である。 本発明の第４実施形態に係る図１０の空乏層幅制御用Ｐ型不純物領域２５の形成時の断面図である。 本発明の第４実施形態に係る配線工程を示す断面図である。 従来の非埋め込み型ＰＮ接合フォトダイオードの概略構成を示す断面図である。

符号の説明

１、１５ Ｐ型半導体基板
２ Ｎ型不純物領域
３ 空乏層
４、２０ 素子分離膜（ＬＯＣＯＳ）
５ 層間絶縁膜
６ 金属配線
７ 半導体基板表面と酸化膜との界面に接する空乏層の幅
１１ フォトダイオード
１２ リセット素子
１３ ソースフォロワー素子
１４ 選択素子
１６ 高濃度Ｎ型不純物領域
１７ 空乏層幅制御用Ｎ型不純物領域
１８、２５ 空乏層幅制御用Ｐ型不純物領域
１９ 金属配線
２１、２４ Ｎ型不純物領域
２２ Ｐウェル
２３ リセット素子のゲート
２６、２７ フォトダイオード形成領域
１０１ シリコン窒化膜
Ｒ１〜Ｒ８ レジストパターン
１０３ 表面酸化膜
１１３ ゲート酸化膜
１０４ Ｐウェル領域２２を形成するためのイオン注入
１０５ 空乏層幅制御用Ｐ型不純物領域１８を形成するためのイオン注入
１０６ 空乏層幅制御用Ｎ型不純物領域２４を形成するためのイオン注入
１０７ Ｎ型不純物領域２１を形成するためのイオン注入
１０８ ソース／ドレイン領域のエクステンション領域を形成するためのイオン注入
１１１ 空乏層幅制御用Ｐ型不純物領域２５を形成するためのイオン注入
１０９ 空乏層幅制御用Ｎ型不純物領域１７を形成するためのイオン注入
１１０ ソース／ドレインを形成するためのイオン注入

Claims (7)

1. 第１導電型の半導体基板と、前記半導体基板に形成された第２導電型の第１活性化領域と、前記半導体基板及び前記第１活性化領域上に形成された絶縁層と、を備え、前記半導体基板と前記第１活性化領域とが接する領域のうちの前記絶縁層との界面付近の領域の不純物濃度を所定の濃度にし、前記絶縁層との界面付近の領域の空乏層の幅を所定の厚みとした非埋め込み型フォトダイオードを有することを特徴とする固体撮像素子。
2. 第１導電型の半導体基板と、
   前記半導体基板に形成された第２導電型の第１活性化領域と、
   前記半導体基板及び前記第１活性化領域上に形成された絶縁層と、
   第２導電型であって前記第１活性化領域よりも不純物濃度が高く、前記第１活性化領域に全体を取り囲まれるように形成された第２活性化領域と、
   第２導電型であって前記第２活性化領域よりも不純物濃度が低く、前記第２活性化領域のうち前記絶縁層と接する領域の周囲を取り囲むように形成された第３活性化領域と、
   第１導電型であって前記半導体基板よりも不純物濃度が高く、前記第３活性化領域のうち前記絶縁層と接する領域の周囲を取り囲むように形成された第４活性化領域とを備えた非埋め込み型フォトダイオードを有することを特徴とする固体撮像素子。
3. 第１導電型の半導体基板と、
   前記半導体基板に形成された第２導電型の第１活性化領域と、
   前記半導体基板及び前記第１活性化領域上に形成された絶縁層と、
   第２導電型であって前記第１活性化領域よりも不純物濃度が高く、前記第１活性化領域に全体を取り囲まれるように形成された第２活性化領域と、
   第２導電型であって前記第２活性化領域よりも不純物濃度が低く、前記第２活性化領域のうち前記絶縁層と接する領域の周囲を取り囲むように形成された第３活性化領域と、
   第１導電型であって前記半導体基板よりも不純物濃度が高く、前記第３活性化領域のうち前記絶縁層と接する領域の周囲を取り囲むように形成されたウェル領域とを備えた非埋め込み型フォトダイオードを有することを特徴とする固体撮像素子。
4. 第１導電型の半導体基板と、
   前記半導体基板に形成された第２導電型の第１活性化領域と、
   前記半導体基板及び前記第１活性化領域上に形成されたＬＯＣＯＳ層と、
   第１導電型であって前記半導体基板よりも不純物濃度が高く、前記第１活性化領域のうち前記ＬＯＣＯＳ層と接する領域の周囲を取り囲むように形成された第５活性化領域とを備えた非埋め込み型フォトダイオードを有することを特徴とする固体撮像素子。
5. 第１導電型半導体基板に素子分離領域を選択的に形成する工程と、
   前記素子分離領域の端部に沿って配置された空乏層幅制御用第１導電型不純物領域を前記第１導電型半導体基板に形成する工程と、
   前記空乏層幅制御用第１導電型不純物領域の端部から隔てられた第２導電型不純物領域を前記第１導電型半導体基板に形成する工程と、
   前記第２導電型不純物領域の表層に配置され、前記空乏層幅制御用第１導電型不純物領域の端部に延伸された空乏層幅制御用第２導電型不純物領域を前記第１導電型半導体基板に形成する工程と、
   前記第２導電型不純物領域に内側に配置された高濃度第２導電型不純物領域を前記第１導電型半導体基板に形成する工程と、
   前記高濃度第２導電型不純物領域にコンタクトを形成する工程とを含むことを特徴とする固体撮像素子の製造方法。
6. 第１導電型半導体基板に素子分離領域を選択的に形成する工程と、
   前記素子分離領域から突き出すように配置された第１導電型ウェルを前記第１導電型半導体基板に形成する工程と、
   前記第１導電型ウェルの端部から隔てられた第２導電型不純物領域を前記第１導電型半導体基板に形成する工程と、
   前記第２導電型不純物領域の表層に配置され、前記第１導電型不純物領域の端部に延伸された空乏層幅制御用第２導電型不純物領域を前記第１導電型半導体基板に形成する工程と、
   前記第２導電型不純物領域に内側に配置された高濃度第２導電型不純物領域を前記第１導電型半導体基板に形成する工程と、
   前記高濃度第２導電型不純物領域にコンタクトを形成する工程とを含むことを特徴とする固体撮像素子の製造方法。
7. 第１導電型半導体基板に素子分離領域を選択的に形成する工程と、
   前記素子分離領域下に配置された第１導電型ウェルを前記第１導電型半導体基板に形成する工程と、
   前記素子分離領域下に延伸され、第１導電型ウェルと接合するように配置された第２導電型不純物領域を前記第１導電型半導体基板のアクティブ領域に形成する工程と、
   前記第２導電型不純物領域の表層に配置された高濃度第２導電型不純物領域を前記第１導電型半導体基板のアクティブ領域に形成する工程と、
   前記第１導電型ウェルの表層に配置され、前記第２導電型不純物領域の周囲に配置された空乏層幅制御用Ｐ型不純物領域を前記第１導電型半導体基板に形成する工程と、
   前記高濃度第２導電型不純物領域にコンタクトを形成する工程とを含むことを特徴とする固体撮像素子の製造方法。
   

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