JP2006191100A - Ｃｍｏｓイメージセンサー及びその製造方法 - Google Patents
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Abstract
【課題】素子分離膜とフォトダイオード領域の間の暗電流の発生を防止して、素子の特性を向上させるようにしたＣＭＯＳイメージセンサー及びその製造方法を提供する。
【解決手段】本発明に係るＣＭＯＳイメージセンサーは、アクティブ領域と素子分離領域とで定義された第１導電型の半導体基板と、前記半導体基板の素子分離領域に形成される素子分離膜と、前記半導体基板のアクティブ領域に形成される第２導電型の拡散領域と、前記素子分離膜と第２導電型の拡散領域との間に形成される第１導電型のドーピング領域及び絶縁膜とを含む。
【選択図】図３
【解決手段】本発明に係るＣＭＯＳイメージセンサーは、アクティブ領域と素子分離領域とで定義された第１導電型の半導体基板と、前記半導体基板の素子分離領域に形成される素子分離膜と、前記半導体基板のアクティブ領域に形成される第２導電型の拡散領域と、前記素子分離膜と第２導電型の拡散領域との間に形成される第１導電型のドーピング領域及び絶縁膜とを含む。
【選択図】図３
Description
本発明はＣＭＯＳイメージセンサーの製造方法に関し、特に暗電流の発生を防止して、イメージセンサーの特性が向上するようにしたＣＭＯＳイメージセンサー及びその製造方法に関する。
一般的に、イメージセンサーは、光学的な映像を電気的な信号に変換させる半導体素子として、大別すると電荷結合素子（Charge coupled device：ＣＣＤ）と、ＣＭＯＳイメージセンサーとに区分される。
前記電荷結合素子（ＣＣＤ）は、光の信号を電気的な信号に変換する複数のフォトダイオードがマトリックス状に配列され、前記マトリックス状に配列された各垂直方向のフォトダイオードの間に形成され、前記各フォトダイオードで生成された電荷を垂直方向に伝送する複数の垂直方向電荷伝送領域（Vertical charge coupled device：ＶＣＣＤ）と、前記各垂直方向の電荷伝送領域によって伝送された電荷を水平方向に伝送する水平方向電荷伝送領域（ＨＣＣＤ）及び前記水平方向に伝送された電荷をセンシングして電気的な信号を出力するセンス増幅器とを備えて構成されたものである。
しかしながら、このようなＣＣＤは駆動方式が複雑で、電力消費が大きいばかりでなく、多段階のフォト工程が要求されるので、製造工程が複雑であるという短所を有する。
また、前記電荷結合素子は制御回路、信号処理回路、アナログ／デジタル変換回路（Ａ／Ｄコンバーター）などを電荷結合素子チップに集積させ難いので、製品の小型化が困難であるという問題点がある。
また、前記電荷結合素子は制御回路、信号処理回路、アナログ／デジタル変換回路（Ａ／Ｄコンバーター）などを電荷結合素子チップに集積させ難いので、製品の小型化が困難であるという問題点がある。
最近、前記電荷結合素子の短所を克服するための次世代イメージセンサーとしてＣＭＯＳイメージセンサーが注目を浴びている。
前記ＣＭＯＳイメージセンサーは、制御回路及び信号処理回路などを周辺回路として用いるＣＭＯＳ技術を用いて、単位画素の数量に当るモストランジスタを半導体基板に形成することで、前記モストランジスタによって各単位画素の出力を順次検出するスイッチング方式を採用した素子である。
前記ＣＭＯＳイメージセンサーは、制御回路及び信号処理回路などを周辺回路として用いるＣＭＯＳ技術を用いて、単位画素の数量に当るモストランジスタを半導体基板に形成することで、前記モストランジスタによって各単位画素の出力を順次検出するスイッチング方式を採用した素子である。
即ち、前記ＣＭＯＳイメージセンサーは、単位画素内にフォトダイオードとモストランジスタを形成させることでスイッチング方式で各単位画素の電気的な信号を順次検出して映像を実現する。
前記ＣＭＯＳイメージセンサーはＣＭＯＳ製造技術を用いるので、省電力、フォト工程段階が少ないため製造工程が単純であるという長所を有する。
また、前記ＣＭＯＳイメージセンサーは制御回路、信号処理回路、アナログ／デジタル変換回路などをＣＭＯＳイメージセンサーチップに集積させることができるので、製品の小型化が容易である。
また、前記ＣＭＯＳイメージセンサーは制御回路、信号処理回路、アナログ／デジタル変換回路などをＣＭＯＳイメージセンサーチップに集積させることができるので、製品の小型化が容易である。
したがって、前記ＣＭＯＳイメージセンサーは現在のデジタルスチルカメラ、デジタルビデオカメラなどのような多様な応用部分に広く用いられている。
一方、ＣＭＯＳイメージセンサーはトランジスタの個数によって３Ｔ型、４Ｔ型、５Ｔ型などに区分される。３Ｔ型は一つのフォトダイオードと三つのトランジスタとで構成され、４Ｔ型は一つのフォトダイオードと四つのトランジスタとで構成されている。
以下、前記３Ｔ型ＣＭＯＳイメージセンサーの単位画素に対するレイアウトを説明する。
図１は一般的な３Ｔ型のＣＭＯＳイメージセンサーの単位画素を示すレイアウト図である。
図１に示したように、アクティブ領域１０が定義され、アクティブ領域１０のうち幅の広い部分に一つのフォトダイオード２０が形成され、前記残りの部分のアクティブ領域１０にそれぞれオーバーラップする三つのトランジスタのゲート電極１２０、１３０、１４０が形成される。
図１は一般的な３Ｔ型のＣＭＯＳイメージセンサーの単位画素を示すレイアウト図である。
図１に示したように、アクティブ領域１０が定義され、アクティブ領域１０のうち幅の広い部分に一つのフォトダイオード２０が形成され、前記残りの部分のアクティブ領域１０にそれぞれオーバーラップする三つのトランジスタのゲート電極１２０、１３０、１４０が形成される。
即ち、前記ゲート電極１２０によってリセットトランジスタ（Ｒｘ）が形成され、前記ゲート電極１３０によってドライブトランジスタ（Ｄｘ）が形成され、前記ゲート電極１４０によって選択トランジスタ（Ｓｘ）が形成される。
ここで、前記各トランジスタのアクティブ領域１０には各ゲート電極１２０、１３０、１４０の下側部を除いた部分に不純物イオンが注入され、各トランジスタのソース／ドレイン領域が形成される。
したがって、前記リセットトランジスタ（Ｒｘ）と前記ドライブトランジスタ（Ｄｘ）の間のソース／ドレイン領域には電源電圧（Ｖｄｄ）が印加され、前記セレクトトランジスタ（Ｓｘ）の一側のソース／ドレイン領域は判読回路（図示せず）に接続する。
上記で説明した各ゲート電極１２０、１３０、１４０は、図示してはいないが、各信号ラインに連結され、前記各信号ラインは一側の先端にパッドを備えて外部の駆動回路に連結される。
以下、添付の図面を参照して従来のＣＭＯＳイメージセンサーを説明する。
図２は、図１のII−II′線による従来技術に係るＣＭＯＳイメージセンサーのフォトダイオードとリセットトランジスタを示す断面図である。
図２に示したように、Ｐ++型の半導体基板１００上にＰ-型のエピ層１０１が形成される。そして、アクティブ領域（図１の１０）と素子分離領域とで定義された前記半導体基板１００の素子分離領域に素子分離膜１０３が形成される。
図２に示したように、Ｐ++型の半導体基板１００上にＰ-型のエピ層１０１が形成される。そして、アクティブ領域（図１の１０）と素子分離領域とで定義された前記半導体基板１００の素子分離領域に素子分離膜１０３が形成される。
図２のリセットトランジスタのためのエピ層１０１上にゲート絶縁膜１２１を介在してゲート１２３が形成され、前記ゲート１２３の両側面に絶縁膜の側壁１２５が形成される。
そして、前記フォトダイオード領域（ＰＤ）の前記エピ層１０１にはｎ-型の拡散領域１３１及びＰ0型の拡散領域１３２が形成される。ここで、前記Ｐ0型の拡散領域１３２は前記ｎ-型の拡散領域１３１上に形成される。また、前記ソース／ドレイン領域（Ｓ／Ｄ）は高濃度のｎ型拡散領域（ｎ+）と低濃度のｎ型拡散領域（ｎ-）が形成される。
しかしながら、かかる構造を有する従来のＣＭＯＳイメージセンサーでは暗電流の増加によって素子の性能及び電荷保存能力が低下するという問題があった。
即ち、前記暗電流は光がフォトダイオードに入射しない状態で前記フォトダイオードから他の領域に移動する電子によって生成される。前記暗電流は、主に半導体基板の表面の隣接部、素子分離膜１０３とＰ0型拡散領域１３２との境界部、素子分離膜１０３とｎ-型拡散領域１３１との境界部、Ｐ0型拡散領域１３２とｎ-各拡散領域１３１との境界部、及びＰ0型拡散領域１３２とｎ-拡散領域１３１に分布する各種の欠陥やダングリングボンドなどから始まるものとして報告されている。前記暗電流は低照度の環境でＣＭＯＳイメージセンサーの性能低下や電荷保存能力の低下などの深刻な問題を引き起こす。
したがって、従来のＣＭＯＳイメージセンサーは、前記暗電流、特にシリコン基板の表面の隣接部から発生する暗電流を減少させるために、前記フォトダイオードの表面にＰ0型拡散領域１３２を形成した。
しかしながら、従来のＣＭＯＳイメージセンサーは、前記素子分離膜１０３と前記フォトダイオードのＰ0型拡散領域１３２との境界部、及び前記素子分離膜１０３と前記フォトダイオードのｎ-型拡散領域１３１との境界部から発生する暗電流によって大きな影響を受ける。
これをより詳細に言及すると、図２から分かるように、フォトダイオード（ＰＤ）のｎ-型拡散領域１３１及びＰ0型拡散領域１３２を形成するためのイオン注入マスク層としての感光膜パターン（図示せず）が前記半導体基板１００上に形成される時、前記フォトダイオード（ＰＤ）のためのアクティブ領域全体が前記感光膜パターンの開口部内から露出される。
このような状態で前記フォトダイオード（ＰＤ）のアクティブ領域に前記ｎ-型拡散領域１３１及びＰ0型拡散領域１３２のための不純物がイオン注入されると、前記フォトダイオード（ＰＤ）のアクティブ領域と素子分離膜１０３との間の境界部にも前記ｎ-型拡散領域１３１及びＰ0型拡散領域１３２のための不純物がイオン注入される。
したがって、前記ｎ-／Ｐ0型拡散領域１３１、１３２と、前記素子分離膜１０３との間の境界部では前記不純物のイオン注入による損傷が引き起こされ、さらに欠陥が発生する。
前記欠陥は電子及び正孔キャリアの発生をもたらし、かつ前記電子の再結合を提供する。その結果、前記フォトダイオードの漏洩電流が増加し、さらにＣＭＯＳイメージセンサーの暗電流が増加する。
前記欠陥は電子及び正孔キャリアの発生をもたらし、かつ前記電子の再結合を提供する。その結果、前記フォトダイオードの漏洩電流が増加し、さらにＣＭＯＳイメージセンサーの暗電流が増加する。
上記で説明したように、従来のＣＭＯＳイメージセンサーは、フォトダイオードの拡散領域を形成するための不純物のイオン注入時に素子分離膜１０３と、フォトダイオードのためのアクティブ領域１３１、１３２との間の境界部に前記不純物がイオン注入される構造を有している。このため、従来のＣＭＯＳイメージセンサーは、素子分離膜１０３と、フォトダイオードのためのアクティブ領域１３１、１３２との間の境界部に発生する暗電流の増加を抑制し難く、暗電流の特性を向上させるのに限界があった。
本発明は上記のような従来の問題点を解決するためのもので、素子分離膜とフォトダイオードのためのアクティブ領域との間にｐ+型ドーピング領域及び絶縁膜を形成して、フォトダイオード領域のイオンが拡散し素子分離膜の境界に注入されることを防止することで、暗電流を発生させずに素子の特性が向上するようにしたＣＭＯＳイメージセンサー及びその製造方法を提供することにその目的がある。
上記目的を達成するための本発明に係るＣＭＯＳイメージセンサーは、アクティブ領域と素子分離領域とで定義された第１導電型の半導体基板と、前記半導体基板の素子分離領域に形成される素子分離膜と、前記半導体基板のアクティブ領域に形成される第２導電型の拡散領域と、前記素子分離膜と第２導電型の拡散領域との間に形成される第１導電型のドーピング領域及び絶縁膜とを含むことを特徴とする。
また、上記目的を達成するための本発明に係るＣＭＯＳイメージセンサーの製造方法は、アクティブ領域と素子分離領域とで定義された第１導電型の半導体基板に酸化膜と窒化膜を順次形成する段階と、前記窒化膜を選択的にエッチングする段階と、前記エッチングした窒化膜をマスクに用いて前記半導体基板の表面内に第１導電型のドーピング領域を形成する段階と、前記エッチングした窒化膜の両側面に側壁スペーサーを形成する段階と、前記エッチングした窒化膜及び側壁スペーサーをマスクに用いて前記酸化膜及び半導体基板を選択的に除去してトレンチを形成する段階と、前記トレンチの内部表面に絶縁膜を形成する段階と、前記トレンチの内部の前記絶縁膜上に素子分離膜を形成する段階と、前記側壁スペーサー、窒化膜及び酸化膜を除去する段階と、前記第１導電型のドーピング領域及び絶縁膜によって前記素子分離膜と一定の間隔を有するように前記半導体基板のアクティブ領域に第２導電型の拡散領域を形成する段階とを備えることを特徴とする。
本発明に係るＣＭＯＳイメージセンサー及びその製造方法には次のような効果がある。
第一に、フォトダイオード領域と素子分離膜の間の境界部にはフォトダイオード形成用の不純物イオンが注入されないようにするので、前記フォトダイオード領域と前記素子分離膜の間の境界面にイオン注入及び熱酸化を実施して欠陥を防止できる。
第二に、前記フォトダイオード領域と前記素子分離膜の間の境界部にＰ+型のドーピング領域と熱酸化膜を形成することで、前記フォトダイオード領域と素子分離膜の間の境界部で発生可能な暗電流を最小化してＣＭＯＳイメージセンサーの動作信頼性を向上させることができる。
第三に、垂直イオン注入が可能で素子分離膜の下部から誘導されえる漏洩電流、特に、ＣＭＯＳイメージセンサーで問題とされるクロストルク（隣接ピクセル間の干渉現象）を未然に防止できる。
また、本発明のウェーハ運搬装置はその構成が簡単で製作費用が最小化され、既存のウェーハ運搬装置にも適用可能な長所がある。
以下、添付の図面に基づいて本発明に係るＣＭＯＳイメージセンサー及びその製造方法をより詳細に説明する。
図３は、図１のII−II′線による本発明に係るＣＭＯＳイメージセンサーのフォトダイオードとリセットトランジスタを示す断面図である。
図３に示したように、Ｐ++型の半導体基板２００上にＰ-型のエピ層（Ｐ−ＥＰＩ）２０１が形成される。そして、アクティブ領域（図１の１０）と素子分離領域とで定義された前記半導体基板２００の素子分離領域に素子分離膜２２０が形成される。
ここで、前記半導体基板２００のアクティブ領域はフォトダイオード領域とトランジスタ領域とで定義されている。
図３に示したように、Ｐ++型の半導体基板２００上にＰ-型のエピ層（Ｐ−ＥＰＩ）２０１が形成される。そして、アクティブ領域（図１の１０）と素子分離領域とで定義された前記半導体基板２００の素子分離領域に素子分離膜２２０が形成される。
ここで、前記半導体基板２００のアクティブ領域はフォトダイオード領域とトランジスタ領域とで定義されている。
図１のリセットトランジスタのためのエピ層１０１上にゲート絶縁膜２２１を介在してゲート２２３が形成され、前記ゲート２２３の両側面に絶縁膜の側壁２２５が形成される。そして、前記フォトダイオード領域（図１のＰＤ）の前記エピ層２０１にはｎ-型拡散領域２３１が形成される。
また、前記ゲート２２３の一側の半導体基板２００の表面内にソース／ドレイン領域（Ｓ／Ｄ）が形成されるが、前記ソース／ドレイン領域（図１のＳ／Ｄ）は高濃度のｎ型拡散領域（ｎ+）２２６と、低濃度のｎ型拡散領域（ｎ-）２２４とで形成される。
一方、本発明は素子分離膜２２０がフォトダイオード領域のｎ−型拡散領域２３１と接することで引き起される従来の問題点、即ち、暗電流の発生を防止するために、前記素子分離膜２２０と前記ｎ−型拡散領域２３１との間にＰ+ドーピング領域２１０と熱酸化膜２１１が形成されている。
ここで、前記Ｐ+型ドーピング領域２１０と熱酸化膜２１１によって、フォトダイオード領域の形成時に注入されるｎ-型イオンが前記素子分離膜２２０の境界に注入されることを防止して、ｎ-型拡散領域２３１が素子分離膜２２０と接することを防止している。
一方、前記熱酸化膜２１１の形成は、前記Ｐ+型ドーピング領域２１０を構成するホウ素（Ｂ）の側面拡散が前記熱酸化時の格子間の接合によって増加する現象を用いることで、後続するウェルアニール（well anneal）工程で前記Ｐ+型ドーピング領域２１０のホウ素がフォトダイオード領域のｎ−型拡散領域２３１に拡散されることを防止するためのものである。
図４Ａないし図４Ｆは、本発明に係るＣＭＯＳイメージセンサーの製造方法を示す工程断面図である。
ここで、本発明はＣＭＯＳイメージセンサーで素子分離領域とアクティブ領域とで定義された半導体基板に素子分離膜とフォトダイオード領域を形成する方法を中心に説明する。
ここで、本発明はＣＭＯＳイメージセンサーで素子分離領域とアクティブ領域とで定義された半導体基板に素子分離膜とフォトダイオード領域を形成する方法を中心に説明する。
図４Ａに示したように、高濃度の第１導電型（Ｐ++型）単結晶シリコンなどの半導体基板２００にエピタキシャル工程で低濃度の第１導電型（Ｐ-型）エピ層２０１を形成する。
ここで、前記エピ層２０１は、フォトダイオードで空乏領域を大きくかつ深く形成して、光電荷を集めるための低電圧フォトダイオードの能力を増加させ、さらに光感度を向上させるためである。
ここで、前記エピ層２０１は、フォトダイオードで空乏領域を大きくかつ深く形成して、光電荷を集めるための低電圧フォトダイオードの能力を増加させ、さらに光感度を向上させるためである。
次いで、前記エピ層２０１を含む半導体基板２００上に酸化膜２０２を形成し、前記酸化膜２０２上に窒化膜２０３を形成する。次いで、前記窒化膜２０３を選択的に除去し、前記選択的に除去された窒化膜２０３をマスクに用いて前記半導体基板２００の全面に高濃度のｐ型不純物イオンをドーピングして、前記半導体基板２００の表面内にＰ+型ドーピング領域２１０を形成する。
ここで、前記高濃度のｐ型不純物イオンは、ＢまたはＢＦ2を用いる。
ここで、前記高濃度のｐ型不純物イオンは、ＢまたはＢＦ2を用いる。
図４Ｂに示したように、前記窒化膜２０３を含む半導体基板２００の全面に絶縁膜を形成した後、エッチバック工程を実施して前記窒化膜２０３の両側面に側壁スペーサー２０４を形成する。
次いで、前記窒化膜２０３及び側壁スペーサー２０４をマスクに用いて前記露出した酸化膜２０２を選択的に除去する。
図４Ｃに示したように、前記窒化膜２０３及び側壁スペーサー２０４をマスクに用いて前記Ｐ+型ドーピング領域２１０が形成された半導体基板２００を選択的に除去して、所定の深さを有するトレンチ２０５を形成する。
ここで、前記トレンチ２０５は前記Ｐ+型ドーピング領域２１０より低く形成され、前記トレンチ２０５の周囲には前記Ｐ+型ドーピング領域２１０が形成されている。
ここで、前記トレンチ２０５は前記Ｐ+型ドーピング領域２１０より低く形成され、前記トレンチ２０５の周囲には前記Ｐ+型ドーピング領域２１０が形成されている。
図４Ｄに示したように、前記半導体基板２００に熱酸化工程を実施して、前記トレンチ２０５の表面に熱酸化膜２０６を形成する。
一方、前記熱酸化膜２１１の形成は、前記Ｐ+型ドーピング領域２１０を構成するホウ素（Ｂ）の側面拡散が前記熱酸化時の格子間の接合によって増加することを用いることで、後続するウェルアニール工程で前記Ｐ+型ドーピング領域２１０のホウ素がフォトダイオード領域のｎ-型ドーピング領域２３１に拡散されることを防止するためのものである。
図４Ｅに示したように、前記トレンチ２０５の内部に素子分離膜２２０を形成し、前記側壁スペーサ２０４、窒化膜２０３、酸化膜２０２を除去する。
即ち、前記素子分離膜２２０は、前記トレンチ２０５を含む半導体基板２００の全面にＳＯＧ（Spin On Glass）またはＵＳＧ（Undoped Silicate Glass）、ＴＥＯＳ系列の絶縁膜を蒸着した後、全面に化学機械研磨（ＣＭＰ）法、またはエッチバック工程を行って形成し、前記窒化膜２０３及び酸化膜２０２を除去する。
即ち、前記素子分離膜２２０は、前記トレンチ２０５を含む半導体基板２００の全面にＳＯＧ（Spin On Glass）またはＵＳＧ（Undoped Silicate Glass）、ＴＥＯＳ系列の絶縁膜を蒸着した後、全面に化学機械研磨（ＣＭＰ）法、またはエッチバック工程を行って形成し、前記窒化膜２０３及び酸化膜２０２を除去する。
図４Ｆに示したように、前記半導体基板２００にフォトレジスト（図示せず）を塗布した後、露光及び現像工程でパターニングしてフォトダイオード領域をオープンし、前記パターニングされたフォトレジストをマスクに用いてｎ-型不純物イオンを注入して、前記フォトダイオード領域にｎ-型拡散領域２３１を形成する。
ここで、図示してはいないが、前記ｎ-型拡散領域２３１を形成する前に前記半導体基板２００のアクティブ領域に通常の工程でゲート絶縁膜を介在して、各ゲートを形成する。
したがって、前記ｐ+型ドーピング領域２１０と熱酸化膜２１１は、前記ｎ-型拡散領域２３１の形成時にｎ-型拡散領域２３１と素子分離膜２２０との間に配置されるので、前記フォトダイオードと素子分離膜２２０との境界部から発生する暗電流を低減させる。
一方、前記ｎ-型拡散領域２３１上にＰ0拡散領域（図示せず）を更に形成することもできる。
以上で説明した内容を通じて当業者であれば本発明の技術思想を離脱しない範囲で多様な変更及び修正が可能なことが分かる。したがって、本発明の技術的な範囲は実施例に記載された内容に限定されるものではなく、特許請求範囲によって定められなければならない。
２００ 半導体基板
２０１ エピ層
２０２ 酸化膜
２０３ 窒化膜
２０４ 側壁スペーサ
２０５ トレンチ
２１０ Ｐ+ドーピング領域
２１１ 熱酸化膜
２２０ 素子分離膜
２３１ ｎ-型拡散領域
２０１ エピ層
２０２ 酸化膜
２０３ 窒化膜
２０４ 側壁スペーサ
２０５ トレンチ
２１０ Ｐ+ドーピング領域
２１１ 熱酸化膜
２２０ 素子分離膜
２３１ ｎ-型拡散領域
Claims (9)
- アクティブ領域と素子分離領域とで定義された第１導電型の半導体基板と、
前記半導体基板の素子分離領域に形成される素子分離膜と、
前記半導体基板のアクティブ領域に形成される第２導電型の拡散領域と、
前記素子分離膜と第２導電型の拡散領域との間に形成される第１導電型のドーピング領域及び絶縁膜とを含むことを特徴とするＣＭＯＳイメージセンサー。 - 前記絶縁膜は熱酸化膜であることを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
- 前記絶縁膜は５０〜５００Åの厚さを有することを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
- 前記第１導電型のドーピング領域は、ＢまたはＢＦ2イオンを注入して形成されることを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
- アクティブ領域と素子分離領域とで定義された第１導電型の半導体基板に酸化膜と窒化膜を順次形成する段階と、
前記窒化膜を選択的にエッチングする段階と、
前記エッチングした窒化膜をマスクに用いて前記半導体基板の表面内に第１導電型のドーピング領域を形成する段階と、
前記エッチングした窒化膜の両側面に側壁スペーサーを形成する段階と、
前記エッチングした窒化膜及び側壁スペーサーをマスクに用いて前記酸化膜及び半導体基板を選択的に除去してトレンチを形成する段階と、
前記トレンチの内部表面に絶縁膜を形成する段階と、
前記トレンチの内部の前記絶縁膜上に素子分離膜を形成する段階と、
前記側壁スペーサー、窒化膜及び酸化膜を除去する段階と、
前記第１導電型のドーピング領域及び絶縁膜によって前記素子分離膜と一定の間隔を有するように前記半導体基板のアクティブ領域に第２導電型の拡散領域を形成する段階とを備えることを特徴とするＣＭＯＳイメージセンサーの製造方法。 - 前記絶縁膜はトレンチが形成された半導体基板を８００〜１１５０℃で熱酸化して形成することを特徴とする請求項５に記載のＣＭＯＳイメージセンサーの製造方法。
- 前記絶縁膜は５０〜５００Åの厚さで形成することを特徴とする請求項５に記載のＣＭＯＳイメージセンサーの製造方法。
- 前記第１導電型のドーピング領域はＢまたはＢＦ2イオンを注入して形成されることを特徴とする請求項５に記載のＣＭＯＳイメージセンサーの製造方法。
- 前記側壁スペーサーは窒化膜を形成した後、エッチバックして形成することを特徴とする請求項５に記載のＣＭＯＳイメージセンサーの製造方法。
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