KR101030296B1 - 반도체 소자의 소자 분리막 및 그 형성 방법 - Google Patents

Abstract

반도체 소자의 소자 분리막 및 그 형성 방법이 개시된다. 상기 반도체 소자의 소자 분리막 형성 방법은 제1 도전형 반도체 기판 상에 마스크를 형성하는 단계, 상기 마스크를 이용하여 상기 제1 도전형 반도체 기판에 제2 도전형 도펀트를 주입하고 주입된 도펀트를 수평 확산시켜 도펀트 확산 영역을 형성하는 단계, 상기 마스크를 이용하여 도펀트 확산 영역이 형성된 반도체 기판을 식각하여 트랜치를 형성하는 단계, 및 상기 마스크를 제거하고, 상기 트랜치 내부에 절연물질을 매립하여 소자 분리막을 형성하는 단계를 포함한다.

STI(Shallow trench isolation), 포토레지스트.

Description

반도체 소자의 소자 분리막 및 그 형성 방법{Shallow trench isolation of semiconductor device and method of manufacturing the same}

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 반도체 소자의 소자 분리막 및 그 형성 방법에 관한 것이다.

현재 반도체 제조 기술은 고집적화와 고성능화를 요구한다. 따라서 MOSFET의 게이트 선폭 축소 기술과 더불어 소자의 격리 기술이 반도체 소자의 고집적화에 가장 밀접하게 연관되어 있고, 이를 향상시키기 위하여 각 분야에서 많은 노력을 기울이고 있다.

이에 부응하기 위해 소자 격리 기술에서는 주로 R-LOCOS(Recessed-Local Oxidation of Silicon) 기술로 반도체 소자의 고집적화에 어느 정도 효과를 나타내었다. 그러나 0.25um이하부터는 거의 모든 소자에는 트랜치(trench) 형성 기술을 이용하여 소자 분리막(Shallow Trench Isolation, STI)을 형성하고 있다.

이러한 트랜치 형성 기술에서는 STI 형성을 위하여 트랜치를 형성하게 되는데, 상기 트랜치 형성을 위한 건식 식각 공정에 의하여 상기 STI의 상부 코너(top corner)가 플라즈마 데미지(plasma damage)를 입게 되고, 상부 코너의 라운딩 프로 라일(profile)이 양호하지 않게 되는 문제점이 있으며, 또한 상기 STI 표면 처리를 위한 산화 공정(oxidation process) 진행시 상기 트랜치의 상부 코너 영역에 산화막이 잘 생성되지 않는다. 결국 상기 트랜치의 상부 코너 영역에 형성되는 산화막의 두께가 얇아지게 됨에 따라 접합 누설(Junction leakage)이 발생하여 반도체 소자의 신뢰성이 나빠지게 될 수 있다.

본 발명이 이루고자 하는 기술적 과제는 소자 분리막의 상부 코너 영역에서 발생될 수 있는 접합 누설을 방지할 수 있는 반도체 소자의 소자 분리막 및 그 형성 방법을 제공하는데 있다.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는

활성 영역 및 소자 분리 영역으로 정의되는 제1 도전형 반도체 기판, 상기 소자 분리 영역에 형성된 소자 분리막, 및 상기 소자 분리막의 상부 모서리에 인접한 반도체 기판 내에 형성되며 제2 도전형 도펀트가 확산된 도펀트 확산 영역을 포함한다.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은 제1 도전형 반도체 기판 상에 마스크를 형성하는 단계, 상기 마스크를 이용하여 상기 제1 도전형 반도체 기판에 제2 도전형 도펀트를 주입하고 주입된 도펀트를 수평 확산시켜 도펀트 확산 영역을 형성하는 단계, 상기 마 스크를 이용하여 도펀트 확산 영역이 형성된 반도체 기판을 식각하여 트랜치를 형성하는 단계, 및 상기 마스크를 제거하고, 상기 트랜치 내부에 절연물질을 매립하여 소자 분리막을 형성하는 단계를 포함한다.

본 발명의 실시 예에 따른 반도체 소자의 소자 분리막 및 그 형성 방법은 소자 분리막의 상부 모서리에 인접하여 형성되는 제2 도전형 도펀트 확산 영역과 상기 제1 도전형 반도체 기판과의 접합면에 형성되는 에너지 장벽을 이용하여 접합 누설을 방지할 수 있는 효과가 있다.

또한 본 발명의 실시 예에 따른 반도체 소자의 소자 분리막 및 그 형성 방법은 소자 분리막의 상부 코너 라운딩 공정을 생략하더라도 접합 누설을 효과적으로 방지할 수 있으며, 상기 소자 분리막 형성을 위한 트랜치를 식각하는 공정시 도펀트 확산 영역이 형성된 반도체 기판을 식각하는 것이 도펀트가 도핑되지 않은 반도체 기판을 식각하는 것보다 식각 속도가 빨라 공정 시간을 줄일 수 있는 효과가 있다.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.

도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타내는 단면도이다. 도 1을 참조하면, 상기 반도체 소자는 반도체 기판(110), 소자 분리막(140), 및 도펀트 확산 영역(Dopant diffusion region, 127-1)을 포함한다.

상기 반도체 기판(110)은 제1 도전형(예컨대, P형) 기판일 수 있다.

상기 소자 분리막(140)은 활성 영역 및 소자 분리 영역으로 정의되는 상기 반도체 기판(110)의 소자 분리 영역에 형성된다.

상기 도펀트 확산 영역(127-1)은 상기 소자 분리막(140)의 상부 양쪽 모서리(124)에 인접한 반도체 기판 내에 형성된다. 상기 도펀트 확산 영역(127-1)은 제2 도전형(예컨대, N형) 도펀트 확산 영역일 수 있다.

예컨대, 상기 반도체 기판(110)이 P형 기판일 때, 상기 도펀트 확산 영역(127)은 N형 도펀트(예컨대, P, As, Sb)가 주입되어 확산된 영역일 수 있다. 반대로 상기 반도체 기판(110)이 N형 기판일 때, 상기 도펀트 확산 영역(127)은 P형 도펀트(예컨대,B, Al, Ga, In)가 주입되어 확산된 영역일 수 있다.

상기 반도체 기판(110)과 상기 도펀트 확산 영역(127-1) 사이에는 접합면(128)이 형성된다. 상기 반도체 기판(110)과 상기 도펀트 확산 영역(127-1)은 각각 상반된 타입의 도펀트가 도핑됨에 따라 상기 접합면(128)을 경계로 서로 다른 불순물층이 접합된 상태가 된다.

서로 다른 불순물층을 접합되고 열적 평형 상태에서 페르미 준위와 진성 준위의 차이가 발생하게 되면 접합면을 경계로 에너지 장벽이 형성된다. 따라서 상기 반도체 기판(110)과 상기 도펀트 확산 영역(127-1) 사이의 접합면(128)을 경계로 에너지 장벽이 형성되며, 이러한 에너지 장벽에 의하여 전자나 도너(donor)가 상기 접합면을 타고 넘어가는 것을 막아 접합 누설을 방지할 수 있다.

상기 도펀트 확산 영역(127-1)이 형성되는 범위는 상기 소자 분리막(140)의 모서리(124)에 인접한 반도체 기판(110)의 표면에만 한정되는 것은 아니다. 예컨대, 상기 소자 분리막(140)의 양측면과 상기 반도체 기판(110)과의 접촉면을 따라 형성될 수도 있다.

도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법을 나타내는 공정 단면도이다. 도 2a를 참조하면, 제1 도전형 반도체 기판(110) 상에 CVD 증착법(Chemical Vapor Deposition)을 이용하여 절연막(115)을 형성한다. 예컨대, 상기 절연막(115)은 질화막(Nitride layer)일 수 있다.

상기 질화막(115) 상에 포토리쏘그라피(phtolithography) 공정을 수행하여 소자 분리막 형성용 트랜치를 형성하기 위한 포토레지스트 패턴(120)을 형성한다. 예컨대, 상기 포토레지스트 패턴(120)은 상기 반도체 기판(110)의 소자 분리 영역을 노출시키는 개구부를 갖도록 형성될 수 있다.

다음으로 도 2b에 도시된 바와 같이, 상기 포토레지스트 패턴(120)을 식각 마스크로 이용하여 상기 포토레지스트 패턴(120)에 의해 노출된 질화막(115)을 식각하여 질화막 패턴(115-1)을 형성한다. 예컨대, 반응성 이온 식각(Reactive ion etching)을 통하여 노출된 질화막(115)을 식각하여 제거할 수 있다. 상기 노출된 질화막(115)을 완전히 제거함으로써 노출된 반도체 기판(110)을 소정의 깊이만큼 식각하여 반도체 기판(110) 내부로 움폭 파인 영역, 즉 리세스 영역(recess region, 122)을 형성한다.

상기 반도체 기판 내부로 리세스 영역(122)을 형성하는 이유는 후술할 도펀 트 주입 및 확산 공정을 통하여 형성될 도펀트 확산 영역을 상기 질화막 패턴(115-1) 하부 방향으로 쉽게 형성하기 위함이다.

다음으로 도 2c에 도시된 바와 같이, 상기 포토레지스트 패턴(120) 및 상기 질화막 패턴(115-1)을 마스크로 이용하여 상기 리세스 영역(122) 하부의 반도체 기판(110)에 제2 도전형 도펀트(dopant)를 주입하여 도펀트 주입층(125)을 형성한다.

예컨대, 상기 반도체 기판(110)이 P형 기판일 때, 상기 제2 도전형 도펀트는 N형이고, 상기 반도체 기판(110)이 N형 기판일 때, 상기 제2 도전형 도펀트는 P형 일 수 있다. 이때 상기 포토레지스트 패턴(120) 및 상기 질화막 패턴(115-1)을 도펀트 주입 마스크로 이용하므로 별도로 마스크를 형성할 필요가 없다.

다음으로 도 2d에 도시된 바와 같이, 포토레지스트 스트립(photoresist strip) 공정을 통하여 상기 포토레지스트 패턴(120)을 제거하고, 클리닝 공정을 통하여 잔류하는 포토레지스트를 제거한다.

이어서 열적 확산 공정(diffusion process)을 통하여 상기 리세스 영역(122) 하부의 반도체 기판(110)에 주입된 도펀트를 수평 확산(lateral diffusion)시킴으로써 도펀트 확산 영역(127)을 형성한다.

상기 도펀트 확산 영역(127)의 범위는 도펀트 주입 에너지 또는 확산 시간에 의해 조절이 가능하다.

상기 도펀트 확산 영역(127)은 도 2d에 도시된 바와 같이, 상기 리세스 영역(122)과 인접한 질화막 패턴(115-1)의 하부 영역에도 형성된다. 상기 질화막 패턴(115-1)의 하부 영역에 형성되는 도펀트 확산 영역(127)은 추후에 형성될 트랜치 의 모서리 부분을 감싸기에 충분하도록 형성되는 것이 바람직하다.

다음으로 도 2e에 도시된 바와 같이, 상기 질화막 패턴(115-1)을 식각 마스크로 이용하여 노출된 상기 리세스 영역(122)이 형성된 반도체 기판(110)을 식각하여 트랜치(130)를 형성한다. 이때 상기 질화막 패턴(115-1)에 의해 노출되는 도펀트 확산 영역이 식각됨으로써 상기 트랜치(130)의 양쪽 모서리(124)에 인접한 도펀트 확산 영역(127-1)만이 잔류하게 된다. 상기 트랜치(130)의 양쪽 모서리(124)에 인접하여 잔류하는 도펀트 확산 영역(127-1)의 범위는 도펀트 주입 에너지 또는 확산 시간 등에 의하여 결정될 수 있다.

이때 상기 트랜치(130)를 식각하는 공정시 도펀트 확산 영역(127)이 형성된 반도체 기판을 식각하는 것이 도펀트가 도핑되지 않은 반도체 기판을 식각하는 것보다 식각 속도가 빨라 식각 공정 시간을 줄일 수 있다.

상기 잔류하는 도펀트 확산 영역(127-1)은 상기 트랜치(130)의 양쪽 모서리(124) 각각으로부터 상기 반도체 기판(110)의 표면 및 상기 트랜치(130)의 측벽으로 형성될 수 있다. 확산 범위는 상술한 바와 같이 도펀트 주입 에너지 또는 확산 시간에 의해 조절이 가능하다.

다음으로 도 2f에 도시된 바와 같이 상기 질화막 패턴(115-1)을 제거한 후 상기 트랜치(130) 내부에 절연 물질(예컨대, 산화막)을 매립하여 소자 분리막(140)을 형성한다.

상기 반도체 기판(110)이 P형일 때, 상기 도펀트 확산 영역(127-1)은 N형이고, 상기 반도체 기판(110)이 N형일 때, 상기 도펀트 확산 영역(127-1)은 P형이 될 수 있다. 따라서 열적 평형 상태에서 상기 반도체 기판(110)과 상기 잔류하는 도펀트 확산 영역(127-1)의 접합면(128)을 경계로 에너지 장벽이 형성된다. 이러한 에너지 장벽으로 인하여 원하지 않는 도너들(예컨대, 전자(e))이 상기 소자 분리막(140)의 표면 경계 영역, 특히 모서리 경계 영역을 통하여 활성 영역에서 소자 분리 영역을 넘어가는 접합 누설이 방지될 수 있다.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1은 본 발명의 실시 예에 따른 반도체 소자의 소자 분리막을 나타내는 단면도이다.

도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법을 나타내는 공정 단면도이다.

<도면 주요 부분에 대한 부호의 설명>

110: 제1 도전형 반도체 기판, 115: 질화막,

115-1: 질화막 패턴, 120: 포토레지스트 패턴

125: 도펀트 주입층, 127: 도펀트 확산 영역,

130: 트랜치, 140: 소자 분리막.

Claims (5)

1. 삭제
2. 제1 도전형 반도체 기판 상에 마스크를 형성하는 단계;

   상기 마스크에 의해 노출된 제1 도전형 반도체 기판에 리세스 영역을 형성하는 단계;

   상기 마스크를 이용하여 상기 리세스 영역 하부에 제2 도전형 도펀트를 주입하는 단계;

   상기 주입된 제2 도전형 도펀트를 상기 리세스 영역에 인접한 마스크 하부 영역까지 수평 확산하여 도펀트 확산 영역을 형성하는 단계;

   상기 마스크를 이용하여 도펀트 확산 영역이 형성된 반도체 기판을 식각하여 트랜치를 형성하는 단계; 및

   상기 마스크를 제거하고, 상기 트랜치 내부에 절연물질을 매립하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
3. 삭제
4. 제2항에 있어서,

   상기 제1 도전형 반도체 기판은 P형 기판이고, 상기 제2 도전형 도펀트는 N형 도펀트인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법
5. 제2항에 있어서, 상기 트랜치를 형성하는 단계는,

   상기 마스크에 의해 노출되는 도펀트 확산 영역을 식각함으로써 상기 트랜치의 양쪽 모서리에 인접한 도펀트 확산 영역만이 잔류하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.

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