KR100774788B1 - 반도체 소자의 제조방법 및 구조 - Google Patents
반도체 소자의 제조방법 및 구조 Download PDFInfo
- Publication number
- KR100774788B1 KR100774788B1 KR1020060098414A KR20060098414A KR100774788B1 KR 100774788 B1 KR100774788 B1 KR 100774788B1 KR 1020060098414 A KR1020060098414 A KR 1020060098414A KR 20060098414 A KR20060098414 A KR 20060098414A KR 100774788 B1 KR100774788 B1 KR 100774788B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- insulating film
- nitride film
- silicon nitride
- film
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 230000005669 field effect Effects 0.000 title description 2
- 238000002955 isolation Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 17
- 239000010703 silicon Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 23
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 13
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 abstract description 26
- 239000002784 hot electron Substances 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract 8
- 230000000694 effects Effects 0.000 description 9
- 239000000969 carrier Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000007800 oxidant agent Substances 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000005527 interface trap Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/765—Making of isolation regions between components by field effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 소자의 제조방법 및 구조에 관한 것으로, 더욱 상세하게는 핫 전자에 의한 펀치쓰루 현상을 방지할 수 있는 반도체 소자의 제조방법 및 구조에 관한 것이다.
본 발명의 반도체 소자의 제조방법은 셀로우 트랜치 아이솔래이션 방식으로 소자 분리막을 형성하여 액티브 영역을 구현하는 STI 단계; 실리콘 질화막을 증착하는 증착 단계; 필드 영역과 인접한 액티브 영역의 일부분이 노출되도록 상기 실리콘질화막을 패터닝하는 부분 사진/식각 단계; 상기 실리콘질화막을 마스크로 하여 필드 영역과 인접한 액티브 영역의 일부분을 산화시키는 부분 산화 단계; 상기 실리콘질화막을 제거하는 질화막 제거단계; 그리고 게이트절연막을 형성한 후 게이트막을 증착하고나서 게이트를 패터닝하는 게이트 형성단계;를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조방법 및 구조에 의하면 액티브 영역과 소자분리 영역의 경계면에 게이트 절연막보다 두꺼운 절연막을 구비함으로써 핫 전자에 의한 펀치쓰루 현상을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
핫 캐리어 효과(hot carrier effect), 단 채널 효과(short channel effect), HEIP(hot electron induced punch-through), STI(shallow trench isolation)
Description
도 1은 종래의 기술에 따른 게이트 채널 가장자리에 형성된 탭을 보여주기 위한 레이아웃도,
도 2는 본 발명의 일실시예에 따른 반도체 소자의 레이아웃도,
도 3a 내지 도 3d는 도 2의 AA'선을 잘라서 본 반도체 소자의 제조방법을 설명하는 단면도.
*도면의 주요부분에 대한 부호의 설명*
10 : 탭 20 : 액티브 영역, 실리콘 기판
21 : 트랜치 마스크 22 : 에지 마스크
30 : 필드 영역, 필드 절연막 40 : 실리콘질화막
50 : 게이트절연막 60 : 게이트
본 발명은 반도체 소자의 제조방법 및 구조에 관한 것으로, 더욱 상세하게는 핫 전자에 의한 펀치쓰루 현상을 방지할 수 있는 반도체 소자의 제조방법 및 구조에 관한 것이다.
일반적으로 전계효과 반도체 소자에서 캐리어(전자 또는 정공)가 주위의 온도에 의해 얻을 수 있는 것보다 더 많은 운동 에너지(kinetic energy)를 얻을 수 있는데 이러한 캐리어를 '핫 캐리어(hot carrier)'라고 부른다.
핫 캐리어 효과(hot carrier effect)는 주로 핫 전자(hot electron)에 의해서 기판전류, 게이트 전류, 인터페이스 트랩(interface trap) 등을 발생시키는 것을 말한다.
이러한 핫 캐리어 효과는 최근 고집적화에 따른 반도체 소자의 크기가 급속히 감소함에 따라, 특히 단 채널 소자(short channel device)의 경우 더욱 심각한 영향을 미친다.
한편 종래의 능동 소자를 분리시키는 소자 분리막은 LOCOS(local oxidation of silicon) 방식에 의하여 수행되어 왔으나, 최근 셀로우 트랜치 아이솔래이션(shallow trench isolation, 이하 'STI'라 한다) 방식으로 소자 분리막을 형성하는 방식이 도입되어 적용범위가 확대되고 있다.
상기 STI 방식은 반도체 기판에 분리 영역을 구획하는 트랜치(trench)를 형성하고, 상기 트랜치 내부를 절연 물질로 매립하여 소자 분리막을 형성하는 기술이다.
이러한 STI 방식에 의한 소자 분리막 형성방법은 형성되는 활성영역의 가장 자리 부분에 각을 형성하게 되며, 이곳에서 전계 집중 효과(electric field crowding effect)가 발생한다.
특히 P-채널 반도체 소자의 경우 액티브 영역 가장자리를 지나가는 게이트 영역에서 전계 집중 효과로 인해 HEIP(hot electron induced punch-through, 이하 'HEIP'라 한다) 현상이 발생한다.
상기 HEIP 현상은 소자 분리막의 트랩 사이트에 포획된 핫 전자에 의하여 채널 길이는 실질적으로 감소하게 되며, 특히 단 채널 소자에 있어서 결국 소스의 공핍 영역과 드레인의 공핍 영역이 서로 만나게 되는 현상을 말한다.
이러한 HEIP 현상으로 인한 반도체 소자의 특성 열화를 극복하기 위해 여러 가지 방법들이 시도되고 있다. 예컨대, 첨부된 도 1에 도시한 바와 같이 게이트 채널 가장자리에 탭(tab)(10)을 붙여 게이트의 가장자리 부분만 선택적으로 게이트 길이가 늘어난 효과를 주는 방법이 대한민국 공개특허 제10-2006-0025069 또는 대한민국 공개특허 제10-2006-0080175에 소개되어 있다.
그러나 이웃한 게이트 사이의 간격이 충분하지 않으면, 게이트끼리 서로 연결되는 문제가 발생하고, 또 게이트 탭의 라운딩 현상으로 인해 게이트 길이가 길어지는 효과가 충분하지 않다는 문제점이 있다.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 액티브 영역과 소자분리 영역의 경계면에 게이트 절연막보다 두꺼운 절연막을 형성하여 핫 전자에 의한 펀치쓰루 현상을 방지할 수 있는 반도체 소자의 제조방법 및 구조를 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 제조방법은 셀로우 트랜치 아이솔래이션 방식으로 소자 분리막을 형성하여 액티브 영역을 구현하는 STI 단계; 실리콘 질화막을 증착하는 증착 단계; 필드 영역과 인접한 액티브 영역의 일부분이 노출되도록 상기 실리콘질화막을 패터닝하는 부분 사진/식각 단계; 상기 실리콘질화막을 마스크로 하여 필드 영역과 인접한 액티브 영역의 일부분을 산화시키는 부분 산화 단계; 상기 실리콘질화막을 제거하는 질화막 제거단계; 그리고 게이트절연막을 형성한 후 게이트막을 증착하고나서 게이트를 패터닝하는 게이트 형성단계;를 포함하여 이루어진 것을 특징으로 한다.
또한, 상기 증착 단계는 1000 ~ 2000Å 두께의 실리콘질화막을 증착하는 것을 특징으로 한다.
본 발명의 반도체 소자의 구조는, P 또는 N 형의 실리콘 기판; 상기 실리콘 기판의 측면을 둘러싸면서 형성된 필드 절연막; 상기 실리콘 기판의 상면에 형성된 게이트 절연막; 및 상기 게이트 절연막의 상면에 형성된 게이트;로 이루어진 반도체 소자의 구조에 있어서, 상기 게이트 절연막은 상기 필드 절연막과 인접한 가장자리 부분이 가운데 부분보다 두껍게 형성되는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작 용을 상세히 설명하면 다음과 같다.
도 2는 본 발명의 일실시예에 따른 반도체 소자의 레이아웃도이고, 도 3a 내지 도 3d는 도 2의 AA'선을 잘라서 본 반도체 소자의 제조방법을 설명하는 단면도이다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법은 STI 단계, 증착 단계, 부분 사진/식각 단계, 부분 산화 단계, 질화막 제거단계 그리고 게이트 형성단계를 포함하여 이루어져 있다.
첨부된 도 2 또는 도 3a를 참조하면, 상기 STI 단계는 셀로우 트랜치 아이솔래이션 방식으로 소자 분리막을 형성하여 액티브 영역을 구현하는 단계이다. 즉 트랜치 사진/식각 공정을 수행한 후 필드 절연막 매립공정과 화학적기계적 연마 공정에 의하여 액티브 영역(20) 및 필드 영역(30)을 구획하는 단계이다.
상기 증착 단계는 실리콘 질화막을 증착하는 단계이다. 이 단계에서 증착되는 실리콘질화막(40)은 선택적 산화 공정에서 마스크 역할을 하기 위한 것으로서, 실리콘질화막(40)의 하부에는 산화막이 형성되지 않는 특성을 이용하는 것이다. 필요에 따라서는 실리콘 기판에 가해지는 스트레스(stress)를 완화하기 위해 상기 실리콘질화막(10)의 하부에 실리콘산화막을 형성시키는 것도 가능하다.
첨부된 도 3b를 참조하면, 상기 부분 사진/식각 단계는 필드 영역과 인접한 액티브 영역의 일부분이 노출되도록 상기 실리콘질화막을 패터닝하는 단계이다. 따라서 이 단계에서 사용되는 마스크는 상기 트랜치 사진/식각 공정에서 사용된 마스 크보다 작은 마스크를 사용해야 한다. 예를 들어 첨부된 도 2는 상기 트랜치 사진/식각 공정에서 사용되는 트랜치 마스크(21)와 부분 사진/식각 공정에서 사용되는 에지 마스크(22)의 크기 차이를 보여준다.
첨부된 도 3c를 참조하면, 상기 부분 산화 단계는 상기 실리콘질화막을 마스크로 하여 필드 영역과 인접한 액티브 영역의 일부분(30a)을 산화시키는 단계이다. 이 단계에서 사용되는 실리콘질화막(40)은 막의 밀도가 커서 산화제의 침투와 확산이 어렵기 때문에 선택적 산화 공정(selective oxidation process)에서 마스크의 역할을 한다.
상기 질화막 제거단계는 상기 실리콘질화막을 제거하는 단계이다. 이 단계에서 실리콘질화막(40)의 제거는 통상적으로 사용되는 고온의 인산용액(hot phosphoric acid)에 의한 습식제거 방식으로 제거하는 것이 바람직하다.
첨부된 도 3d를 참조하면, 상기 게이트 형성단계는 게이트절연막(50)을 형성한 후 게이트막(60)을 증착하고나서 게이트를 패터닝하는 단계이다. 이 단계 이후로 진행되는 공정은 통상의 반도체 소자의 제조 공정과 다를 바 없으므로 상세한 설명은 생략한다.
따라서 상기 부분 산화 단계에서 형성된 실리콘산화막(이하 '에지 산화막'이라 한다)(30a)이 상기 액티브 영역의 가장자리 부분에 존재하며 또한 상기 에지 산화막(30a)은 게이트절연막(50)보다 두껍게 형성되기 때문에 적당한 문턱전압(threshold voltage)이 게이트에 가해지는 경우 상기 에지 산화막의 하부에는 채널(channel)이 형성되지 않고 에지 산화막의 내부에 존재하는 게이트절연막(50)의 하부에만 채널이 형성되어 전류가 흐르게 된다.
그러므로, 특히 P채널 반도체 소자의 경우 액티브 영역 가장자리를 지나가는 게이트 영역에서 필드 크라우딩 효과로 인한 HEIP 현상을 억제할 수 있는 것이다. 즉, 게이트 절연막의 두께 차이를 이용하여 전류가 액티브 영역의 가장자리에서는 흐르지 않고 액티브 영역의 내부에서만 흐르도록 하여 HEIP 현상을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있는 것이다.
본 발명의 다른 일실시예에 따른 반도체 소자의 제조방법에서 상기 증착 단계는 1000 ~ 2000Å 두께의 실리콘질화막(40)을 증착하는 것이 바람직하다. 따라서 선택적 산화 공정에서 1000 ~ 2000Å 두께의 실리콘질화막(40)은 산화제의 침투와 확산 방지막으로서 최적의 두께가 형성되는 것이다.
첨부된 도 3d에 도시한 바와 같이, 본 발명의 일실시예에 따른 반도체 소자의 구조는 실리콘 기판(20), 필드 절연막(30), 게이트절연막(50) 및 게이트(60)를 포함하여 이루어져 있다.
상기 실리콘 기판(20)은 P 또는 N 형의 불순물로 도핑된 단결정 실리콘으로 이루어져 있으며, 상기 필드 절연막(30)은 상기 실리콘 기판의 측면을 둘러싸면서 형성된 것으로서 능동소자 사이에서 전기적인 분리(isolation)를 수행하는 역할을 한다.
상기 게이트 절연막(50)은 상기 실리콘 기판의 상면에 형성된 절연물질로 이루어진 막이고, 상기 게이트(60)는 상기 게이트 절연막의 상면에 형성된 전도성 물질로 이루어진 것이다.
본 발명의 일실시예에 따른 반도체 소자의 구조에서, 상기 게이트 절연막은 상기 필드 절연막과 인접한 가장자리 부분(30a)이 가운데 부분보다 두껍게 형성되어 이루어진 것이다.
따라서, 특히 p채널 반도체 소자의 경우 HEIP 현상으로 인한 열화 문제를 방지할 수 있게 된다. 즉 종래의 기술은 첨부된 도 1과 같이 액티브 영역과 소자분리 영역의 경계부분에 게이트 탭을 형성하여 채널 길이(channel length)가 길어지는 효과를 통해 HEIP문제를 해결하는데 비해서, 본 발명의 일실시예에 따른 반도체 소자의 구조에서는 게이트 절연막의 가장자리 부분을 가운데 부분보다 두껍게 형성하여 채널 폭(channel width)이 줄어드는 효과를 이용하여 HEIP문제를 해결하는 것이다.
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법 및 구조에 의하면 액티브 영역과 소자분리 영역의 경계면에 게이트 절연막보다 두꺼운 절연막을 구비함으로써 핫 전자에 의한 펀치쓰루 현상을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (3)
- 셀로우 트랜치 아이솔래이션 방식으로 소자 분리막을 형성하여 액티브 영역을 구현하는 STI 단계; 실리콘 질화막을 증착하는 증착 단계; 필드 영역과 인접한 액티브 영역의 일부분이 노출되도록 상기 실리콘질화막을 패터닝하는 부분 사진/식각 단계; 상기 실리콘질화막을 마스크로 하여 필드 영역과 인접한 액티브 영역의 일부분을 산화시키는 부분 산화 단계; 상기 실리콘질화막을 제거하는 질화막 제거단계; 그리고 게이트절연막을 형성한 후 게이트막을 증착하고나서 게이트를 패터닝하는 게이트 형성단계;를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 증착 단계는 1000 ~ 2000Å 두께의 실리콘질화막을 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- P 또는 N 형의 실리콘 기판; 상기 실리콘 기판의 측면을 둘러싸면서 형성된 필드 절연막; 상기 실리콘 기판의 상면에 형성된 게이트 절연막; 및 상기 게이트 절연막의 상면에 형성된 게이트;로 이루어진 반도체 소자의 구조에 있어서, 상기 게이트 절연막은 상기 필드 절연막과 인접한 가장자리 부분이 가운데 부분보다 두 껍게 형성되는 것을 특징으로 하는 반도체 소자의 구조.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060098414A KR100774788B1 (ko) | 2006-10-10 | 2006-10-10 | 반도체 소자의 제조방법 및 구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060098414A KR100774788B1 (ko) | 2006-10-10 | 2006-10-10 | 반도체 소자의 제조방법 및 구조 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100774788B1 true KR100774788B1 (ko) | 2007-11-07 |
Family
ID=39061432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060098414A KR100774788B1 (ko) | 2006-10-10 | 2006-10-10 | 반도체 소자의 제조방법 및 구조 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100774788B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000004531A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 반도체소자의 게이트 절연막 제조방법 |
| KR20010057937A (ko) * | 1999-12-23 | 2001-07-05 | 박종섭 | 반도체장치의 게이트산화막 형성방법 |
| KR20030011999A (ko) * | 2001-07-30 | 2003-02-12 | 삼성전자주식회사 | 반도체소자 제조방법 |
| JP2004281504A (ja) | 2003-03-13 | 2004-10-07 | Seiko Epson Corp | 半導体装置及びその製造方法 |
-
2006
- 2006-10-10 KR KR1020060098414A patent/KR100774788B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000004531A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 반도체소자의 게이트 절연막 제조방법 |
| KR20010057937A (ko) * | 1999-12-23 | 2001-07-05 | 박종섭 | 반도체장치의 게이트산화막 형성방법 |
| KR20030011999A (ko) * | 2001-07-30 | 2003-02-12 | 삼성전자주식회사 | 반도체소자 제조방법 |
| JP2004281504A (ja) | 2003-03-13 | 2004-10-07 | Seiko Epson Corp | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6106310B2 (ja) | ハイブリッド能動フィールドギャップ拡張ドレインｍｏｓトランジスタ | |
| US8502316B2 (en) | Self-aligned two-step STI formation through dummy poly removal | |
| KR100974697B1 (ko) | Ｌｄｍｏｓ 소자 및 ｌｄｍｏｓ 소자의 제조 방법 | |
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| JP4171695B2 (ja) | 半導体装置 | |
| KR101057651B1 (ko) | 반도체 소자의 제조방법 | |
| TWI484567B (zh) | 半導體結構與其製造方法 | |
| US10586730B2 (en) | Trench isolated IC with transistors having LOCOS gate dielectric | |
| KR101466846B1 (ko) | Ｍｏｓ 트랜지스터 및 그 형성 방법 | |
| JP2007243117A (ja) | 高耐圧ｍｏｓトランジスタの製造方法 | |
| CN103762177A (zh) | 具有嵌入式硅锗源漏区域的场效应晶体管中邻近效应的减少 | |
| TW201640613A (zh) | 半導體裝置及半導體裝置之製造方法 | |
| KR100906557B1 (ko) | 반도체소자 및 그 제조방법 | |
| KR100806790B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100853799B1 (ko) | 트렌치 게이트 반도체 소자 및 그의 제조 방법 | |
| KR100774788B1 (ko) | 반도체 소자의 제조방법 및 구조 | |
| CN103794508A (zh) | 在半导体器件中使用氧化物层板来增加本体氧化物厚度 | |
| KR20120120682A (ko) | 반도체 장치 및 그 제조방법 | |
| KR100680977B1 (ko) | 반도체 소자의 제조방법 | |
| KR101128698B1 (ko) | 고전압 트랜지스터 및 이를 구비한 반도체 소자의 제조방법 | |
| JP7055087B2 (ja) | 半導体装置およびその製造方法 | |
| KR100851921B1 (ko) | 반도체 소자의 트렌치 형성 방법 및 이를 이용한 리세스게이트 형성 방법 | |
| KR20080059771A (ko) | 반도체장치의 제조방법 | |
| JP2015225877A (ja) | 半導体装置 | |
| KR101030296B1 (ko) | 반도체 소자의 소자 분리막 및 그 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111020 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20121026 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |