KR100434333B1 - 반도체 소자 및 그 제조방법 - Google Patents
반도체 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR100434333B1 KR100434333B1 KR10-2002-0036880A KR20020036880A KR100434333B1 KR 100434333 B1 KR100434333 B1 KR 100434333B1 KR 20020036880 A KR20020036880 A KR 20020036880A KR 100434333 B1 KR100434333 B1 KR 100434333B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- semiconductor substrate
- trench
- device isolation
- forming
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 저전압 소자와 고전압 소자의 소자격리 영역을 디파인(define) 후에 고전압 소자의 소자 격리영역을 저전압 소자의 격리영역보다 깊게 형성함으로써 드리프트 영역간의 스페이스를 넓혀 소자의 사이즈를 줄일 수 있도록 한 반도체 소자 및 그 제조방법에 관한 것으로서, 제 1 영역과 제 2 영역으로 정의된 제 1 도전형 반도체 기판과, 상기 제 1 영역의 소정영역에 소정깊이를 갖고 형성되는 제 1 소자 격리막과, 상기 제 2 영역의 소정영역에 상기 제 1 소자 격리막보다 더 깊게 형성되는 제 2 소자 격리막과, 상기 제 2 소자 격리막 양측의 반도체 기판 표면내에 형성되는 제 2 도전형 드리프트 영역과, 상기 제 1, 제 2 소자 격리막 양측의 반도체 기판 표면내에 형성되는 고농도 제 2 도전형 불순물 영역을 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 소자의 사이즈(size)를 줄이는데 적당한 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로, 고전압을 사용하는 외부 시스템이 집적회로에 의해 제어되는 경우, 집적회로는 내부에 고전압 제어를 위하여 높은 항복전압(Break Down Voltage)을 갖는 소자를 필요로 한다.
즉, 고전압이 인가되는 트랜지스터의 드레인에 있어서 외부 시스템을 원활하게 동작할 수 있도록 하기 위하여 드레인과 기판 사이의 펀치쓰루(Punch through) 전압과 상기 드레인과 웰(Well) 사이의 항복전압(Breakdown Voltage)이 상기 고전압보다 커야 한다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자 및 그 제조방법을 설명하면 다음과 같다.
도 1은 종래의 반도체 소자를 나타낸 구조단면도이다.
도 1에 도시한 바와 같이, 저전압 영역과 고전압 영역으로 정의된 p형 반도체 기판(11)의 표면내에 형성되는 p-웰(12)과, 상기 반도체 기판(11)의 저전압 영역과 고전압 영역에 각각 동일한 깊이로 형성되는 제 1, 제 2 트랜치(15,16)와, 상기 제 1, 제 2 트랜치(15,16)의 내부에 형성되는 제 1, 제 2 소자 격리막(18,19)과, 상기 제 2 소자 격리막(18,19) 양측의 반도체 기판(11) 표면내에 형성되는 n-드리프트 영역(20)과, 상기 제 1, 제 2 소자 격리막(18,19) 양측의 반도체 기판(11) 표면내에 형성되는 고농도 n형 불순물 영역(21)을 포함하여 구성되어 있다.
도 2a 내지 도 2e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 저전압(low voltage) 영역과 고전압(high voltage) 영역으로 정의된 p형 반도체 기판(11)의 전면에 p형 불순물 이온을 주입하여 상기 반도체 기판(11)의 표면내에 p-웰(p-well)(12)을 형성한다.
이어, 상기 반도체 기판(11)의 전면에 버퍼 산화막(13)과 질화막(14)을 차례로 형성하고, 포토 및 식각 공정을 통해 상기 질화막(14)과 버퍼 산화막(13)을 선택적으로 제거하여 필드 영역을 정의한다.
도 2b에 도시한 바와 같이, 상기 질화막(14) 및 버퍼 산화막(13)을 마스크로 이용하여 상기 노출된 반도체 기판(11)의 필드 영역을 선택적으로 제거하여 저전압 영역과 고전압 영역에 각각 소정깊이를 갖는 제 1, 제 2 트랜치(15,16)를 형성한다.
이어, 상기 제 1, 제 2 트랜치(15,16)를 형성할 때 반도체 기판(11)에 가해지는 데미지(damage)를 보상하기 위해 상기 반도체 기판(11)에 열산화 공정을 실시하여 상기 제 1, 제 2 트랜치(15,16)의 표면에 열산화막(17)을 형성한다.
도 2c에 도시한 바와 같이, 상기 제 1, 제 2 트랜치(15,16)를 포함한 반도체 기판(11)의 전면에 갭-필(gap-fill)용 HDP 산화막(18)을 형성한다.
도 2d에 도시한 바와 같이, 상기 HDP 산화막(18)의 전면에 평탄화 공정을 실시하여 상기 제 1, 제 2 트랜치(15,16)의 내부에 제 1, 제 2 소자 격리막(18a,18b)을 형성한다.
이어, 상기 질화막(14) 및 버퍼 산화막(13)을 제거한 후에 상기 반도체 기판(11)에 세정 공정을 실시하여 공정 중에 발생한 이물질을 제거한다.
이어, 상기 반도체 기판(11)의 고전압 영역에 반도체 기판(11)과 반대 도전형의 불순물 이온을 주입하여 상기 제 2 소자 격리막(18b) 양측의 반도체 기판(11) 표면내에 드리프트 영역(19)을 형성한다.
여기서 상기 드리프트 영역(19)은 높은 접합 항복 전압을 얻기 위해 드리프트 이온을 주입한 후, 900 ~ 1100℃의 열확산 공정을 통해 깊은 드리프트 영역(19)을 형성한다.
즉, 상기 드리프트 영역(19)을 형성하기 위해서는 900 ~ 1100℃의 열확산 공정을 통해 도펀트의 확산(Diffusion)에 의해 형성하는데, 이는 확산 윈도우 가장자리에서 측면으로의 확산이 발생하기 때문에 확산 윈도우의 에지(Edge)에서는 원통형의 접합(Cylindrical Junction), 확산 윈도우의 날카로운 코너(Sharp Corner)에서는 구형의 접합(Spherical Junction)이 형성된다.
따라서 상기와 같은 열확산 공정을 통해 형성한 드리프트 영역(19)은 원통형의 접합과 구형의 접합이 발생하여 디플레이션 레이어(Depletion Layer)의 곡률(Curvature)을 감소시켜 접합 항복 전압을 감소시킨다.
즉, 동일한 도핑 레벨(Doping Level)에서 깊은 접합(Deep Junction)과 얕은접합(Shallow Junction)의 전계 분배(Distribution)를 통해 알 수 있다.
이 경우에 인가된 역 바이어스에 대해 두 경우 모두 동일한 디플레이션 폭(Width)을 갖지만 얕은 접합의 경우 전계 라인(Line)이 더욱 집중된 하이 로컬(Higher Local) 전계가 발생한다. 이와 같은 전계 라인의 집중으로 인해 항복 전압이 낮아지게 된다.
도 2e에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 반도체 기판(11)과 반대 도전형의 불순물 이온을 선택적으로 주입하여 제 1, 제 2 소자 격리막(18a,18b) 양측의 반도체 기판(11) 표면내에 고농도 n형 불순물 영역(20)을 형성한다.
여기서 상기 제 2 소자 격리막(18b)을 사이에 두고 형성되는 n-드리프트 영역(19)간의 스페이스는 "A" 만큼 가지게 된다.
그러나 상기와 같은 종래의 반도체 소자 및 그 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 고전압 소자는 액티브 투 액티브 스페이스 마진(active to active space margin)을 확보하기 위하여 디자인 룰(design rule)적으로 사이즈를 결정하는 중요한 펙터(factor)인데 드리프트 영역간의 스페이스(도 2e의 "A")를 충분히 확보하기 위해서는 그 만큼 소자의 사이즈가 커서 고밀도 설계 및 칩 사이즈 축소에 한계가 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 저전압 소자와 고전압 소자의 소자격리 영역을 디파인(define) 후에 고전압 소자의 소자 격리영역을 저전압 소자의 격리영역보다 깊게 형성함으로써 드리프트 영역간의 스페이스를 넓혀 소자의 사이즈를 줄일 수 있도록 한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 나타낸 구조단면도
도 2a 내지 도 2e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 3은 본 발명에 의한 반도체 소자를 나타낸 구조 단면도
도 4a 내지 도 4g는 본 발명의 제 1 실시예에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도 5a 내지 도 5g는 본 발명의 제 2 실시예에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31,51 : 반도체 기판 32,52 : p-웰
33,53 : 버퍼 산화막 34,54 : 질화막
35,55 : 제 1 트랜치 36,56 : 제 2 트랜치
37,57 : 포토레지스트 38 : 이온 주입층
58 : 제 3 트랜치 39, 59 : 열산화막
40 : 산화막 41,60 : HDP 산화막
42,61 : n-드리프트 영역 43,62 : 고농도 n형 불순물 영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는 제 1 영역과 제 2 영역으로 정의된 제 1 도전형 반도체 기판과, 상기 제 1 영역의 소정영역에 소정깊이를 갖고 형성되는 제 1 소자 격리막과, 상기 제 2 영역의 소정영역에 상기 제 1 소자 격리막보다 더 깊게 형성되는 제 2 소자 격리막과, 상기 제 2 소자 격리막 양측의 반도체 기판 표면내에 형성되는 제 2 도전형 드리프트 영역과, 상기 제 1, 제 2 소자 격리막 양측의 반도체 기판 표면내에 형성되는 고농도 제 2 도전형 불순물 영역을 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 제 1 실시예에 의한 반도체 소자의 제조방법은 제 1 영역과 제 2 영역으로 정의된 반도체 기판을 준비하는 단계와, 상기 제 1 영역과 제 2 영역의 소정영역에 소정깊이를 갖는 제 1, 제 2 트랜치를 각각 형성하는 단계와, 상기 제 2 트랜치의 저면에 불순물 이온을 주입하여 이온 주입층을 형성하는 단계와, 상기 제 1 트랜치 및 제 2 트랜치의 표면에 열산화막을 형성함과 동시에 상기 이온 주입층을 산화막으로 전환하는 단계와, 상기 제 1 트랜치 및 제 2 트랜치의 내부에 각각 제 1 소자 격리막과 제 2 소자 격리막을 형성하는 단계와, 상기 제 2 소자 격리막 양측의 반도체 기판 표면내에 반도체기판과 반대 도전형의 드리프트 영역을 형성하는 단계와, 상기 제 1 소자 격리막 및 제 2 소자 격리막 양측의 반도체 기판 표면내에 상기 드리프트 영역과 동일한 도전형의 고농도 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
또한, 본 발명의 제 2 실시예에 의한 반도체 소자의 제조방법은 제 1 영역과 제 2 영역으로 정의된 반도체 기판을 준비하는 단계와, 상기 제 1 영역과 제 2 영역의 소정영역에 소정깊이를 갖는 제 1, 제 2 트랜치를 각각 형성하는 단계와, 상기 제 2 트랜치가 형성된 반도체 기판을 선택적으로 제거하여 상기 제 2 트랜치보다 깊은 제 3 트랜치를 형성하는 단계와, 상기 제 1 트랜치 및 제 3 트랜치의 표면에 열산화막을 형성하는 단계와, 상기 제 1 트랜치 및 제 3 트랜치의 내부에 각각 제 1 소자 격리막과 제 2 소자 격리막을 형성하는 단계와, 상기 제 2 소자 격리막 양측의 반도체 기판 표면내에 반도체 기판과 반대 도전형의 드리프트 영역을 형성하는 단계와, 상기 제 1 소자 격리막 및 제 2 소자 격리막 양측의 반도체 기판 표면내에 상기 드리프트 영역과 동일한 도전형의 고농도 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 반도체 소자를 나타낸 구조 단면도이다.
도 3에 도시한 바와 같이, 저전압 영역과 고전압 영역으로 정의된 p형 반도체 기판(31)과, 상기 반도체 기판(31)의 저전압 영역에 소정깊이로 형성되는 제 1소자 격리막(41)과, 상기 반도체 기판(31)의 고전압 영역에 상기 제 1 소자 격리막(41)보다 깊게 형성되는 제 2 소자 격리막(42)과, 상기 제 2 소자 격리막(42) 양측의 반도체 기판(31) 표면내에 형성되는 n-드리프트 영역(43)과, 상기 제 1, 제 2 소자 격리막(41,42) 양측의 반도체 기판(31) 표면내에 형성되는 고농도 n형 불순물 영역(44)을 포함하여 구성되어 있다.
여기서 상기 제 2 소자 격리막(42)은 그 하부에 형성된 산화막(40)을 포함하여 이루어져 있기 때문에 상기 제 1 소자 격리막(41)보다 깊게 형성된다.
도 4a 내지 도 4g는 본 발명의 제 1 실시예에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 4a에 도시한 바와 같이, 저전압(low voltage) 영역과 고전압(high voltage) 영역으로 정의된 p형 반도체 기판(31)의 전면에 p형 불순물 이온을 주입하여 상기 반도체 기판(31)의 표면내에 p-웰(32)을 형성한다.
이어, 상기 반도체 기판(31)의 전면에 버퍼 산화막(33)과 질화막(34)을 차례로 형성하고, 포토 및 식각 공정을 통해 상기 질화막(34)과 버퍼 산화막(33)을 선택적으로 제거하여 필드 영역을 정의한다.
도 4b에 도시한 바와 같이, 상기 질화막(34) 및 버퍼 산화막(33)을 마스크로 이용하여 상기 노출된 반도체 기판(31)의 필드 영역을 선택적으로 제거하여 저전압 영역과 고전압 영역에 각각 소정깊이를 갖는 제 1, 제 2 트랜치(35,36)를 형성한다.
도 4c에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에포토레지스트(37)를 도포한 후, 노광 및 현상 공정으로 저전압 영역에만 잔류하도록 패터닝한다.
이어, 상기 패터닝된 포토레지스트(37)를 마스크로 이용하여 상기 제 2 트랜치(36)의 저면에 산소(O2) 이온을 주입하여 이온 주입층(38)을 형성한다.
도 4d에 도시한 바와 같이, 상기 포토레지스트(37)를 제거하고, 상기 반도체 기판(31)에 열산화 공정을 실시하여 상기 제 1, 제 2 트랜치(35,36)의 표면에 열산화막(39)을 형성함과 동시에 제 2 트랜치(36)의 저면에 산화막(40)을 형성한다.
여기서 상기 산화막(40)은 상기 이온 주입층(38)이 열산화 공정시에 의해 변환되어 형성된다.
도 4e에 도시한 바와 같이, 상기 제 1, 제 2 트랜치(35,36)를 포함한 반도체 기판(31)의 전면에 갭-필(gap-fill)용 HDP 산화막(41)을 형성한다.
도 4f에 도시한 바와 같이, 상기 HDP 산화막(41)의 전면에 평탄화 공정을 실시하여 상기 제 1, 제 2 트랜치(35,36)의 내부에 각각 제 1, 제 2 소자 격리막(41a,41b)을 형성한다.
여기서 상기 평탄화 공정은 에치백(etch back) 공정 또는 CMP(Chemical Mechanical Polishing) 공정이 이용할 수 있다.
이때 상기 제 2 트랜치(36)의 하부에 형성된 산화막(40)에 의해 상기 제 1 소자 격리막(41a)과 제 2 소자 격리막(41b)간에 깊이 차이가 발생 즉, 상기 제 2 소자 격리막(41b)이 제 1 소자 격리막(41a)보다 깊게 형성된다.
이어, 상기 질화막(34) 및 버퍼 산화막(33)을 제거한 후에 상기 반도체 기판(31)에 세정 공정을 실시하여 공정 중에 발생한 이물질을 제거한다.
이어, 상기 반도체 기판(31)의 고전압 영역에 반도체 기판(31)과 반대 도전형의 불순물 이온을 주입하여 상기 제 2 소자 격리막(41b) 양측의 반도체 기판(31) 표면내에 n-드리프트 영역(42)을 형성한다.
여기서 상기 n-드리프트 영역(42)은 높은 접합 항복 전압을 얻기 위해 드리프트 이온을 주입한 후, 900 ~ 1100℃의 열확산 공정을 통해 깊은 드리프트 영역(42)을 형성한다.
도 4g에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 반도체 기판(31)과 반대 도전형의 고농도 n형 불순물 이온을 선택적으로 주입하여 제 1, 제 2 소자 격리막(41a,41b) 양측의 반도체 기판(31) 표면내에 고농도 n형 불순물 영역(43)을 형성한다.
여기서 상기 제 2 소자 격리막(41b)을 사이에 두고 형성된 드리프트 영역(42)간의 스페이스는 "B" 만큼 가지게 된다. 즉, 종래에는 "A"만큼의 스페이스를 가지지만 본 발명에서는 종래의 "A"보다 더 넓은 "B"만큼의 스페이스를 가지게 됨으로서 그 만큼 소자의 사이즈를 줄일 수 있다.
도 5a 내지 도 5g는 본 발명의 제 2 실시예에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 5a에 도시한 바와 같이, 저전압(low voltage) 영역과 고전압(high voltage) 영역으로 정의된 p형 반도체 기판(51)의 전면에 p형 불순물 이온을 주입하여 상기 반도체 기판(51)의 표면내에 p-웰(52)을 형성한다.
이어, 상기 반도체 기판(51)의 전면에 버퍼 산화막(53)과 질화막(54)을 차례로 형성하고, 포토 및 식각 공정을 통해 상기 질화막(54)과 버퍼 산화막(53)을 선택적으로 제거하여 필드 영역을 정의한다.
도 5b에 도시한 바와 같이, 상기 질화막(54) 및 버퍼 산화막(53)을 마스크로 이용하여 상기 노출된 반도체 기판(51)의 필드 영역을 선택적으로 제거하여 저전압 영역과 고전압 영역에 각각 소정깊이를 갖는 제 1, 제 2 트랜치(55,56)를 형성한다.
도 5c에 도시한 바와 같이, 상기 반도체 기판(51)의 전면에 포토레지스트(57)를 도포한 후, 노광 및 현상 공정으로 저전압 영역에만 잔류하도록 패터닝한다.
이어, 상기 패터닝된 포토레지스트(57)를 마스크로 이용하여 고전압 영역에 노출된 반도체 기판(51)을 선택적으로 제거하여 상기 제 2 트랜치(56)보다 깊은 제 3 트랜치(58)를 형성한다.
도 5d에 도시한 바와 같이, 상기 포토레지스트(57)를 제거하고, 상기 제 1, 제 3 트랜치(55,58)를 형성할 때 반도체 기판(51)에 가해지는 데미지(damage)를 보상하기 위해 상기 반도체 기판(51)에 열산화 공정을 실시하여 상기 제 1, 제 3 트랜치(55,58)의 표면에 열산화막(59)을 형성한다.
도 5e에 도시한 바와 같이, 상기 제 1, 제 3 트랜치(55,58)를 포함한 반도체 기판(51)의 전면에 갭-필(gap-fill)용 HDP 산화막(60)을 형성한다.
도 5f에 도시한 바와 같이, 상기 HDP 산화막(60)의 전면에 평탄화 공정을 실시하여 상기 제 1, 제 3 트랜치(55,58)의 내부에 제 1, 제 2 소자 격리막(60a,60b)을 형성한다.
여기서 상기 제 2 소자 격리막(60b)은 상기 제 1 트랜치(55)보다 깊게 형성된 상기 제 3 트랜치(58)의 내부에 형성되기 때문에 제 1 소자 격리막(60a)보다 깊게 형성된다.
이어, 상기 질화막(54) 및 버퍼 산화막(53)을 제거한 후에 상기 반도체 기판(51)에 세정 공정을 실시하여 공정 중에 발생한 이물질을 제거한다.
이어, 상기 반도체 기판(51)의 고전압 영역에 반도체 기판(51)과 반대 도전형의 n형 불순물 이온을 주입하여 상기 제 2 소자 격리막(60b) 양측의 반도체 기판(51) 표면내에 n-드리프트 영역(61)을 형성한다.
여기서 상기 드리프트 영역(61)은 높은 접합 항복 전압을 얻기 위해 드리프트 이온을 주입한 후, 900 ~ 1100℃의 열확산 공정을 통해 깊은 드리프트 영역(61)을 형성한다.
도 5g에 도시한 바와 같이, 상기 반도체 기판(51)의 전면에 반도체 기판(51)과 반대 도전형의 고농도 n형 불순물 이온을 선택적으로 주입하여 제 1, 제 2 소자 격리막(60a,60b) 양측의 반도체 기판(51) 표면내에 고농도 n형 불순물 영역(62)을 형성한다.
여기서 상기 제 2 소자 격리막(60b)을 사이에 두고 형성된 드리프트 영역(61)간의 스페이스는 "B" 만큼 가지게 된다. 즉, 종래에는 "A"만큼의 스페이스를 가지지만 본 발명에서는 종래의 "A"보다 더 넓은 "B"만큼의 스페이스를 가지게 됨으로서 그 만큼 소자의 사이즈를 줄일 수 있다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
즉, 저전압 소자의 소자 격리막보다 고전압 소자의 소자 격리막을 더 깊게 형성함으로써 드리프트 영역간의 스페이스를 충분히 확보할 수 있기 때문에 액티브 투 액티브 스페이스 마진을 증가시키어 디자인 룰을 줄여 고밀도(high density) 설계 및 칩 사이즈(chip size)를 줄일 수 있다.
Claims (10)
- 제 1 영역과 제 2 영역으로 정의된 제 1 도전형 반도체 기판과,상기 제 1 영역의 소정영역에 소정깊이를 갖고 형성되는 제 1 소자 격리막과,상기 제 2 영역의 소정영역에 상기 제 1 소자 격리막보다 더 깊게 형성되는 제 2 소자 격리막과,상기 제 2 소자 격리막 양측의 반도체 기판 표면내에 형성되는 제 2 도전형 드리프트 영역과,상기 제 1, 제 2 소자 격리막 양측의 반도체 기판 표면내에 형성되는 고농도 제 2 도전형 불순물 영역을 포함하여 구성됨을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 영역은 저전압 영역이고, 상기 제 2 영역은 고전압 영역인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 도전형은 p형이고, 상기 제 2 도전형은 n형인 것을 특징으로 하는 반도체 소자.
- 제 1 영역과 제 2 영역으로 정의된 반도체 기판을 준비하는 단계;상기 제 1 영역과 제 2 영역의 소정영역에 소정깊이를 갖는 제 1, 제 2 트랜치를 각각 형성하는 단계;상기 제 2 트랜치의 저면에 불순물 이온을 주입하여 이온 주입층을 형성하는 단계;상기 제 1 트랜치 및 제 2 트랜치의 표면에 열산화막을 형성함과 동시에 상기 이온 주입층을 산화막으로 전환하는 단계;상기 제 1 트랜치 및 제 2 트랜치의 내부에 각각 제 1 소자 격리막과 제 2 소자 격리막을 형성하는 단계;상기 제 2 소자 격리막 양측의 반도체 기판 표면내에 반도체 기판과 반대 도전형의 드리프트 영역을 형성하는 단계;상기 제 1 소자 격리막 및 제 2 소자 격리막 양측의 반도체 기판 표면내에 상기 드리프트 영역과 동일한 도전형의 고농도 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 불순물 이온은 산소 이온을 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 제 1, 제 2 트랜치를 형성하는 단계는상기 반도체 기판상에 버퍼 산화막 및 질화막을 차례로 형성하는 단계;상기 질화막 및 버퍼 산화막을 선택적으로 제거하여 상기 반도체 기판의 제 1 영역과 제 2 영역에 필드 영역을 정의하는 단계;상기 질화막 및 버퍼 산화막을 마스크로 이용하여 노출된 반도체 기판의 필드 영역을 선택적으로 제거하여 제 1, 제 2 트랜치를 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 이온 주입층을 형성하는 단계는상기 제 2 트랜치 부분이 오픈된 마스크층을 형성하고, 상기 마스크층을 마스크로 상기 불순물 이온을 주입하여 상기 제 2 트랜치의 저면부에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 열산화막 및 산화막은 반도체 기판에 열산화 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 영역과 제 2 영역으로 정의된 반도체 기판을 준비하는 단계;상기 제 1 영역과 제 2 영역의 소정영역에 소정깊이를 갖는 제 1, 제 2 트랜치를 각각 형성하는 단계;상기 제 2 트랜치가 형성된 반도체 기판을 선택적으로 제거하여 상기 제 2 트랜치보다 깊은 제 3 트랜치를 형성하는 단계;상기 제 1 트랜치 및 제 3 트랜치의 표면에 열산화막을 형성하는 단계;상기 제 1 트랜치 및 제 3 트랜치의 내부에 각각 제 1 소자 격리막과 제 2 소자 격리막을 형성하는 단계;상기 제 2 소자 격리막 양측의 반도체 기판 표면내에 반도체 기판과 반대 도전형의 드리프트 영역을 형성하는 단계;상기 제 1 소자 격리막 및 제 2 소자 격리막 양측의 반도체 기판 표면내에 상기 드리프트 영역과 동일한 도전형의 고농도 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서, 상기 제 3 트랜치는상기 제 2 트랜치 부분이 오픈된 마스크층을 형성하고, 상기 마스크층을 마스크로 이용하여 상기 제 2 트랜치 부분의 반도체 기판을 선택적으로 제거하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0036880A KR100434333B1 (ko) | 2002-06-28 | 2002-06-28 | 반도체 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0036880A KR100434333B1 (ko) | 2002-06-28 | 2002-06-28 | 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040001619A KR20040001619A (ko) | 2004-01-07 |
| KR100434333B1 true KR100434333B1 (ko) | 2004-06-04 |
Family
ID=37313366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0036880A KR100434333B1 (ko) | 2002-06-28 | 2002-06-28 | 반도체 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100434333B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100657133B1 (ko) * | 2005-11-30 | 2006-12-13 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR100760917B1 (ko) * | 2006-10-27 | 2007-09-21 | 동부일렉트로닉스 주식회사 | 고전압 반도체 소자의 제조방법 |
| KR100840653B1 (ko) * | 2006-12-29 | 2008-06-24 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189237A (ja) * | 1984-03-08 | 1985-09-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS60226168A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | 相補型ｍｏｓ半導体装置 |
| JPS60226136A (ja) * | 1984-04-25 | 1985-11-11 | Hitachi Ltd | 相補型金属絶縁物半導体装置およびその製法 |
| JPH09139382A (ja) * | 1995-11-14 | 1997-05-27 | Nippon Steel Corp | 半導体装置の製造方法 |
| JPH10199968A (ja) * | 1997-01-10 | 1998-07-31 | Sony Corp | 半導体装置及び半導体装置の素子間分離溝の形成方法 |
| JP2001085514A (ja) * | 1999-09-09 | 2001-03-30 | Sony Corp | 半導体装置およびその製造方法 |
| JP2001274264A (ja) * | 2000-03-24 | 2001-10-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6406976B1 (en) * | 2000-09-18 | 2002-06-18 | Motorola, Inc. | Semiconductor device and process for forming the same |
-
2002
- 2002-06-28 KR KR10-2002-0036880A patent/KR100434333B1/ko active IP Right Grant
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189237A (ja) * | 1984-03-08 | 1985-09-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS60226168A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | 相補型ｍｏｓ半導体装置 |
| JPS60226136A (ja) * | 1984-04-25 | 1985-11-11 | Hitachi Ltd | 相補型金属絶縁物半導体装置およびその製法 |
| JPH09139382A (ja) * | 1995-11-14 | 1997-05-27 | Nippon Steel Corp | 半導体装置の製造方法 |
| JPH10199968A (ja) * | 1997-01-10 | 1998-07-31 | Sony Corp | 半導体装置及び半導体装置の素子間分離溝の形成方法 |
| JP2001085514A (ja) * | 1999-09-09 | 2001-03-30 | Sony Corp | 半導体装置およびその製造方法 |
| JP2001274264A (ja) * | 2000-03-24 | 2001-10-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6406976B1 (en) * | 2000-09-18 | 2002-06-18 | Motorola, Inc. | Semiconductor device and process for forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040001619A (ko) | 2004-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6768148B1 (en) | Devices with active areas having increased ion concentrations adjacent to isolation structures | |
| KR100434333B1 (ko) | 반도체 소자 및 그 제조방법 | |
| US7863144B2 (en) | Semiconductor device and method for manufacturing the device | |
| KR100457222B1 (ko) | 고전압 소자의 제조방법 | |
| KR100840659B1 (ko) | 디이모스 소자의 제조 방법 | |
| KR100649821B1 (ko) | 반도체소자의 트랜지스터 제조방법 | |
| KR100282453B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR101450436B1 (ko) | 반도체 소자의 웰 형성 방법 | |
| KR100386610B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100252849B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100626908B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR100370154B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100317311B1 (ko) | 반도체소자 및 그의 제조방법 | |
| KR100532969B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR101022672B1 (ko) | 트렌치형 소자분리를 갖는 반도체소자 및 그의 제조 방법 | |
| KR100331559B1 (ko) | 소이 구조의 반도체 소자 및 그 제조방법 | |
| KR100269622B1 (ko) | 반도체장치의 제조방법 | |
| KR20020049205A (ko) | 반도체 소자의 제조방법 | |
| KR20030059411A (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| KR19980046004A (ko) | 반도체 소자 및 그의 제조방법 | |
| KR20000045470A (ko) | 반도체소자의 제조방법 | |
| KR20000003574A (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| KR20020084948A (ko) | 반도체 소자 및 그 제조방법 | |
| KR20090088677A (ko) | 반도체 소자 및 그 제조방법 | |
| KR20030060604A (ko) | 소자분리막의 형성 방법 및 그를 이용한 반도체소자의제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130422 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20140421 Year of fee payment: 11 |
|
| FPAY | Annual fee payment | ||
| FPAY | Annual fee payment |
Payment date: 20160418 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20170418 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20180418 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20190417 Year of fee payment: 16 |