JP2001274264A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
Abstract
(57)【要約】
【課題】 ＳＯＩ基板を用いた半導体装置に関して、チ
ャネル形成領域の電位を固定しつつ、リーク電流の抑制
等を実現し得る半導体装置を得る。 【解決手段】 ＳＯＩ基板１４は、ＦＴＩ２６によっ
て、ＰＭＯＳ形成領域及びＮＭＯＳ形成領域に分離され
ている。ＦＴＩ２６は、シリコン層１７の上面からＢＯ
Ｘ層１６の上面に達して形成されている。シリコン基板
１４の上面内には、ボディコンタクト領域９が選択的に
形成されている。ボディコンタクト領域９とチャネル形
成領域４ｐとは、ＰＴＩ３１によって互いに分離されて
いる。ＰＴＩ３１の底面とＢＯＸ層１６の上面との間に
おけるシリコン層１４内には、Ｎ+型のチャネルストッ
パ層３０が形成されている。これにより、ボディコンタ
クト領域９とチャネル形成領域４ｐとは、チャネルスト
ッパ層３０を介して互いに電気的に接続されている。
ャネル形成領域の電位を固定しつつ、リーク電流の抑制
等を実現し得る半導体装置を得る。 【解決手段】 ＳＯＩ基板１４は、ＦＴＩ２６によっ
て、ＰＭＯＳ形成領域及びＮＭＯＳ形成領域に分離され
ている。ＦＴＩ２６は、シリコン層１７の上面からＢＯ
Ｘ層１６の上面に達して形成されている。シリコン基板
１４の上面内には、ボディコンタクト領域９が選択的に
形成されている。ボディコンタクト領域９とチャネル形
成領域４ｐとは、ＰＴＩ３１によって互いに分離されて
いる。ＰＴＩ３１の底面とＢＯＸ層１６の上面との間に
おけるシリコン層１４内には、Ｎ+型のチャネルストッ
パ層３０が形成されている。これにより、ボディコンタ
クト領域９とチャネル形成領域４ｐとは、チャネルスト
ッパ層３０を介して互いに電気的に接続されている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の構
造及びその製造方法に関し、特に、深さが異なる複数の
素子分離絶縁膜を備える半導体装置の構造及びその製造
方法に関するものである。
造及びその製造方法に関し、特に、深さが異なる複数の
素子分離絶縁膜を備える半導体装置の構造及びその製造
方法に関するものである。
【０００２】
【従来の技術】ＳＯＩ（Silicon On Insulator）基板
は、シリコン基板（以下「半導体基板」とも称する）
と、埋め込み酸化膜（以下「ＢＯＸ層」「絶縁層」とも
称する）と、シリコン層（以下「半導体層」とも称す
る）とがこの順に積層された積層構造を有する基板であ
る。これまで、ＳＯＩ基板を用いた半導体装置として
は、半導体層の上面から絶縁層の上面に達する完全分離
型の素子分離絶縁膜（Full shallow Trench Isolatio
n：ＦＴＩ）によって半導体素子が取り囲まれたタイプ
のものが主流であった。ＳＯＩ基板ではないバルク基板
を用いた半導体装置と比較すると、このようなタイプの
半導体装置は、（１）ＣＭＯＳトランジスタを形成して
もラッチアップが起こらない、（２）接合容量を低減で
き、高速動作を実現できる、（３）スタンバイ時のリー
ク電流が小さくなり、消費電力を低減できる、等といっ
た利点を有している。
は、シリコン基板（以下「半導体基板」とも称する）
と、埋め込み酸化膜（以下「ＢＯＸ層」「絶縁層」とも
称する）と、シリコン層（以下「半導体層」とも称す
る）とがこの順に積層された積層構造を有する基板であ
る。これまで、ＳＯＩ基板を用いた半導体装置として
は、半導体層の上面から絶縁層の上面に達する完全分離
型の素子分離絶縁膜（Full shallow Trench Isolatio
n：ＦＴＩ）によって半導体素子が取り囲まれたタイプ
のものが主流であった。ＳＯＩ基板ではないバルク基板
を用いた半導体装置と比較すると、このようなタイプの
半導体装置は、（１）ＣＭＯＳトランジスタを形成して
もラッチアップが起こらない、（２）接合容量を低減で
き、高速動作を実現できる、（３）スタンバイ時のリー
ク電流が小さくなり、消費電力を低減できる、等といっ
た利点を有している。
【０００３】しかしながらこのようなタイプの半導体装
置では、半導体層が電気的にフローティングな状態にあ
ることに起因して、種々の問題点が生じていた。例え
ば、（１）衝突電離現象によって発生するキャリアがチ
ャネル形成領域の下方に蓄積される結果、ＩBS−ＶBS特
性にキンク現象が生じたり、動作耐圧が劣化したりす
る、（２）チャネル形成領域の電位が安定しないため
に、ドレインコンダクタンス（ｇ0）の周波数依存性が
発生する、（３）チャネル形成領域の電位が安定しない
ために、スイッチング履歴に対する依存性がゲート遅延
時間に生じる、等といった問題点が生じていた。
置では、半導体層が電気的にフローティングな状態にあ
ることに起因して、種々の問題点が生じていた。例え
ば、（１）衝突電離現象によって発生するキャリアがチ
ャネル形成領域の下方に蓄積される結果、ＩBS−ＶBS特
性にキンク現象が生じたり、動作耐圧が劣化したりす
る、（２）チャネル形成領域の電位が安定しないため
に、ドレインコンダクタンス（ｇ0）の周波数依存性が
発生する、（３）チャネル形成領域の電位が安定しない
ために、スイッチング履歴に対する依存性がゲート遅延
時間に生じる、等といった問題点が生じていた。
【０００４】そのため、かかる問題点を解決するため
に、半導体層の上面内にボディコンタクト領域を選択的
に形成するとともに、半導体層の上面から絶縁層の上面
に達しない深さに形成した部分分離型の素子分離絶縁膜
（Partial shallow Trench Isolation：ＰＴＩ）によっ
て半導体素子を取り囲むタイプの半導体装置が提案され
た（特開昭５８−１２４２４３号公報参照）。このタイ
プの半導体装置によると、ボディコンタクト領域とチャ
ネル形成領域とが、ＰＴＩの底面と絶縁層の上面との間
の半導体層を介して互いに電気的に接続されている。そ
のため、ボディコンタクト領域に接続された外部電源に
よって、チャネル形成領域の電位を固定することができ
る。
に、半導体層の上面内にボディコンタクト領域を選択的
に形成するとともに、半導体層の上面から絶縁層の上面
に達しない深さに形成した部分分離型の素子分離絶縁膜
（Partial shallow Trench Isolation：ＰＴＩ）によっ
て半導体素子を取り囲むタイプの半導体装置が提案され
た（特開昭５８−１２４２４３号公報参照）。このタイ
プの半導体装置によると、ボディコンタクト領域とチャ
ネル形成領域とが、ＰＴＩの底面と絶縁層の上面との間
の半導体層を介して互いに電気的に接続されている。そ
のため、ボディコンタクト領域に接続された外部電源に
よって、チャネル形成領域の電位を固定することができ
る。
【０００５】さらに近年では、半導体装置の微細化を図
るために、各トランジスタごとに個別にチャネル形成領
域の電位を固定するのではなく、同一導電型の複数のト
ランジスタのチャネル形成領域の電位を一括して固定す
るタイプの半導体装置が提案された（Proceedings 1997
IEEE International SOI Conference,Oct.1997,pp140,
141,164,165,170,171参照）。このタイプの半導体装置
では、互いに隣接するトランジスタの各チャネル形成領
域同士の間が、ＰＴＩによって互いに分離されている。
るために、各トランジスタごとに個別にチャネル形成領
域の電位を固定するのではなく、同一導電型の複数のト
ランジスタのチャネル形成領域の電位を一括して固定す
るタイプの半導体装置が提案された（Proceedings 1997
IEEE International SOI Conference,Oct.1997,pp140,
141,164,165,170,171参照）。このタイプの半導体装置
では、互いに隣接するトランジスタの各チャネル形成領
域同士の間が、ＰＴＩによって互いに分離されている。
【０００６】従来技術１．ここでは、上記した最後のタ
イプの半導体装置の構造の一例について説明する。図２
８は、本従来技術１に係る半導体装置の構造を示す上面
図であり、図２９，３０はそれぞれ、図２８に示した半
導体装置の、ラインＬ１０１，Ｌ１０２に沿った位置に
おける断面構造を示す断面図である。但し、説明の都合
上図２８においては、図２９，３０に示した層間絶縁膜
１２７〜１２９等の記載は省略している。図２８〜３０
に示すように本従来技術１に係る半導体装置は、ＰＴＩ
形成領域１０１内に形成されたＰＴＩ１４０と、高濃度
不純物領域１１８及び低濃度不純物領域１１９を有する
ソース・ドレイン領域１０３と、チャネル形成領域１０
４（Ｐ型のチャネル形成領域１０４ｎとＮ型のチャネル
形成領域１０４ｐ）と、ソース・ドレイン配線１０５
ａ，１０５ｂと、ドープトポリシリコン層１２１及び金
属層１２２がこの順に積層された積層構造を有するゲー
ト配線１０６と、金属配線１０７，１１１と、コンタク
トホール１０８，１１０，１２５ａ，１２５ｂと、ボデ
ィコンタクト領域１０９と、シリコン基板１１５、ＢＯ
Ｘ層１１６、及びシリコン層１１７を有するＳＯＩ基板
１１４と、ゲート酸化膜１２０と、絶縁膜１２３と、サ
イドウォール１２４と、層間絶縁膜１２７〜１２９と、
Ｐ型のチャネルストッパ層１２５と、Ｎ型のチャネルス
トッパ層１２６とを備えている。
イプの半導体装置の構造の一例について説明する。図２
８は、本従来技術１に係る半導体装置の構造を示す上面
図であり、図２９，３０はそれぞれ、図２８に示した半
導体装置の、ラインＬ１０１，Ｌ１０２に沿った位置に
おける断面構造を示す断面図である。但し、説明の都合
上図２８においては、図２９，３０に示した層間絶縁膜
１２７〜１２９等の記載は省略している。図２８〜３０
に示すように本従来技術１に係る半導体装置は、ＰＴＩ
形成領域１０１内に形成されたＰＴＩ１４０と、高濃度
不純物領域１１８及び低濃度不純物領域１１９を有する
ソース・ドレイン領域１０３と、チャネル形成領域１０
４（Ｐ型のチャネル形成領域１０４ｎとＮ型のチャネル
形成領域１０４ｐ）と、ソース・ドレイン配線１０５
ａ，１０５ｂと、ドープトポリシリコン層１２１及び金
属層１２２がこの順に積層された積層構造を有するゲー
ト配線１０６と、金属配線１０７，１１１と、コンタク
トホール１０８，１１０，１２５ａ，１２５ｂと、ボデ
ィコンタクト領域１０９と、シリコン基板１１５、ＢＯ
Ｘ層１１６、及びシリコン層１１７を有するＳＯＩ基板
１１４と、ゲート酸化膜１２０と、絶縁膜１２３と、サ
イドウォール１２４と、層間絶縁膜１２７〜１２９と、
Ｐ型のチャネルストッパ層１２５と、Ｎ型のチャネルス
トッパ層１２６とを備えている。
【０００７】図２９を参照して、互いに隣接するＮＭＯ
ＳとＰＭＯＳとは、ＰＴＩ１４０ａによって互いに分離
されている。ＰＴＩ１４０ａの底面とＢＯＸ層１１６の
上面との間のシリコン層１１７内には、ＰＭＯＳ形成領
域側にＮ型のチャネルストッパ層１２６が、ＮＭＯＳ形
成領域側にＰ型のチャネルストッパ層１２５がそれぞれ
形成されている。
ＳとＰＭＯＳとは、ＰＴＩ１４０ａによって互いに分離
されている。ＰＴＩ１４０ａの底面とＢＯＸ層１１６の
上面との間のシリコン層１１７内には、ＰＭＯＳ形成領
域側にＮ型のチャネルストッパ層１２６が、ＮＭＯＳ形
成領域側にＰ型のチャネルストッパ層１２５がそれぞれ
形成されている。
【０００８】図３０を参照して、Ｎ+型のボディコンタ
クト領域１０９とＮ型のチャネル形成領域１０４ｐと
は、ＰＴＩ１４０の底面とＢＯＸ層１１６の上面との間
のシリコン層１１７内に形成されたＮ型のチャネルスト
ッパ層１２６を介して互いに電気的に接続されている。
従って、チャネル形成領域１０４ｐの電位を、内部が導
体プラグで充填されたコンタクトホール１１０を介して
ボディコンタクト領域１０９に電気的に接続された、金
属配線１１１の電位に固定することができる。
クト領域１０９とＮ型のチャネル形成領域１０４ｐと
は、ＰＴＩ１４０の底面とＢＯＸ層１１６の上面との間
のシリコン層１１７内に形成されたＮ型のチャネルスト
ッパ層１２６を介して互いに電気的に接続されている。
従って、チャネル形成領域１０４ｐの電位を、内部が導
体プラグで充填されたコンタクトホール１１０を介して
ボディコンタクト領域１０９に電気的に接続された、金
属配線１１１の電位に固定することができる。
【０００９】従来技術２ａ．ここでは、バルク基板を用
いた他の従来の半導体装置の構造について説明する。図
３１は、本従来技術２ａに係る半導体装置の構造を示す
上面図であり、図３２は、図３１に示した半導体装置
の、ラインＬ１０３に沿った位置における断面構造を示
す断面図である。但し、図面の簡略化のため図３２にお
いては、シリコン基板１６０の内部構造のみを示してい
る。図３１，３２に示すように本従来技術２ａに係る半
導体装置は、シリコン基板１６０と、素子分離領域１５
０内に形成されたＳＴＩ（shallow Trench Isolation）
１６３と、チャネルストッパ層１６２と、シリコン基板
１６０のメモリセル領域内のみに形成されたボトムＮウ
ェル１６４と、シリコン基板１６０の内部においてボト
ムＮウェル１６４上に形成されたＰウェル１６１と、ソ
ース・ドレイン領域１６５と、チャネル形成領域１６６
と、シリコン基板１６０のメモリセル領域内に形成され
た複数のメモリセル１５１と、センスアンプ等が形成さ
れているシリコン基板１６０の周辺回路領域内に形成さ
れた、ソース・ドレイン領域１５４及びゲート電極１５
５を有する複数のＮＭＯＳと、複数のビット線１５２
と、複数のワード線１５３とを備えている。ボトムＮウ
ェル１６４は、メモリセル１５１のソフトエラー耐性を
向上するために設けられている。
いた他の従来の半導体装置の構造について説明する。図
３１は、本従来技術２ａに係る半導体装置の構造を示す
上面図であり、図３２は、図３１に示した半導体装置
の、ラインＬ１０３に沿った位置における断面構造を示
す断面図である。但し、図面の簡略化のため図３２にお
いては、シリコン基板１６０の内部構造のみを示してい
る。図３１，３２に示すように本従来技術２ａに係る半
導体装置は、シリコン基板１６０と、素子分離領域１５
０内に形成されたＳＴＩ（shallow Trench Isolation）
１６３と、チャネルストッパ層１６２と、シリコン基板
１６０のメモリセル領域内のみに形成されたボトムＮウ
ェル１６４と、シリコン基板１６０の内部においてボト
ムＮウェル１６４上に形成されたＰウェル１６１と、ソ
ース・ドレイン領域１６５と、チャネル形成領域１６６
と、シリコン基板１６０のメモリセル領域内に形成され
た複数のメモリセル１５１と、センスアンプ等が形成さ
れているシリコン基板１６０の周辺回路領域内に形成さ
れた、ソース・ドレイン領域１５４及びゲート電極１５
５を有する複数のＮＭＯＳと、複数のビット線１５２
と、複数のワード線１５３とを備えている。ボトムＮウ
ェル１６４は、メモリセル１５１のソフトエラー耐性を
向上するために設けられている。
【００１０】図３２を参照して、シリコン基板１６０の
メモリセル領域と周辺回路領域とは、シリコン基板１６
０の上面からチャネルストッパ層１６２の上面に達する
深さに形成されたＳＴＩ１６３ａによって互いに分離さ
れている。また、シリコン基板１６０のメモリセル領域
内及び周辺回路領域内には、ＳＴＩ１６３ａと同様の深
さのＳＴＩ１６３がそれぞれ形成されている。
メモリセル領域と周辺回路領域とは、シリコン基板１６
０の上面からチャネルストッパ層１６２の上面に達する
深さに形成されたＳＴＩ１６３ａによって互いに分離さ
れている。また、シリコン基板１６０のメモリセル領域
内及び周辺回路領域内には、ＳＴＩ１６３ａと同様の深
さのＳＴＩ１６３がそれぞれ形成されている。
【００１１】従来技術２ｂ．ここでは、上記従来技術２
ａに係る半導体装置の変形例について説明する。図３３
は、本従来技術２ｂに係る半導体装置の構造を示す上面
図であり、図３４は、図３３に示した半導体装置の、ラ
インＬ１０４に沿った位置における断面構造を示す断面
図である。但し、図面の簡略化のため図３４において
は、シリコン基板１６０の内部構造のみを示している。
図３３，３４に示すように本従来技術２ｂに係る半導体
装置は、シリコン基板１６０と、素子分離領域１５０内
に形成されたＳＴＩ１６３と、チャネルストッパ層１６
２と、シリコン基板１６０のメモリセル領域内及び周辺
回路領域内に形成されたボトムＮウェル１６４と、シリ
コン基板１６０のメモリセル領域内において、ボトムＮ
ウェル１６４上に形成されたＰウェル１６１ａと、シリ
コン基板１６０の周辺回路領域内において、Ｎウェル１
６１ａよりも浅く形成されたＮウェル１６１ｂと、ソー
ス・ドレイン領域１６５と、チャネル形成領域１６６
と、シリコン基板１６０のメモリセル領域内に形成され
た複数のメモリセル１５１と、シリコン基板１６０の周
辺回路領域内に形成された、ソース・ドレイン領域１５
４及びゲート電極１５５を有する複数のＮＭＯＳと、複
数のビット線１５２と、複数のワード線１５３とを備え
ている。周辺回路領域におけるＰウェル１６１ｂをメモ
リセル領域におけるＰウェル１６１ａよりも浅く形成す
ることにより、周辺回路領域内において、ウェル間の耐
圧の向上やウェル間のリーク電流の低減等を図ることが
できる。これにより、周辺回路領域において、互いに隣
接するウェル間を分離するための素子分離絶縁膜（図示
しない）の分離幅を縮小することができ、チップ面積の
縮小化が図られている。
ａに係る半導体装置の変形例について説明する。図３３
は、本従来技術２ｂに係る半導体装置の構造を示す上面
図であり、図３４は、図３３に示した半導体装置の、ラ
インＬ１０４に沿った位置における断面構造を示す断面
図である。但し、図面の簡略化のため図３４において
は、シリコン基板１６０の内部構造のみを示している。
図３３，３４に示すように本従来技術２ｂに係る半導体
装置は、シリコン基板１６０と、素子分離領域１５０内
に形成されたＳＴＩ１６３と、チャネルストッパ層１６
２と、シリコン基板１６０のメモリセル領域内及び周辺
回路領域内に形成されたボトムＮウェル１６４と、シリ
コン基板１６０のメモリセル領域内において、ボトムＮ
ウェル１６４上に形成されたＰウェル１６１ａと、シリ
コン基板１６０の周辺回路領域内において、Ｎウェル１
６１ａよりも浅く形成されたＮウェル１６１ｂと、ソー
ス・ドレイン領域１６５と、チャネル形成領域１６６
と、シリコン基板１６０のメモリセル領域内に形成され
た複数のメモリセル１５１と、シリコン基板１６０の周
辺回路領域内に形成された、ソース・ドレイン領域１５
４及びゲート電極１５５を有する複数のＮＭＯＳと、複
数のビット線１５２と、複数のワード線１５３とを備え
ている。周辺回路領域におけるＰウェル１６１ｂをメモ
リセル領域におけるＰウェル１６１ａよりも浅く形成す
ることにより、周辺回路領域内において、ウェル間の耐
圧の向上やウェル間のリーク電流の低減等を図ることが
できる。これにより、周辺回路領域において、互いに隣
接するウェル間を分離するための素子分離絶縁膜（図示
しない）の分離幅を縮小することができ、チップ面積の
縮小化が図られている。
【００１２】図３４を参照して、図３２と同様に、シリ
コン基板１６０のメモリセル領域と周辺回路領域とは、
シリコン基板１６０の上面からチャネルストッパ層１６
２の上面に達する深さに形成されたＳＴＩ１６３ａによ
って互いに分離されている。また、図３２と同様に、シ
リコン基板１６０のメモリセル領域内及び周辺回路領域
内には、ＳＴＩ１６３ａと同様の深さのＳＴＩ１６３が
それぞれ形成されている。
コン基板１６０のメモリセル領域と周辺回路領域とは、
シリコン基板１６０の上面からチャネルストッパ層１６
２の上面に達する深さに形成されたＳＴＩ１６３ａによ
って互いに分離されている。また、図３２と同様に、シ
リコン基板１６０のメモリセル領域内及び周辺回路領域
内には、ＳＴＩ１６３ａと同様の深さのＳＴＩ１６３が
それぞれ形成されている。
【００１３】
【発明が解決しようとする課題】しかし、このような従
来の半導体装置には、以下のような問題があった。
来の半導体装置には、以下のような問題があった。
【００１４】従来技術１の問題．以下、上記従来技術１
に係る半導体装置の第１の問題について説明する。図２
９を参照して、チャネルストッパ層１２５及びチャネル
形成領域１０４ｎに基板電圧ＶBBが、チャネルストッパ
層１２６及びチャネル形成領域１０４ｐに電源電圧ＶDD
がそれぞれ印加されている状態で、金属配線１０５ｂｐ
に０Ｖ、金属配線１０５ａｎに電源電圧ＶDDをそれぞれ
印加する場合を考える。すると、金属配線１０５ｂｐと
金属配線１０５ａｎとの電位差に起因して、ＰＴＩ１４
０ａを挟んで対向するＰＭＯＳのソース・ドレイン領域
１０３とＮＭＯＳのソース・ドレイン領域１０３との間
に、ＰＴＩ１４０ａの下のチャネルストッパ層１２５，
１２６を介してリーク電流が生じる。一般的にＰＴＩは
ＦＴＩに比べて素子間分離耐圧が低い。従って、かかる
リーク電流の発生を防止するためには、ＰＭＯＳとＮＭ
ＯＳとの間のＰＴＩ１４０ａの分離幅Ｗ１０１を大きく
する必要があり、半導体装置の微細化の妨げになるとい
う問題がある。
に係る半導体装置の第１の問題について説明する。図２
９を参照して、チャネルストッパ層１２５及びチャネル
形成領域１０４ｎに基板電圧ＶBBが、チャネルストッパ
層１２６及びチャネル形成領域１０４ｐに電源電圧ＶDD
がそれぞれ印加されている状態で、金属配線１０５ｂｐ
に０Ｖ、金属配線１０５ａｎに電源電圧ＶDDをそれぞれ
印加する場合を考える。すると、金属配線１０５ｂｐと
金属配線１０５ａｎとの電位差に起因して、ＰＴＩ１４
０ａを挟んで対向するＰＭＯＳのソース・ドレイン領域
１０３とＮＭＯＳのソース・ドレイン領域１０３との間
に、ＰＴＩ１４０ａの下のチャネルストッパ層１２５，
１２６を介してリーク電流が生じる。一般的にＰＴＩは
ＦＴＩに比べて素子間分離耐圧が低い。従って、かかる
リーク電流の発生を防止するためには、ＰＭＯＳとＮＭ
ＯＳとの間のＰＴＩ１４０ａの分離幅Ｗ１０１を大きく
する必要があり、半導体装置の微細化の妨げになるとい
う問題がある。
【００１５】次に、上記従来技術１に係る半導体装置の
第２の問題について説明する。図２９を参照して、ＮＭ
ＯＳ形成領域においては、ＰＴＩ１４０の下のＰ型のチ
ャネルストッパ層１２５は、Ｎ型のソース・ドレイン領
域１０３との間にＰＮ接合を形成する。また、ＰＭＯＳ
形成領域においては、ＰＴＩ１４０の下のＮ型のチャネ
ルストッパ層１２６は、Ｐ型のソース・ドレイン領域１
０３との間にＰＮ接合を形成する。従って、これらのＰ
Ｎ接合に起因する接合容量の増大によって、トランジス
タのスイッチング動作の遅延時間が長くなり、回路動作
が遅くなるという問題がある。
第２の問題について説明する。図２９を参照して、ＮＭ
ＯＳ形成領域においては、ＰＴＩ１４０の下のＰ型のチ
ャネルストッパ層１２５は、Ｎ型のソース・ドレイン領
域１０３との間にＰＮ接合を形成する。また、ＰＭＯＳ
形成領域においては、ＰＴＩ１４０の下のＮ型のチャネ
ルストッパ層１２６は、Ｐ型のソース・ドレイン領域１
０３との間にＰＮ接合を形成する。従って、これらのＰ
Ｎ接合に起因する接合容量の増大によって、トランジス
タのスイッチング動作の遅延時間が長くなり、回路動作
が遅くなるという問題がある。
【００１６】従来技術２ａの問題．以下、図３５，３６
を参照して、上記従来技術２ａに係る半導体装置の問題
について説明する。図３５は、ボトムＮウェル１６４を
形成するためのイオン注入工程を模式的に示す断面図で
ある。ＳＴＩ１６３ａの中央付近をアライメント位置と
して、写真製版法により、３〜６μｍ程度の膜厚を有す
るフォトレジスト１７１をシリコン基板１６０の周辺回
路領域上に形成する。その後、フォトレジスト１７１を
注入マスクとして、シリコン基板１６０内にリンイオン
１７０をイオン注入することにより、ボトムＮウェル１
６４を形成する。
を参照して、上記従来技術２ａに係る半導体装置の問題
について説明する。図３５は、ボトムＮウェル１６４を
形成するためのイオン注入工程を模式的に示す断面図で
ある。ＳＴＩ１６３ａの中央付近をアライメント位置と
して、写真製版法により、３〜６μｍ程度の膜厚を有す
るフォトレジスト１７１をシリコン基板１６０の周辺回
路領域上に形成する。その後、フォトレジスト１７１を
注入マスクとして、シリコン基板１６０内にリンイオン
１７０をイオン注入することにより、ボトムＮウェル１
６４を形成する。
【００１７】このとき、フォトレジスト１７１のエッジ
は基板表面に対して垂直であるのが望ましいが、実際に
は、基板表面の面内方向に対して約８０〜８７度の傾斜
を有するテーパ部１７２が、フォトレジスト１７１の側
面に形成される。そのため、アライメント位置よりも周
辺回路領域側のシリコン基板１６０内にもリンイオン１
７０が注入され、テーパ部１７２の形状を反映したＮウ
ェルの浮き上がり部分１６４ａ，１６４ｂが、ＳＴＩ１
６３ａの下方のシリコン基板１６０内に形成される。な
お、浮き上がり部分１６４ａ，１６４ｂは本来は繋がっ
ている層であるが、Ｐウェル１６１の中央付近ではＰ型
不純物の濃度の方が高いため、浮き上がり部分１６４
ａ，１６４ｂは分断され、浮き上がり部分１６４ｂはボ
トムＮウェル１６４から孤立した層として形成される。
は基板表面に対して垂直であるのが望ましいが、実際に
は、基板表面の面内方向に対して約８０〜８７度の傾斜
を有するテーパ部１７２が、フォトレジスト１７１の側
面に形成される。そのため、アライメント位置よりも周
辺回路領域側のシリコン基板１６０内にもリンイオン１
７０が注入され、テーパ部１７２の形状を反映したＮウ
ェルの浮き上がり部分１６４ａ，１６４ｂが、ＳＴＩ１
６３ａの下方のシリコン基板１６０内に形成される。な
お、浮き上がり部分１６４ａ，１６４ｂは本来は繋がっ
ている層であるが、Ｐウェル１６１の中央付近ではＰ型
不純物の濃度の方が高いため、浮き上がり部分１６４
ａ，１６４ｂは分断され、浮き上がり部分１６４ｂはボ
トムＮウェル１６４から孤立した層として形成される。
【００１８】図３６は、図３５に示した領域Ｘを拡大し
て示す断面図である。メモリセル領域のＮ型のソース・
ドレイン領域１６５と、周辺回路領域のＮ型のソース・
ドレイン領域１５４とがＳＴＩ１６３ａによって互いに
分離されている場合、バイアス条件によっては両ソース
・ドレイン領域１６５，１５４間に大きなリーク電流が
流れて、誤動作の原因となる。そのリーク電流の原因
が、ボトムＮウェル１６４の浮き上がり部分１６４ａ，
１６４ｂである。リーク電流が流れる経路としては、ソ
ース・ドレイン領域１５４から浮き上がり部分１６４ａ
を介してボトムＮウェル１６４に流れるパス１７５と、
ソース・ドレイン領域１５４から浮き上がり部分１６４
ｂを介してソース・ドレイン領域１６５に流れるパス１
７６とがある。リーク電流が流れるのは、これらの浮き
上がり部分１６４ａ，１６４ｂを介して、ソース・ドレ
イン領域１６５，１５４の空乏層とボトムＮウェル１６
４の空乏層とが互いに繋がるためである。
て示す断面図である。メモリセル領域のＮ型のソース・
ドレイン領域１６５と、周辺回路領域のＮ型のソース・
ドレイン領域１５４とがＳＴＩ１６３ａによって互いに
分離されている場合、バイアス条件によっては両ソース
・ドレイン領域１６５，１５４間に大きなリーク電流が
流れて、誤動作の原因となる。そのリーク電流の原因
が、ボトムＮウェル１６４の浮き上がり部分１６４ａ，
１６４ｂである。リーク電流が流れる経路としては、ソ
ース・ドレイン領域１５４から浮き上がり部分１６４ａ
を介してボトムＮウェル１６４に流れるパス１７５と、
ソース・ドレイン領域１５４から浮き上がり部分１６４
ｂを介してソース・ドレイン領域１６５に流れるパス１
７６とがある。リーク電流が流れるのは、これらの浮き
上がり部分１６４ａ，１６４ｂを介して、ソース・ドレ
イン領域１６５，１５４の空乏層とボトムＮウェル１６
４の空乏層とが互いに繋がるためである。
【００１９】従って、かかるリーク電流の発生を防止す
るためには、メモリセル領域と周辺回路領域との間のＳ
ＴＩ１６３ａの分離幅Ｗ１０４を大きくする必要があ
り、半導体装置の微細化の妨げになるという問題があ
る。
るためには、メモリセル領域と周辺回路領域との間のＳ
ＴＩ１６３ａの分離幅Ｗ１０４を大きくする必要があ
り、半導体装置の微細化の妨げになるという問題があ
る。
【００２０】従来技術２ｂの問題．以下、図３７，３８
を参照して、上記従来技術２ｂに係る半導体装置の問題
について説明する。図３７．３８に示すように、ボトム
Ｎウェル１６４は、シリコン基板１６０のメモリセル領
域及び周辺回路領域に跨ってウェハ全面に形成されてい
る。図３７は、Ｐウェル１６１ａを形成するためのイオ
ン注入工程を模式的に示す断面図である。ＳＴＩ１６３
ａの中央付近をアライメント位置として、写真製版法に
より、３〜６μｍ程度の膜厚を有するフォトレジスト１
８１をシリコン基板１６０の周辺回路領域上に形成す
る。その後、フォトレジスト１８１を注入マスクとし
て、シリコン基板１６０内にボロンイオン１８０をイオ
ン注入することにより、Ｐウェル１６１ａを形成する。
このとき、上記と同様にフォトレジスト１８１の側面に
はテーパ部１８２が形成されており、テーパ部１８２の
形状を反映したＰウェルの浮き上がり部分１６１ｃが、
ＳＴＩ１６３ａの下方のシリコン基板１６０内に形成さ
れる。
を参照して、上記従来技術２ｂに係る半導体装置の問題
について説明する。図３７．３８に示すように、ボトム
Ｎウェル１６４は、シリコン基板１６０のメモリセル領
域及び周辺回路領域に跨ってウェハ全面に形成されてい
る。図３７は、Ｐウェル１６１ａを形成するためのイオ
ン注入工程を模式的に示す断面図である。ＳＴＩ１６３
ａの中央付近をアライメント位置として、写真製版法に
より、３〜６μｍ程度の膜厚を有するフォトレジスト１
８１をシリコン基板１６０の周辺回路領域上に形成す
る。その後、フォトレジスト１８１を注入マスクとし
て、シリコン基板１６０内にボロンイオン１８０をイオ
ン注入することにより、Ｐウェル１６１ａを形成する。
このとき、上記と同様にフォトレジスト１８１の側面に
はテーパ部１８２が形成されており、テーパ部１８２の
形状を反映したＰウェルの浮き上がり部分１６１ｃが、
ＳＴＩ１６３ａの下方のシリコン基板１６０内に形成さ
れる。
【００２１】図３８は、図３７に示した領域Ｙを拡大し
て示す断面図である。メモリセル領域のＰウェル１６１
ａから派生した浮き上がり部分１６１ｃが、周辺回路領
域のＮＭＯＳのチャネル形成領域１６６内にまで達して
いる。従って、Ｐウェルの浮き上がり部分１６１ｃ及び
Ｐウェル１６１ａを介して、周辺回路領域内において発
生した少数キャリア（電子）がリーク電流としてメモリ
セル領域内に到達し、メモリセルに記憶されているデー
タを破壊する。
て示す断面図である。メモリセル領域のＰウェル１６１
ａから派生した浮き上がり部分１６１ｃが、周辺回路領
域のＮＭＯＳのチャネル形成領域１６６内にまで達して
いる。従って、Ｐウェルの浮き上がり部分１６１ｃ及び
Ｐウェル１６１ａを介して、周辺回路領域内において発
生した少数キャリア（電子）がリーク電流としてメモリ
セル領域内に到達し、メモリセルに記憶されているデー
タを破壊する。
【００２２】従って、かかるリーク電流の発生を防止す
るためには、メモリセル領域と周辺回路領域との間のＳ
ＴＩ１６３ａの分離幅Ｗ１０５を大きくする必要があ
り、半導体装置の微細化の妨げになるという問題があ
る。
るためには、メモリセル領域と周辺回路領域との間のＳ
ＴＩ１６３ａの分離幅Ｗ１０５を大きくする必要があ
り、半導体装置の微細化の妨げになるという問題があ
る。
【００２３】なお、以上の説明では、周辺回路領域のセ
ンスアンプがＮＭＯＳで形成されている場合を想定した
が、センスアンプがＰＭＯＳあるいはＣＭＯＳで形成さ
れている場合にも、同様の問題が生じ得る。また、ＳＴ
Ｉ１６３ａを介して周辺回路領域に隣接するメモリセル
領域端のメモリセルがダミーセルである場合にも、同様
の問題が生じ得る。
ンスアンプがＮＭＯＳで形成されている場合を想定した
が、センスアンプがＰＭＯＳあるいはＣＭＯＳで形成さ
れている場合にも、同様の問題が生じ得る。また、ＳＴ
Ｉ１６３ａを介して周辺回路領域に隣接するメモリセル
領域端のメモリセルがダミーセルである場合にも、同様
の問題が生じ得る。
【００２４】本発明はこれらの問題を解決するために成
されたものであり、特にＳＯＩ基板を用いた半導体装置
に関して、チャネル形成領域の電位を固定しつつ、リー
ク電流の抑制や接合容量の低減を図ることにより、半導
体装置の微細化を実現し得る半導体装置の構造及びその
製造方法を得ることを主な目的とするものである。
されたものであり、特にＳＯＩ基板を用いた半導体装置
に関して、チャネル形成領域の電位を固定しつつ、リー
ク電流の抑制や接合容量の低減を図ることにより、半導
体装置の微細化を実現し得る半導体装置の構造及びその
製造方法を得ることを主な目的とするものである。
【００２５】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置は、半導体基板、絶縁層、及び半導
体層がこの順に積層された積層構造を有するＳＯＩ基板
と、半導体層の主面内に選択的に形成された第１導電型
の第１のチャネル形成領域を有する、第１のＭＯＳトラ
ンジスタと、半導体層の主面内に選択的に形成された、
第１導電型とは異なる第２導電型の第２のチャネル形成
領域を有する、第１のＭＯＳトランジスタに隣接する第
２のＭＯＳトランジスタと、半導体層の主面内にそれぞ
れ選択的に形成された第１及び第２のボディコンタクト
領域と、第１のボディコンタクト領域と第１のチャネル
形成領域との間において、半導体層の主面から絶縁層の
上面に達しない深さに形成された第１の部分分離型素子
分離絶縁膜と、第２のボディコンタクト領域と第２のチ
ャネル形成領域との間において、半導体層の主面から絶
縁層の上面に達しない深さに形成された第２の部分分離
型素子分離絶縁膜と、少なくとも第１のＭＯＳトランジ
スタと第２のＭＯＳトランジスタとの間を含む領域内に
おいて、半導体層の主面から絶縁層の上面に達して形成
された完全分離型素子分離絶縁膜とを備えるものであ
る。
に記載の半導体装置は、半導体基板、絶縁層、及び半導
体層がこの順に積層された積層構造を有するＳＯＩ基板
と、半導体層の主面内に選択的に形成された第１導電型
の第１のチャネル形成領域を有する、第１のＭＯＳトラ
ンジスタと、半導体層の主面内に選択的に形成された、
第１導電型とは異なる第２導電型の第２のチャネル形成
領域を有する、第１のＭＯＳトランジスタに隣接する第
２のＭＯＳトランジスタと、半導体層の主面内にそれぞ
れ選択的に形成された第１及び第２のボディコンタクト
領域と、第１のボディコンタクト領域と第１のチャネル
形成領域との間において、半導体層の主面から絶縁層の
上面に達しない深さに形成された第１の部分分離型素子
分離絶縁膜と、第２のボディコンタクト領域と第２のチ
ャネル形成領域との間において、半導体層の主面から絶
縁層の上面に達しない深さに形成された第２の部分分離
型素子分離絶縁膜と、少なくとも第１のＭＯＳトランジ
スタと第２のＭＯＳトランジスタとの間を含む領域内に
おいて、半導体層の主面から絶縁層の上面に達して形成
された完全分離型素子分離絶縁膜とを備えるものであ
る。
【００２６】また、この発明のうち請求項２に記載の半
導体装置は、請求項１に記載の半導体装置であって、第
１のＭＯＳトランジスタは、半導体層の主面内にそれぞ
れ選択的に形成された、第１のチャネル形成領域を挟ん
で対を成す第２導電型のソース・ドレイン領域をさらに
有し、完全分離型素子分離絶縁膜は、ソース・ドレイン
領域に接触しない第１のチャネル形成領域の２つの側面
の少なくとも一方を除いて、第１のＭＯＳトランジスタ
を取り囲んで形成されていることを特徴とするものであ
る。
導体装置は、請求項１に記載の半導体装置であって、第
１のＭＯＳトランジスタは、半導体層の主面内にそれぞ
れ選択的に形成された、第１のチャネル形成領域を挟ん
で対を成す第２導電型のソース・ドレイン領域をさらに
有し、完全分離型素子分離絶縁膜は、ソース・ドレイン
領域に接触しない第１のチャネル形成領域の２つの側面
の少なくとも一方を除いて、第１のＭＯＳトランジスタ
を取り囲んで形成されていることを特徴とするものであ
る。
【００２７】また、この発明のうち請求項３に記載の半
導体装置は、請求項２に記載の半導体装置であって、完
全分離型素子分離絶縁膜は、第１のチャネル形成領域の
２つの側面の双方を除いて、第１のＭＯＳトランジスタ
を取り囲んで形成されており、第１の部分分離型素子分
離絶縁膜は、第１のボディコンタクト領域と第１のチャ
ネル形成領域の２つの側面の双方との間に形成されてい
ることを特徴とするものである。
導体装置は、請求項２に記載の半導体装置であって、完
全分離型素子分離絶縁膜は、第１のチャネル形成領域の
２つの側面の双方を除いて、第１のＭＯＳトランジスタ
を取り囲んで形成されており、第１の部分分離型素子分
離絶縁膜は、第１のボディコンタクト領域と第１のチャ
ネル形成領域の２つの側面の双方との間に形成されてい
ることを特徴とするものである。
【００２８】また、この発明のうち請求項４に記載の半
導体装置は、請求項２又は３に記載の半導体装置であっ
て、第１のＭＯＳトランジスタは、第１のチャネル形成
領域の上方において半導体層の主面上に形成されたゲー
ト電極をさらに有し、半導体装置は、第１の部分分離型
素子分離絶縁膜の底面と絶縁層の上面との間の半導体層
内に形成された、第１導電型のチャネルストッパ層をさ
らに備え、チャネルストッパ層の不純物濃度は、第１の
チャネル形成領域と第１のボディコンタクト領域との間
の容量及び抵抗をそれぞれＣB及びＲB、ゲート電極に印
加されるパルス信号の信号遷移時間をｔgateとした場合
に、√（ＣB・ＲB）＜ｔgateを満たす程度に高濃度であ
ることを特徴とするものである。
導体装置は、請求項２又は３に記載の半導体装置であっ
て、第１のＭＯＳトランジスタは、第１のチャネル形成
領域の上方において半導体層の主面上に形成されたゲー
ト電極をさらに有し、半導体装置は、第１の部分分離型
素子分離絶縁膜の底面と絶縁層の上面との間の半導体層
内に形成された、第１導電型のチャネルストッパ層をさ
らに備え、チャネルストッパ層の不純物濃度は、第１の
チャネル形成領域と第１のボディコンタクト領域との間
の容量及び抵抗をそれぞれＣB及びＲB、ゲート電極に印
加されるパルス信号の信号遷移時間をｔgateとした場合
に、√（ＣB・ＲB）＜ｔgateを満たす程度に高濃度であ
ることを特徴とするものである。
【００２９】また、この発明のうち請求項５に記載の半
導体装置は、半導体基板、絶縁層、及び半導体層がこの
順に積層された積層構造を有するＳＯＩ基板と、ＳＯＩ
基板のメモリセル領域において、半導体層の主面から絶
縁層の上面に達しない第１の深さで、選択的に形成され
た部分分離型の第１の素子分離絶縁膜と、ＳＯＩ基板の
素子分離領域によってメモリセル領域と分離されたＳＯ
Ｉ基板の周辺回路領域において、半導体層の主面から絶
縁層の上面に達しない第２の深さで、選択的に形成され
た部分分離型の第２の素子分離絶縁膜と、素子分離領域
において、半導体層の主面から第１及び第２の深さより
も深く形成された第３の素子分離絶縁膜とを備えるもの
である。
導体装置は、半導体基板、絶縁層、及び半導体層がこの
順に積層された積層構造を有するＳＯＩ基板と、ＳＯＩ
基板のメモリセル領域において、半導体層の主面から絶
縁層の上面に達しない第１の深さで、選択的に形成され
た部分分離型の第１の素子分離絶縁膜と、ＳＯＩ基板の
素子分離領域によってメモリセル領域と分離されたＳＯ
Ｉ基板の周辺回路領域において、半導体層の主面から絶
縁層の上面に達しない第２の深さで、選択的に形成され
た部分分離型の第２の素子分離絶縁膜と、素子分離領域
において、半導体層の主面から第１及び第２の深さより
も深く形成された第３の素子分離絶縁膜とを備えるもの
である。
【００３０】また、この発明のうち請求項６に記載の半
導体装置は、請求項５に記載の半導体装置であって、第
３の素子分離絶縁膜は、半導体層の主面から絶縁層の上
面に達して形成された、完全分離型の素子分離絶縁膜で
あることを特徴とするものである。
導体装置は、請求項５に記載の半導体装置であって、第
３の素子分離絶縁膜は、半導体層の主面から絶縁層の上
面に達して形成された、完全分離型の素子分離絶縁膜で
あることを特徴とするものである。
【００３１】また、この発明のうち請求項７に記載の半
導体装置は、素子分離領域によって互いに分離された第
１領域及び第２領域を有する基板と、基板の第１領域に
おいて、基板の主面内に第１の深さで選択的に形成され
た第１の素子分離絶縁膜と、基板の第２領域において、
基板の主面内に第２の深さで選択的に形成された第２の
素子分離絶縁膜と、基板の内部において、イオン注入に
よって、基板の第１及び第２領域のうちの第１領域のみ
に形成された不純物導入領域と、基板の素子分離領域に
おいて、基板の主面から少なくとも第１及び第２の深さ
よりも深く形成された第３の素子分離絶縁膜とを備える
ものである。
導体装置は、素子分離領域によって互いに分離された第
１領域及び第２領域を有する基板と、基板の第１領域に
おいて、基板の主面内に第１の深さで選択的に形成され
た第１の素子分離絶縁膜と、基板の第２領域において、
基板の主面内に第２の深さで選択的に形成された第２の
素子分離絶縁膜と、基板の内部において、イオン注入に
よって、基板の第１及び第２領域のうちの第１領域のみ
に形成された不純物導入領域と、基板の素子分離領域に
おいて、基板の主面から少なくとも第１及び第２の深さ
よりも深く形成された第３の素子分離絶縁膜とを備える
ものである。
【００３２】また、この発明のうち請求項８に記載の半
導体装置は、請求項７に記載の半導体装置であって、不
純物導入領域は第１導電型の第１のウェルであり、半導
体装置は、第１及び第２領域を跨って第１のウェル上に
形成された、第１導電型とは異なる第２導電型の第２の
ウェルを基板内にさらに備え、第３の素子分離絶縁膜
は、基板の主面から少なくとも第２のウェルの上面より
も深く形成されていることを特徴とするものである。
導体装置は、請求項７に記載の半導体装置であって、不
純物導入領域は第１導電型の第１のウェルであり、半導
体装置は、第１及び第２領域を跨って第１のウェル上に
形成された、第１導電型とは異なる第２導電型の第２の
ウェルを基板内にさらに備え、第３の素子分離絶縁膜
は、基板の主面から少なくとも第２のウェルの上面より
も深く形成されていることを特徴とするものである。
【００３３】また、この発明のうち請求項９に記載の半
導体装置は、請求項８に記載の半導体装置であって、第
３の素子分離絶縁膜は、基板の主面から第２のウェルの
底面に達して形成されていることを特徴とするものであ
る。
導体装置は、請求項８に記載の半導体装置であって、第
３の素子分離絶縁膜は、基板の主面から第２のウェルの
底面に達して形成されていることを特徴とするものであ
る。
【００３４】また、この発明のうち請求項１０に記載の
半導体装置は、請求項７に記載の半導体装置であって、
不純物導入領域は第１導電型の第１のウェルであり、半
導体装置は、第１のウェルの下で第１及び第２領域を跨
って形成された、第１導電型とは異なる第２導電型の第
２のウェルをさらに備え、第３の素子分離絶縁膜は、基
板の主面から第１のウェルの底面に達して形成されてい
ることを特徴とするものである。
半導体装置は、請求項７に記載の半導体装置であって、
不純物導入領域は第１導電型の第１のウェルであり、半
導体装置は、第１のウェルの下で第１及び第２領域を跨
って形成された、第１導電型とは異なる第２導電型の第
２のウェルをさらに備え、第３の素子分離絶縁膜は、基
板の主面から第１のウェルの底面に達して形成されてい
ることを特徴とするものである。
【００３５】また、この発明のうち請求項１１に記載の
半導体装置の製造方法は、（ａ）基板を準備する工程
と、（ｂ）基板の主面の第１部分を掘り下げることによ
り、第１の深さの第１の凹部を形成する工程と、（ｃ）
第１の凹部の底面上に所定の膜を形成する工程と、
（ｄ）工程（ｃ）よりも後に実行され、第１の凹部の下
方における基板の主面を第１の凹部によって保護しつ
つ、基板の主面の第２部分を掘り下げることにより、第
１の深さよりも浅い第２の深さの第２の凹部を形成する
工程と、（ｅ）工程（ｄ）よりも後に実行され、所定の
膜を除去する工程と、（ｆ）工程（ｅ）よりも後に実行
され、第１及び第２の凹部内に絶縁膜を埋め込む工程と
を備えるものである。
半導体装置の製造方法は、（ａ）基板を準備する工程
と、（ｂ）基板の主面の第１部分を掘り下げることによ
り、第１の深さの第１の凹部を形成する工程と、（ｃ）
第１の凹部の底面上に所定の膜を形成する工程と、
（ｄ）工程（ｃ）よりも後に実行され、第１の凹部の下
方における基板の主面を第１の凹部によって保護しつ
つ、基板の主面の第２部分を掘り下げることにより、第
１の深さよりも浅い第２の深さの第２の凹部を形成する
工程と、（ｅ）工程（ｄ）よりも後に実行され、所定の
膜を除去する工程と、（ｆ）工程（ｅ）よりも後に実行
され、第１及び第２の凹部内に絶縁膜を埋め込む工程と
を備えるものである。
【００３６】
【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１に係る半導体装置の構造を示す上面図であ
り、図２，３はそれぞれ、図１に示した半導体装置の、
ラインＬ１，Ｌ２に沿った位置における断面構造を示す
断面図である。但し、説明の都合上図１においては、図
２，３に示した層間絶縁膜２７〜２９等の記載は省略し
ている。図２を参照して、ＳＯＩ基板１４は、シリコン
基板１５、ＢＯＸ層１６、及びシリコン層１７がこの順
に積層された積層構造を有している。ＳＯＩ基板１４
は、ＦＴＩ２６によって、ＰＭＯＳ形成領域及びＮＭＯ
Ｓ形成領域に分離されている。ＦＴＩ２６は、シリコン
層１７の上面からＢＯＸ層１６の上面に達して形成され
ている。ＳＯＩ基板１４のＮＭＯＳ形成領域には、ＮＭ
ＯＳが形成されている。ＮＭＯＳは、シリコン層１７の
上面内に選択的に形成されたＰ型のチャネル形成領域４
ｎと、シリコン層１７の上面内にそれぞれ選択的に形成
され、チャネル形成領域４ｎを挟んで対を成す、Ｎ型の
ソース・ドレイン領域３ｎと、チャネル形成領域４ｎが
形成されている部分のシリコン層１７の上面上に形成さ
れたゲート構造とを有している。ソース・ドレイン領域
３ｎは、シリコン層１７の上面内に浅く形成された高濃
度不純物領域１８ｎと、シリコン層１７の上面からＢＯ
Ｘ層１６の上面に達して形成された低濃度不純物領域１
９ｎとを有している。また、ゲート構造は、シリコン層
１７の上面上に形成されたゲート酸化膜２０と、ゲート
酸化膜２０上に形成されたゲート電極６とを有してい
る。ゲート電極６は、ドープトポリシリコン層２１及び
金属層２２がこの順に積層された積層構造を有してい
る。ゲート構造の側面及び上面は絶縁膜２３によって覆
われており、ゲート構造の側面には、絶縁膜２３を介し
てサイドウォール２４が形成されている。
実施の形態１に係る半導体装置の構造を示す上面図であ
り、図２，３はそれぞれ、図１に示した半導体装置の、
ラインＬ１，Ｌ２に沿った位置における断面構造を示す
断面図である。但し、説明の都合上図１においては、図
２，３に示した層間絶縁膜２７〜２９等の記載は省略し
ている。図２を参照して、ＳＯＩ基板１４は、シリコン
基板１５、ＢＯＸ層１６、及びシリコン層１７がこの順
に積層された積層構造を有している。ＳＯＩ基板１４
は、ＦＴＩ２６によって、ＰＭＯＳ形成領域及びＮＭＯ
Ｓ形成領域に分離されている。ＦＴＩ２６は、シリコン
層１７の上面からＢＯＸ層１６の上面に達して形成され
ている。ＳＯＩ基板１４のＮＭＯＳ形成領域には、ＮＭ
ＯＳが形成されている。ＮＭＯＳは、シリコン層１７の
上面内に選択的に形成されたＰ型のチャネル形成領域４
ｎと、シリコン層１７の上面内にそれぞれ選択的に形成
され、チャネル形成領域４ｎを挟んで対を成す、Ｎ型の
ソース・ドレイン領域３ｎと、チャネル形成領域４ｎが
形成されている部分のシリコン層１７の上面上に形成さ
れたゲート構造とを有している。ソース・ドレイン領域
３ｎは、シリコン層１７の上面内に浅く形成された高濃
度不純物領域１８ｎと、シリコン層１７の上面からＢＯ
Ｘ層１６の上面に達して形成された低濃度不純物領域１
９ｎとを有している。また、ゲート構造は、シリコン層
１７の上面上に形成されたゲート酸化膜２０と、ゲート
酸化膜２０上に形成されたゲート電極６とを有してい
る。ゲート電極６は、ドープトポリシリコン層２１及び
金属層２２がこの順に積層された積層構造を有してい
る。ゲート構造の側面及び上面は絶縁膜２３によって覆
われており、ゲート構造の側面には、絶縁膜２３を介し
てサイドウォール２４が形成されている。
【００３７】一方、ＳＯＩ基板１４のＰＭＯＳ形成領域
には、ＰＭＯＳが形成されている。ＰＭＯＳは、シリコ
ン層１７の上面内に選択的に形成されたＮ型のチャネル
形成領域４ｐと、シリコン層１７の上面内にそれぞれ選
択的に形成され、チャネル形成領域４ｎを挟んで対を成
す、Ｐ型のソース・ドレイン領域３ｐと、ＮＭＯＳと同
様のゲート構造、絶縁膜２３、及びサイドウォール２４
とを有している。ソース・ドレイン領域３ｐは、シリコ
ン層１７の上面内に浅く形成された高濃度不純物領域１
８ｐと、シリコン層１７の上面からＢＯＸ層１６の上面
に達して形成された低濃度不純物領域１９ｐとを有して
いる。
には、ＰＭＯＳが形成されている。ＰＭＯＳは、シリコ
ン層１７の上面内に選択的に形成されたＮ型のチャネル
形成領域４ｐと、シリコン層１７の上面内にそれぞれ選
択的に形成され、チャネル形成領域４ｎを挟んで対を成
す、Ｐ型のソース・ドレイン領域３ｐと、ＮＭＯＳと同
様のゲート構造、絶縁膜２３、及びサイドウォール２４
とを有している。ソース・ドレイン領域３ｐは、シリコ
ン層１７の上面内に浅く形成された高濃度不純物領域１
８ｐと、シリコン層１７の上面からＢＯＸ層１６の上面
に達して形成された低濃度不純物領域１９ｐとを有して
いる。
【００３８】ＮＭＯＳ、ＰＭＯＳ、及びＦＴＩ２６上に
は、層間絶縁膜２７が全面に形成されている。層間絶縁
膜２７上には複数の金属配線５ａがそれぞれ選択的に形
成されている。金属配線５ａは、層間絶縁膜２７内に選
択的に形成された、内部が導体プラグで充填されたコン
タクトホール２５ａを介して、一方のソース・ドレイン
領域３ｎ，３ｐにそれぞれ接続されている。層間絶縁膜
２７上には、層間絶縁膜２８が全面に形成されている。
層間絶縁膜２８上には複数の金属配線５ｂがそれぞれ選
択的に形成されている。金属配線５ｂは、層間絶縁膜２
７，２８内に選択的に形成された、内部が導体プラグで
充填されたコンタクトホール２５ｂを介して、他方のソ
ース・ドレイン領域３ｎ，３ｐにそれぞれ接続されてい
る。
は、層間絶縁膜２７が全面に形成されている。層間絶縁
膜２７上には複数の金属配線５ａがそれぞれ選択的に形
成されている。金属配線５ａは、層間絶縁膜２７内に選
択的に形成された、内部が導体プラグで充填されたコン
タクトホール２５ａを介して、一方のソース・ドレイン
領域３ｎ，３ｐにそれぞれ接続されている。層間絶縁膜
２７上には、層間絶縁膜２８が全面に形成されている。
層間絶縁膜２８上には複数の金属配線５ｂがそれぞれ選
択的に形成されている。金属配線５ｂは、層間絶縁膜２
７，２８内に選択的に形成された、内部が導体プラグで
充填されたコンタクトホール２５ｂを介して、他方のソ
ース・ドレイン領域３ｎ，３ｐにそれぞれ接続されてい
る。
【００３９】図３を参照して、シリコン基板１４の上面
内には、Ｎ+型のボディコンタクト領域９が選択的に形
成されている。ボディコンタクト領域９は、シリコン層
４の上面からＢＯＸ層１６の上面に達して形成されてい
る。ボディコンタクト領域９とチャネル形成領域４ｐと
は、ＰＴＩ３１によって互いに分離されている。ＰＴＩ
３１は、シリコン層１７の上面から所定の深さに形成さ
れており、ＰＴＩ３１の底面はＢＯＸ層１６の上面に達
していない。ＰＴＩ３１上には、ゲート酸化膜２０及び
ゲート電極６が延在して形成されている。また、ＰＴＩ
３１の底面とＢＯＸ層１６の上面との間におけるシリコ
ン層１７内には、Ｎ+型のチャネルストッパ層３０が形
成されている。これにより、ボディコンタクト領域９と
チャネル形成領域４ｐとは、チャネルストッパ層３０を
介して互いに電気的に接続されている。
内には、Ｎ+型のボディコンタクト領域９が選択的に形
成されている。ボディコンタクト領域９は、シリコン層
４の上面からＢＯＸ層１６の上面に達して形成されてい
る。ボディコンタクト領域９とチャネル形成領域４ｐと
は、ＰＴＩ３１によって互いに分離されている。ＰＴＩ
３１は、シリコン層１７の上面から所定の深さに形成さ
れており、ＰＴＩ３１の底面はＢＯＸ層１６の上面に達
していない。ＰＴＩ３１上には、ゲート酸化膜２０及び
ゲート電極６が延在して形成されている。また、ＰＴＩ
３１の底面とＢＯＸ層１６の上面との間におけるシリコ
ン層１７内には、Ｎ+型のチャネルストッパ層３０が形
成されている。これにより、ボディコンタクト領域９と
チャネル形成領域４ｐとは、チャネルストッパ層３０を
介して互いに電気的に接続されている。
【００４０】ボディコンタクト領域９、ＰＴＩ３１、Ｆ
ＴＩ２６、及びゲート電極６上には、層間絶縁膜２９が
全面に形成されている。層間絶縁膜２９上には金属配線
７，１１がそれぞれ選択的に形成されている。金属配線
７は、層間絶縁膜２９内に選択的に形成された、内部が
導体プラグで充填されたコンタクトホール８を介して、
ゲート電極６に接続されている。また、金属配線１１
は、層間絶縁膜２９内に選択的に形成された、内部が導
体プラグで充填されたコンタクトホール１０を介して、
ボディコンタクト領域９に接続されている。
ＴＩ２６、及びゲート電極６上には、層間絶縁膜２９が
全面に形成されている。層間絶縁膜２９上には金属配線
７，１１がそれぞれ選択的に形成されている。金属配線
７は、層間絶縁膜２９内に選択的に形成された、内部が
導体プラグで充填されたコンタクトホール８を介して、
ゲート電極６に接続されている。また、金属配線１１
は、層間絶縁膜２９内に選択的に形成された、内部が導
体プラグで充填されたコンタクトホール１０を介して、
ボディコンタクト領域９に接続されている。
【００４１】図２に示したＦＴＩ２６は図１に示したＦ
ＴＩ形成領域１内に形成されており、図３に示したＰＴ
Ｉ３１は図１に示したＰＴＩ形成領域２内に形成されて
いる。図１には表れないが、ＰＴＩ形成領域２の下に
は、チャネルストッパ層３０が全面に形成されている。
図１に示すように、ＮＭＯＳ形成領域には複数のＮＭＯ
Ｓが形成されており、ＰＭＯＳ形成領域には複数のＰＭ
ＯＳが形成されている。互いに隣接するＮＭＯＳ同士及
びＰＭＯＳ同士は、ＦＴＩ形成領域１内に形成されたＦ
ＴＩ２６によってそれぞれ分離されている。
ＴＩ形成領域１内に形成されており、図３に示したＰＴ
Ｉ３１は図１に示したＰＴＩ形成領域２内に形成されて
いる。図１には表れないが、ＰＴＩ形成領域２の下に
は、チャネルストッパ層３０が全面に形成されている。
図１に示すように、ＮＭＯＳ形成領域には複数のＮＭＯ
Ｓが形成されており、ＰＭＯＳ形成領域には複数のＰＭ
ＯＳが形成されている。互いに隣接するＮＭＯＳ同士及
びＰＭＯＳ同士は、ＦＴＩ形成領域１内に形成されたＦ
ＴＩ２６によってそれぞれ分離されている。
【００４２】このように本実施の形態１に係る半導体装
置によれば、互いに隣接するＰＭＯＳとＮＭＯＳとがＦ
ＴＩ２６によって分離されている。そのため、ＰＭＯＳ
とＮＭＯＳとの間のＦＴＩ２６の分離幅Ｗ１を、従来の
ＰＴＩ１４０ａの分離幅Ｗ１０１よりも小さくすること
ができ、半導体装置の微細化を図ることができる。
置によれば、互いに隣接するＰＭＯＳとＮＭＯＳとがＦ
ＴＩ２６によって分離されている。そのため、ＰＭＯＳ
とＮＭＯＳとの間のＦＴＩ２６の分離幅Ｗ１を、従来の
ＰＴＩ１４０ａの分離幅Ｗ１０１よりも小さくすること
ができ、半導体装置の微細化を図ることができる。
【００４３】しかも、ボディコンタクト領域９とチャネ
ル形成領域４とは、チャネルストッパ層３０を介して互
いに電気的に接続されているため、チャネル形成領域４
の電位を金属配線１１の電位に固定することができ、従
来の半導体装置と同様にＩBS−ＶBS特性上のキンク現象
の発生等を回避することができる。
ル形成領域４とは、チャネルストッパ層３０を介して互
いに電気的に接続されているため、チャネル形成領域４
の電位を金属配線１１の電位に固定することができ、従
来の半導体装置と同様にＩBS−ＶBS特性上のキンク現象
の発生等を回避することができる。
【００４４】また、図１に示した領域１２を除いて、ソ
ース・ドレイン領域３はＦＴＩ２６によって取り囲まれ
ている。そのため、ＰＴＩ３１の下のチャネルストッパ
層３０とソース・ドレイン領域３との間に生じる接合容
量を、従来の半導体装置と比較して低減することがで
き、半導体装置の動作の高速化を図ることができる。
ース・ドレイン領域３はＦＴＩ２６によって取り囲まれ
ている。そのため、ＰＴＩ３１の下のチャネルストッパ
層３０とソース・ドレイン領域３との間に生じる接合容
量を、従来の半導体装置と比較して低減することがで
き、半導体装置の動作の高速化を図ることができる。
【００４５】さらに、チャネルストッパ層３０とソース
・ドレイン領域３とが互いに接触する面積が小さいた
め、従来の半導体装置よりもチャネルストッパ層３０の
不純物濃度を高めることができる。これにより、以下の
効果が得られる。
・ドレイン領域３とが互いに接触する面積が小さいた
め、従来の半導体装置よりもチャネルストッパ層３０の
不純物濃度を高めることができる。これにより、以下の
効果が得られる。
【００４６】図４は、チャネル形成領域４の電位が固定
された状態でＤＣバイアスを印加した時の、ＭＯＳトラ
ンジスタの等価回路を示す回路図である。ここでは、ソ
ース電極Ｓの電位とボディコンタクト領域ＢＣの電位と
が等しく設定されている場合を想定している。ゲート電
極にオフの電圧が印加されてＭＯＳトランジスタがスタ
ンバイ状態にある時、ドレイン電極Ｄとチャネル形成領
域（ボディ）Ｂとの間のＰＮ接合には逆バイアスがかか
るため、ドレイン電極Ｄからチャネル形成領域Ｂへ生成
電流ＩGが流れる。また、チャネル形成領域Ｂとソース
電極Ｓとの間のＰＮ接合には順バイアスがかかるため、
チャネル形成領域Ｂからソース電極Ｓへ再結合電流ＩR
が流れる。このとき、チャネル形成領域ＢからＰＴＩ３
１の下に形成されているチャネルストッパ層３０を介し
てボディコンタクト領域ＢＣに流れる電流をＩRBとし、
チャネルストッパ層３０の抵抗をＲBとする。この状態
で、生成電流ＩGが全てボディコンタクト領域ＢＣに流
れれば、チャネル形成領域Ｂの電位は安定に固定され
る。これを実現するためには、ＩG・ＲBにほぼ等しいＶ
BSが、室温２７℃における熱電位２６ｍｅＶよりも高い
必要がある。即ち、Ｒ B＜0.026／ＩGを満たす必要があ
る。
された状態でＤＣバイアスを印加した時の、ＭＯＳトラ
ンジスタの等価回路を示す回路図である。ここでは、ソ
ース電極Ｓの電位とボディコンタクト領域ＢＣの電位と
が等しく設定されている場合を想定している。ゲート電
極にオフの電圧が印加されてＭＯＳトランジスタがスタ
ンバイ状態にある時、ドレイン電極Ｄとチャネル形成領
域（ボディ）Ｂとの間のＰＮ接合には逆バイアスがかか
るため、ドレイン電極Ｄからチャネル形成領域Ｂへ生成
電流ＩGが流れる。また、チャネル形成領域Ｂとソース
電極Ｓとの間のＰＮ接合には順バイアスがかかるため、
チャネル形成領域Ｂからソース電極Ｓへ再結合電流ＩR
が流れる。このとき、チャネル形成領域ＢからＰＴＩ３
１の下に形成されているチャネルストッパ層３０を介し
てボディコンタクト領域ＢＣに流れる電流をＩRBとし、
チャネルストッパ層３０の抵抗をＲBとする。この状態
で、生成電流ＩGが全てボディコンタクト領域ＢＣに流
れれば、チャネル形成領域Ｂの電位は安定に固定され
る。これを実現するためには、ＩG・ＲBにほぼ等しいＶ
BSが、室温２７℃における熱電位２６ｍｅＶよりも高い
必要がある。即ち、Ｒ B＜0.026／ＩGを満たす必要があ
る。
【００４７】一方、図５は、チャネル形成領域４の電位
が固定された状態でゲート電極Ｇに過渡電圧を印加した
時の、ＭＯＳトランジスタの等価回路を示す回路図であ
る。ここでは、ゲート電極Ｇにステップ状のパルス信号
が入力された場合を考える。ゲート電極Ｇの電位が
「Ｌ」の状態から「Ｈ」の状態に遷移するのに要する時
間（信号遷移時間）をｔgateとすると、チャネル形成領
域Ｂの電位を安定に固定するためには、チャネル形成領
域Ｂに蓄積されている電荷（ボディ電荷）をチャネル形
成領域Ｂから追い出すために要する時間τB＝√（ＣB・
ＲB）を、ｔgateよりも短くする必要がある。即ち、√
（ＣB・ＲB）＜ｔgateを満たす必要がある。ここで、Ｃ
Bは、チャネル形成領域Ｂとボディコンタクト領域ＢＣ
との間に構成される容量である。これは、ＤＣバイアス
印加時における電位固定が安定な条件ＲB＜0.026／ＩG
よりも厳しい条件であり、ｔgateが短くなった場合にも
この条件を満足するためには、ＣB、ＲBを小さくする必
要がある。ＣBを小さくするにはチャネル形成領域Ｂと
ボディコンタクト領域ＢＣとの間の距離を大きくすれば
よいが、半導体装置の微細化の観点から、この距離をあ
まり大きくすることはできない。一方、本実施の形態１
に係る半導体装置では、チャネルストッパ層３０の不純
物濃度を高めることによりＲBを小さくでき、その結
果、チャネル形成領域Ｂの電位を安定に固定することが
できる。
が固定された状態でゲート電極Ｇに過渡電圧を印加した
時の、ＭＯＳトランジスタの等価回路を示す回路図であ
る。ここでは、ゲート電極Ｇにステップ状のパルス信号
が入力された場合を考える。ゲート電極Ｇの電位が
「Ｌ」の状態から「Ｈ」の状態に遷移するのに要する時
間（信号遷移時間）をｔgateとすると、チャネル形成領
域Ｂの電位を安定に固定するためには、チャネル形成領
域Ｂに蓄積されている電荷（ボディ電荷）をチャネル形
成領域Ｂから追い出すために要する時間τB＝√（ＣB・
ＲB）を、ｔgateよりも短くする必要がある。即ち、√
（ＣB・ＲB）＜ｔgateを満たす必要がある。ここで、Ｃ
Bは、チャネル形成領域Ｂとボディコンタクト領域ＢＣ
との間に構成される容量である。これは、ＤＣバイアス
印加時における電位固定が安定な条件ＲB＜0.026／ＩG
よりも厳しい条件であり、ｔgateが短くなった場合にも
この条件を満足するためには、ＣB、ＲBを小さくする必
要がある。ＣBを小さくするにはチャネル形成領域Ｂと
ボディコンタクト領域ＢＣとの間の距離を大きくすれば
よいが、半導体装置の微細化の観点から、この距離をあ
まり大きくすることはできない。一方、本実施の形態１
に係る半導体装置では、チャネルストッパ層３０の不純
物濃度を高めることによりＲBを小さくでき、その結
果、チャネル形成領域Ｂの電位を安定に固定することが
できる。
【００４８】実施の形態２．図６は、本発明の実施の形
態２に係る半導体装置の構造を示す上面図である。図６
では説明の便宜上、本来は一体として形成されているＰ
ＴＩ形成領域２を、金属配線７，１１が形成されている
領域の下方のＰＴＩ形成領域２ｂと、ＰＴＩ形成領域２
ｂとＮＭＯＳやＰＭＯＳとの間のＰＴＩ形成領域２ａと
に分けて表示している。図６には表れないが、ＰＴＩ形
成領域２ａ，２ｂ内にはＰＴＩ３１が形成されており、
ＰＴＩ３１の下にはチャネルストッパ層３０が形成され
ている。ＰＴＩ形成領域２ａ内に形成されているＰＴＩ
３１の下のチャネルストッパ層３０は、チャネル形成領
域４の側面に接触している。ここで、チャネル形成領域
の「側面」とは、チャネル形成領域が延在する方向（図
中の上下方向）に対して垂直な面を意味する。また、
「チャネル形成領域の側面」は、チャネル形成領域の上
面及び底面以外で、ソース・ドレイン領域に接触しない
面と捉えることもできる。
態２に係る半導体装置の構造を示す上面図である。図６
では説明の便宜上、本来は一体として形成されているＰ
ＴＩ形成領域２を、金属配線７，１１が形成されている
領域の下方のＰＴＩ形成領域２ｂと、ＰＴＩ形成領域２
ｂとＮＭＯＳやＰＭＯＳとの間のＰＴＩ形成領域２ａと
に分けて表示している。図６には表れないが、ＰＴＩ形
成領域２ａ，２ｂ内にはＰＴＩ３１が形成されており、
ＰＴＩ３１の下にはチャネルストッパ層３０が形成され
ている。ＰＴＩ形成領域２ａ内に形成されているＰＴＩ
３１の下のチャネルストッパ層３０は、チャネル形成領
域４の側面に接触している。ここで、チャネル形成領域
の「側面」とは、チャネル形成領域が延在する方向（図
中の上下方向）に対して垂直な面を意味する。また、
「チャネル形成領域の側面」は、チャネル形成領域の上
面及び底面以外で、ソース・ドレイン領域に接触しない
面と捉えることもできる。
【００４９】また、図６には表れないが、ＦＴＩ形成領
域１内にはＦＴＩ２６が形成されている。図６において
ＮＭＯＳ、ＰＭＯＳの周囲に着目すると、ＦＴＩ２６
は、ＰＴＩ形成領域２ｂに対向する側のチャネル形成領
域４の側面部分を除いて、ＮＭＯＳ、ＰＭＯＳの周囲を
取り囲んで形成されていることが分かる。本実施の形態
２に係る半導体装置のその他の構造は、図１〜３に示し
た上記実施の形態１に係る半導体装置の構造と同様であ
る。
域１内にはＦＴＩ２６が形成されている。図６において
ＮＭＯＳ、ＰＭＯＳの周囲に着目すると、ＦＴＩ２６
は、ＰＴＩ形成領域２ｂに対向する側のチャネル形成領
域４の側面部分を除いて、ＮＭＯＳ、ＰＭＯＳの周囲を
取り囲んで形成されていることが分かる。本実施の形態
２に係る半導体装置のその他の構造は、図１〜３に示し
た上記実施の形態１に係る半導体装置の構造と同様であ
る。
【００５０】このように本実施の形態２に係る半導体装
置によれば、図１に示した領域１２において生じる接合
容量をも低減できるため、半導体装置の動作のさらなる
高速化を図ることができる。
置によれば、図１に示した領域１２において生じる接合
容量をも低減できるため、半導体装置の動作のさらなる
高速化を図ることができる。
【００５１】実施の形態３．図７は、本発明の実施の形
態３に係る半導体装置の構造を示す上面図である。図７
では説明の便宜上、本来は一体として形成されているＰ
ＴＩ形成領域２を、ＰＴＩ形成領域２ａ〜２ｅに分けて
表示している。図６には表れないが、ＰＴＩ形成領域２
ａ〜２ｅ内にはＰＴＩ３１が形成されており、ＰＴＩ３
１の下にはチャネルストッパ層３０が形成されている。
態３に係る半導体装置の構造を示す上面図である。図７
では説明の便宜上、本来は一体として形成されているＰ
ＴＩ形成領域２を、ＰＴＩ形成領域２ａ〜２ｅに分けて
表示している。図６には表れないが、ＰＴＩ形成領域２
ａ〜２ｅ内にはＰＴＩ３１が形成されており、ＰＴＩ３
１の下にはチャネルストッパ層３０が形成されている。
【００５２】チャネル形成領域４の一方の側面は、ＰＴ
Ｉ形成領域２ａ内に形成されているＰＴＩ３１の下のチ
ャネルストッパ層３０に接触している。また、チャネル
形成領域４の他方の側面は、ＰＴＩ形成領域２ｅ内に形
成されているＰＴＩ３１の下のチャネルストッパ層３０
に接触している。即ち、本実施の形態３に係る半導体装
置においては、チャネル形成領域４の２つの側面の双方
が、チャネルストッパ層３０に接触している。ＰＴＩ形
成領域２ｅは、ＰＴＩ形成領域２ｄ，２ｃを介して、Ｐ
ＴＩ形成領域２ｂに繋がっている。本実施の形態３に係
る半導体装置のその他の構造は、図１〜３に示した上記
実施の形態１に係る半導体装置の構造と同様である。
Ｉ形成領域２ａ内に形成されているＰＴＩ３１の下のチ
ャネルストッパ層３０に接触している。また、チャネル
形成領域４の他方の側面は、ＰＴＩ形成領域２ｅ内に形
成されているＰＴＩ３１の下のチャネルストッパ層３０
に接触している。即ち、本実施の形態３に係る半導体装
置においては、チャネル形成領域４の２つの側面の双方
が、チャネルストッパ層３０に接触している。ＰＴＩ形
成領域２ｅは、ＰＴＩ形成領域２ｄ，２ｃを介して、Ｐ
ＴＩ形成領域２ｂに繋がっている。本実施の形態３に係
る半導体装置のその他の構造は、図１〜３に示した上記
実施の形態１に係る半導体装置の構造と同様である。
【００５３】上記実施の形態１，２に係る半導体装置の
ように、チャネル形成領域４の電位を一方の側面のみか
ら固定すると、チャネル形成領域の内部（特に他方の側
面付近）において、ゲート幅方向に関して一様でない電
位分布が形成される可能性がある。しかし、本実施の形
態３に係る半導体装置によれば、チャネル形成領域４の
電位を２つの側面の双方から固定するため、かかる可能
性を除去することができ、ゲート幅方向に関して一様な
電位分布を確実に得ることができる。
ように、チャネル形成領域４の電位を一方の側面のみか
ら固定すると、チャネル形成領域の内部（特に他方の側
面付近）において、ゲート幅方向に関して一様でない電
位分布が形成される可能性がある。しかし、本実施の形
態３に係る半導体装置によれば、チャネル形成領域４の
電位を２つの側面の双方から固定するため、かかる可能
性を除去することができ、ゲート幅方向に関して一様な
電位分布を確実に得ることができる。
【００５４】実施の形態４．図８は、本発明の実施の形
態４に係る半導体装置の構造を示す断面図である。ＳＯ
Ｉ基板１４のメモリセル領域と周辺回路領域とは、シリ
コン層１７の上面からＢＯＸ層１６の上面に達して形成
されたＦＴＩ２６によって互いに分離されている。ま
た、ＳＯＩ基板１４のメモリセル領域及び周辺回路領域
には、シリコン層１７の上面からチャネルストッパ層３
０の上面に達する深さに形成されたＰＴＩ３１がそれぞ
れ選択的に形成されている。
態４に係る半導体装置の構造を示す断面図である。ＳＯ
Ｉ基板１４のメモリセル領域と周辺回路領域とは、シリ
コン層１７の上面からＢＯＸ層１６の上面に達して形成
されたＦＴＩ２６によって互いに分離されている。ま
た、ＳＯＩ基板１４のメモリセル領域及び周辺回路領域
には、シリコン層１７の上面からチャネルストッパ層３
０の上面に達する深さに形成されたＰＴＩ３１がそれぞ
れ選択的に形成されている。
【００５５】また、図９は、本発明の実施の形態４に係
る半導体装置の他の構造を示す断面図である。図８に示
したＦＴＩ２６の代わりに、メモリセル領域及び周辺回
路領域に形成されているＰＴＩ３１よりも深いＰＴＩ３
１ａを形成したものである。
る半導体装置の他の構造を示す断面図である。図８に示
したＦＴＩ２６の代わりに、メモリセル領域及び周辺回
路領域に形成されているＰＴＩ３１よりも深いＰＴＩ３
１ａを形成したものである。
【００５６】このように本実施の形態４に係る半導体装
置によれば、ＳＯＩ基板１４のメモリセル領域と周辺回
路領域との間を、ＰＴＩ３１よりも素子間分離耐圧の高
いＦＴＩ２６あるいはＰＴＩ３１ａによって互いに分離
した。そのため、両領域間をＰＴＩ３１と同じ深さのＰ
ＴＩで分離する場合と比較すると、ＦＴＩ２６の分離幅
Ｗ４及びＰＴＩ３１ａの分離幅Ｗ５を小さくできるた
め、半導体装置の微細化を図ることができる。
置によれば、ＳＯＩ基板１４のメモリセル領域と周辺回
路領域との間を、ＰＴＩ３１よりも素子間分離耐圧の高
いＦＴＩ２６あるいはＰＴＩ３１ａによって互いに分離
した。そのため、両領域間をＰＴＩ３１と同じ深さのＰ
ＴＩで分離する場合と比較すると、ＦＴＩ２６の分離幅
Ｗ４及びＰＴＩ３１ａの分離幅Ｗ５を小さくできるた
め、半導体装置の微細化を図ることができる。
【００５７】なお、図８において、ＦＴＩ２６の底面は
ＢＯＸ層１６の上面と一致しているが、ＦＴＩ２６用の
トレンチを形成するためのエッチング工程においてオー
バーエッチングを施すことにより、ＦＴＩ２６の底面が
ＢＯＸ層１６の上面よりも下方に存在する場合であって
も、上記と同様の効果が得られる。
ＢＯＸ層１６の上面と一致しているが、ＦＴＩ２６用の
トレンチを形成するためのエッチング工程においてオー
バーエッチングを施すことにより、ＦＴＩ２６の底面が
ＢＯＸ層１６の上面よりも下方に存在する場合であって
も、上記と同様の効果が得られる。
【００５８】実施の形態５．図１０は、本発明の実施の
形態５に係る半導体装置の構造を示す断面図である。シ
リコン基板１の内部には、メモリセル領域内のみに形成
されたボトムＮウェル６４と、メモリセル領域及び周辺
回路領域に跨ってボトムＮウェル６４上に形成されたＰ
ウェル６１と、メモリセル領域及び周辺回路領域に跨っ
てＰウェル６１上に形成されたチャネルストッパ層６２
とが形成されている。また、シリコン基板６０の上面内
には、メモリセル領域と周辺回路領域とを互いに分離す
るためのＳＴＩ６３ａが選択的に形成されている。ＳＴ
Ｉ６３ａは、シリコン基板６０の上面からＰウェル６１
の上面よりも深く形成されている。従来技術の説明で参
照した図３１に示したように、メモリセル領域には、Ｎ
ＭＯＳを有する複数のメモリセルが形成されており、周
辺回路領域には、ＮＭＯＳ交差結合型のセンスアンプ等
が形成されている。
形態５に係る半導体装置の構造を示す断面図である。シ
リコン基板１の内部には、メモリセル領域内のみに形成
されたボトムＮウェル６４と、メモリセル領域及び周辺
回路領域に跨ってボトムＮウェル６４上に形成されたＰ
ウェル６１と、メモリセル領域及び周辺回路領域に跨っ
てＰウェル６１上に形成されたチャネルストッパ層６２
とが形成されている。また、シリコン基板６０の上面内
には、メモリセル領域と周辺回路領域とを互いに分離す
るためのＳＴＩ６３ａが選択的に形成されている。ＳＴ
Ｉ６３ａは、シリコン基板６０の上面からＰウェル６１
の上面よりも深く形成されている。従来技術の説明で参
照した図３１に示したように、メモリセル領域には、Ｎ
ＭＯＳを有する複数のメモリセルが形成されており、周
辺回路領域には、ＮＭＯＳ交差結合型のセンスアンプ等
が形成されている。
【００５９】図１０に示すように、メモリセル領域にお
けるシリコン基板６０の上面内には、上記メモリセルを
構成するＮＭＯＳの有する、チャネル形成領域６６を挟
んで対を成すＮ型のソース・ドレイン領域６５と、互い
に隣接するメモリセル間を分離するためのＳＴＩ６３と
が形成されている。ＳＴＩ６３は、シリコン基板６０の
上面からチャネルストッパ層６２の上面に達して形成さ
れている。
けるシリコン基板６０の上面内には、上記メモリセルを
構成するＮＭＯＳの有する、チャネル形成領域６６を挟
んで対を成すＮ型のソース・ドレイン領域６５と、互い
に隣接するメモリセル間を分離するためのＳＴＩ６３と
が形成されている。ＳＴＩ６３は、シリコン基板６０の
上面からチャネルストッパ層６２の上面に達して形成さ
れている。
【００６０】また、周辺回路領域におけるシリコン基板
６０の上面内には、上記センスアンプを構成するＮＭＯ
Ｓの有する、チャネル形成領域６６を挟んで対を成すＮ
型のソース・ドレイン領域５４と、互いに隣接するＮＭ
ＯＳ間を分離するためのＳＴＩ６３とが形成されてい
る。ＳＴＩ６３は、シリコン基板６０の上面からチャネ
ルストッパ層６２の上面に達して形成されている。
６０の上面内には、上記センスアンプを構成するＮＭＯ
Ｓの有する、チャネル形成領域６６を挟んで対を成すＮ
型のソース・ドレイン領域５４と、互いに隣接するＮＭ
ＯＳ間を分離するためのＳＴＩ６３とが形成されてい
る。ＳＴＩ６３は、シリコン基板６０の上面からチャネ
ルストッパ層６２の上面に達して形成されている。
【００６１】従来技術の説明で述べたように、ボトムＮ
ウェル６４は、ＳＴＩ６３，６３ａを形成した後、ＳＴ
Ｉ６３ａの中央付近をアライメント位置として、そのア
ライメント位置よりも周辺回路領域側にフォトレジスト
を形成し、そのフォトレジストを注入マスクとしてシリ
コン基板６０内にリンイオン等をイオン注入することに
よって形成される。そのとき、フォトレジストの側面の
テーパ形状に起因して、シリコン基板６０の内部には、
ボトムＮウェル６４の浮き上がり部分６４ａ，６４ｂが
形成される。本実施の形態５に係る半導体装置において
は、ＳＴＩ６３ａを、浮き上がり部分６４ｂが形成され
ている基板内の深さよりも深く形成する。
ウェル６４は、ＳＴＩ６３，６３ａを形成した後、ＳＴ
Ｉ６３ａの中央付近をアライメント位置として、そのア
ライメント位置よりも周辺回路領域側にフォトレジスト
を形成し、そのフォトレジストを注入マスクとしてシリ
コン基板６０内にリンイオン等をイオン注入することに
よって形成される。そのとき、フォトレジストの側面の
テーパ形状に起因して、シリコン基板６０の内部には、
ボトムＮウェル６４の浮き上がり部分６４ａ，６４ｂが
形成される。本実施の形態５に係る半導体装置において
は、ＳＴＩ６３ａを、浮き上がり部分６４ｂが形成され
ている基板内の深さよりも深く形成する。
【００６２】このように本実施の形態５に係る半導体装
置によれば、浮き上がり部分６４ｂの少なくとも一部を
ＳＴＩ６３ａ内に取り込ませることができる。そのた
め、浮き上がり部分６４ｂの存在に起因して発生する、
メモリセル領域のソース・ドレイン領域６５と周辺回路
領域のソース・ドレイン領域５４との間のリーク電流を
抑制することができる。
置によれば、浮き上がり部分６４ｂの少なくとも一部を
ＳＴＩ６３ａ内に取り込ませることができる。そのた
め、浮き上がり部分６４ｂの存在に起因して発生する、
メモリセル領域のソース・ドレイン領域６５と周辺回路
領域のソース・ドレイン領域５４との間のリーク電流を
抑制することができる。
【００６３】また、図１１は、本発明の実施の形態５の
第１の変形例に係る半導体装置の構造を示す断面図であ
る。ボトムＮウェル６４を形成するためのフォトレジス
トの形成工程において、ＳＴＩ６３ａの中央付近をアラ
イメント位置とするのではなく、メモリセル領域とＳＴ
Ｉ６３ａとの境界付近をアライメント位置として設定す
る。これにより、浮き上がり部分６４ａ，６４ｂはメモ
リセル領域側にシフトし、その結果、浮き上がり部分６
４ｂはＳＴＩ６３ａ内にほぼ完全に取り込まれる。
第１の変形例に係る半導体装置の構造を示す断面図であ
る。ボトムＮウェル６４を形成するためのフォトレジス
トの形成工程において、ＳＴＩ６３ａの中央付近をアラ
イメント位置とするのではなく、メモリセル領域とＳＴ
Ｉ６３ａとの境界付近をアライメント位置として設定す
る。これにより、浮き上がり部分６４ａ，６４ｂはメモ
リセル領域側にシフトし、その結果、浮き上がり部分６
４ｂはＳＴＩ６３ａ内にほぼ完全に取り込まれる。
【００６４】このように本実施の形態５の第１の変形例
に係る半導体装置によれば、浮き上がり部分６４ｂをＳ
ＴＩ６３ａ内にほぼ完全に取り込ませることができる。
そのため、浮き上がり部分６４ｂの存在に起因する上記
リーク電流の発生を回避することができる。
に係る半導体装置によれば、浮き上がり部分６４ｂをＳ
ＴＩ６３ａ内にほぼ完全に取り込ませることができる。
そのため、浮き上がり部分６４ｂの存在に起因する上記
リーク電流の発生を回避することができる。
【００６５】さらに、図１２は、本発明の実施の形態５
の第２の変形例に係る半導体装置の構造を示す断面図で
ある。図１０又は図１１に示した半導体装置を基礎とし
て、ＳＴＩ６３ａを、シリコン基板６０の上面からＰウ
ェル６１ａの底面に達するように深く形成したものであ
る。
の第２の変形例に係る半導体装置の構造を示す断面図で
ある。図１０又は図１１に示した半導体装置を基礎とし
て、ＳＴＩ６３ａを、シリコン基板６０の上面からＰウ
ェル６１ａの底面に達するように深く形成したものであ
る。
【００６６】このように本実施の形態５の第２の変形例
に係る半導体装置によれば、浮き上がり部分６４ｂのみ
ならず、浮き上がり部分６４ａの少なくとも一部をもＳ
ＴＩ６３ａ内に取り込ませることができる。そのため、
浮き上がり部分６４ａの存在に起因して発生する、メモ
リセル領域のソース・ドレイン領域６５と周辺回路領域
のソース・ドレイン領域５４との間のリーク電流を抑制
又は回避することができる。また、Ｐウェル６１が、メ
モリセル領域におけるＰウェル６１ａと周辺回路領域に
おけるＰウェル６１ｂとに分断されるため、メモリセル
領域と周辺回路領域とで、Ｐウェル６１ａ，６１ｂの電
位を独立に設定できるという効果も得られる。
に係る半導体装置によれば、浮き上がり部分６４ｂのみ
ならず、浮き上がり部分６４ａの少なくとも一部をもＳ
ＴＩ６３ａ内に取り込ませることができる。そのため、
浮き上がり部分６４ａの存在に起因して発生する、メモ
リセル領域のソース・ドレイン領域６５と周辺回路領域
のソース・ドレイン領域５４との間のリーク電流を抑制
又は回避することができる。また、Ｐウェル６１が、メ
モリセル領域におけるＰウェル６１ａと周辺回路領域に
おけるＰウェル６１ｂとに分断されるため、メモリセル
領域と周辺回路領域とで、Ｐウェル６１ａ，６１ｂの電
位を独立に設定できるという効果も得られる。
【００６７】一方、図１０，１１に示した半導体装置に
おいては、Ｐウェル６１がメモリセル領域と周辺回路領
域とに跨って形成されているため、Ｐウェル６１の電位
を固定するための基板電位発生回路を周辺回路領域内の
みに形成すれば足り、基板電位発生回路を形成するため
の領域がメモリセル領域内では不要になるという効果が
得られる。
おいては、Ｐウェル６１がメモリセル領域と周辺回路領
域とに跨って形成されているため、Ｐウェル６１の電位
を固定するための基板電位発生回路を周辺回路領域内の
みに形成すれば足り、基板電位発生回路を形成するため
の領域がメモリセル領域内では不要になるという効果が
得られる。
【００６８】実施の形態６．図１３は、本発明の実施の
形態６に係る半導体装置の構造を示す断面図である。シ
リコン基板６０の内部には、メモリセル領域及び周辺回
路領域に跨って形成されたボトムＮウェル６４と、メモ
リセル領域内でボトムＮウェル６４上に形成されたＰウ
ェル６１ａと、周辺回路領域内で、Ｐウェル６１ａより
も薄く形成されたＰウェル６１ｂと、メモリセル領域及
び周辺回路領域に跨ってＰウェル６１ａ，６１ｂ上に形
成されたチャネルストッパ層６２とが形成されている。
また、シリコン基板６０の上面内には、メモリセル領域
と周辺回路領域とを互いに分離するためのＳＴＩ６３ａ
が選択的に形成されている。従来技術の説明で参照した
図３３に示したように、メモリセル領域には、ＮＭＯＳ
を有する複数のメモリセルが形成されており、周辺回路
領域には、ＮＭＯＳを有するセンスアンプ等が形成され
ている。
形態６に係る半導体装置の構造を示す断面図である。シ
リコン基板６０の内部には、メモリセル領域及び周辺回
路領域に跨って形成されたボトムＮウェル６４と、メモ
リセル領域内でボトムＮウェル６４上に形成されたＰウ
ェル６１ａと、周辺回路領域内で、Ｐウェル６１ａより
も薄く形成されたＰウェル６１ｂと、メモリセル領域及
び周辺回路領域に跨ってＰウェル６１ａ，６１ｂ上に形
成されたチャネルストッパ層６２とが形成されている。
また、シリコン基板６０の上面内には、メモリセル領域
と周辺回路領域とを互いに分離するためのＳＴＩ６３ａ
が選択的に形成されている。従来技術の説明で参照した
図３３に示したように、メモリセル領域には、ＮＭＯＳ
を有する複数のメモリセルが形成されており、周辺回路
領域には、ＮＭＯＳを有するセンスアンプ等が形成され
ている。
【００６９】図１３に示すように、メモリセル領域にお
けるシリコン基板６０の上面内には、上記メモリセルを
構成するＮＭＯＳの有する、シリコン基板６０の上面か
らチャネルストッパ層６２の上面に達するＮ型のソース
・ドレイン領域６５が形成されている。また、図１１に
示したように、メモリセル領域におけるシリコン基板６
０の上面内には、互いに隣接するメモリセル間を分離す
るための、シリコン基板６０の上面からチャネルストッ
パ層６２の上面に達するＳＴＩ６３が形成されている。
けるシリコン基板６０の上面内には、上記メモリセルを
構成するＮＭＯＳの有する、シリコン基板６０の上面か
らチャネルストッパ層６２の上面に達するＮ型のソース
・ドレイン領域６５が形成されている。また、図１１に
示したように、メモリセル領域におけるシリコン基板６
０の上面内には、互いに隣接するメモリセル間を分離す
るための、シリコン基板６０の上面からチャネルストッ
パ層６２の上面に達するＳＴＩ６３が形成されている。
【００７０】また、周辺回路領域におけるシリコン基板
６０の上面内には、上記センスアンプを構成するＮＭＯ
Ｓの有する、シリコン基板６０の上面からチャネルスト
ッパ層６２の上面に達するチャネル形成領域６６が形成
されている。また、図１１に示したように、周辺回路領
域におけるシリコン基板６０の上面内には、シリコン基
板６０の上面からチャネルストッパ層６２の上面に達す
るＳＴＩ６３が形成されている。
６０の上面内には、上記センスアンプを構成するＮＭＯ
Ｓの有する、シリコン基板６０の上面からチャネルスト
ッパ層６２の上面に達するチャネル形成領域６６が形成
されている。また、図１１に示したように、周辺回路領
域におけるシリコン基板６０の上面内には、シリコン基
板６０の上面からチャネルストッパ層６２の上面に達す
るＳＴＩ６３が形成されている。
【００７１】従来技術の説明で述べたように、Ｐウェル
６１ａは、ＳＴＩ６３，６３ａを形成した後、ＳＴＩ６
３ａの中央付近をアライメント位置として、そのアライ
メント位置よりも周辺回路領域側にフォトレジストを形
成し、そのフォトレジストを注入マスクとしてシリコン
基板６０内にボロンイオン等をイオン注入することによ
って形成される。そのとき、フォトレジストの側面のテ
ーパ形状に起因して、シリコン基板６０の内部には、Ｐ
ウェル６１ａの浮き上がり部分６１ｃが形成される。本
実施の形態６に係る半導体装置において、ＳＴＩ６３ａ
は、シリコン基板６０の上面からチャネルストッパ層６
２の上面よりも深く形成されている。
６１ａは、ＳＴＩ６３，６３ａを形成した後、ＳＴＩ６
３ａの中央付近をアライメント位置として、そのアライ
メント位置よりも周辺回路領域側にフォトレジストを形
成し、そのフォトレジストを注入マスクとしてシリコン
基板６０内にボロンイオン等をイオン注入することによ
って形成される。そのとき、フォトレジストの側面のテ
ーパ形状に起因して、シリコン基板６０の内部には、Ｐ
ウェル６１ａの浮き上がり部分６１ｃが形成される。本
実施の形態６に係る半導体装置において、ＳＴＩ６３ａ
は、シリコン基板６０の上面からチャネルストッパ層６
２の上面よりも深く形成されている。
【００７２】このように本実施の形態６に係る半導体装
置によれば、浮き上がり部分６１ｃの少なくとも一部を
ＳＴＩ６３ａ内に取り込ませることができる。そのた
め、浮き上がり部分６１ｃの存在に起因して発生する、
周辺回路領域からメモリセル領域への少数キャリア（こ
の場合は電子）の拡散を抑制することができる。
置によれば、浮き上がり部分６１ｃの少なくとも一部を
ＳＴＩ６３ａ内に取り込ませることができる。そのた
め、浮き上がり部分６１ｃの存在に起因して発生する、
周辺回路領域からメモリセル領域への少数キャリア（こ
の場合は電子）の拡散を抑制することができる。
【００７３】なお、上記実施の形態５の第１の変形例に
係る半導体装置と同様に、Ｐウェル６１ａを形成するた
めのフォトレジストの形成工程において、ＳＴＩ６３ａ
の中央付近をアライメント位置とするのではなく、メモ
リセル領域とＳＴＩ６３ａとの境界付近をアライメント
位置として設定することにより、上記効果を高めること
ができるのはいうまでもない。
係る半導体装置と同様に、Ｐウェル６１ａを形成するた
めのフォトレジストの形成工程において、ＳＴＩ６３ａ
の中央付近をアライメント位置とするのではなく、メモ
リセル領域とＳＴＩ６３ａとの境界付近をアライメント
位置として設定することにより、上記効果を高めること
ができるのはいうまでもない。
【００７４】図１４は、本発明の実施の形態６の第１の
変形例に係る半導体装置の構造を示す断面図である。図
１３に示した半導体装置を基礎として、ＳＴＩ６３ａ
を、シリコン基板６０の上面からＰウェル６１ｂの底面
に達するように深く形成したものである。
変形例に係る半導体装置の構造を示す断面図である。図
１３に示した半導体装置を基礎として、ＳＴＩ６３ａ
を、シリコン基板６０の上面からＰウェル６１ｂの底面
に達するように深く形成したものである。
【００７５】このように本実施の形態６の第１の変形例
に係る半導体装置によれば、図１３に示した半導体装置
と比較して、浮き上がり部分６１ｃの多くの部分をＳＴ
Ｉ６３ａ内に取り込ませることができる。そのため、浮
き上がり部分６１ｃの存在に起因する上記少数キャリア
の拡散をさらに抑制することができる。
に係る半導体装置によれば、図１３に示した半導体装置
と比較して、浮き上がり部分６１ｃの多くの部分をＳＴ
Ｉ６３ａ内に取り込ませることができる。そのため、浮
き上がり部分６１ｃの存在に起因する上記少数キャリア
の拡散をさらに抑制することができる。
【００７６】また、図１５は、本発明の実施の形態６の
第２の変形例に係る半導体装置の構造を示す断面図であ
る。図１３に示した半導体装置を基礎として、ＳＴＩ６
３ａを、シリコン基板６０の上面からＰウェル６１ａの
底面に達するようにさらに深く形成したものである。
第２の変形例に係る半導体装置の構造を示す断面図であ
る。図１３に示した半導体装置を基礎として、ＳＴＩ６
３ａを、シリコン基板６０の上面からＰウェル６１ａの
底面に達するようにさらに深く形成したものである。
【００７７】このように本実施の形態６の第２の変形例
に係る半導体装置によれば、ＳＴＩ６３ａはボトムＮウ
ェル６４の上面に達して形成されている。従って、セン
スアンプ領域において発生した電子は、プラスの電位に
固定されているボトムＮウェル６４によって全て捕獲さ
れ、メモリセル領域への電子の拡散を回避することがで
きる。また、メモリセル領域におけるＰウェル６１ａの
電位と、周辺回路領域におけるＰウェル６１ｂの電位と
を、それぞれ独立に設定できるという効果も得られる。
に係る半導体装置によれば、ＳＴＩ６３ａはボトムＮウ
ェル６４の上面に達して形成されている。従って、セン
スアンプ領域において発生した電子は、プラスの電位に
固定されているボトムＮウェル６４によって全て捕獲さ
れ、メモリセル領域への電子の拡散を回避することがで
きる。また、メモリセル領域におけるＰウェル６１ａの
電位と、周辺回路領域におけるＰウェル６１ｂの電位と
を、それぞれ独立に設定できるという効果も得られる。
【００７８】実施の形態７．本実施の形態７において
は、上記実施の形態１〜６に係る半導体装置の製造方法
に関して、特に、深さが異なる複数の素子分離絶縁膜の
形成方法を提案する。以下、ＳＯＩ基板の上面内にＦＴ
ＩとＰＴＩとを形成する場合を例にとり、本実施の形態
７に係る半導体装置の製造方法について説明する。
は、上記実施の形態１〜６に係る半導体装置の製造方法
に関して、特に、深さが異なる複数の素子分離絶縁膜の
形成方法を提案する。以下、ＳＯＩ基板の上面内にＦＴ
ＩとＰＴＩとを形成する場合を例にとり、本実施の形態
７に係る半導体装置の製造方法について説明する。
【００７９】図１６〜２７は、本発明の実施の形態７に
係る半導体装置の製造方法を工程順に示す断面図であ
る。まず、シリコン基板１５、ＢＯＸ層１６、及びシリ
コン層１７がこの順に積層された積層構造を有するＳＯ
Ｉ基板１４を準備する。次に、シリコン層１７上の全面
に、シリコン酸化膜７０、ポリシリコン膜（あるいはア
モルファスシリコン膜）７１、及びシリコン窒化膜７２
をこの順に形成する（図１６）。但し、ポリシリコン膜
７１は必ずしも形成する必要はない。
係る半導体装置の製造方法を工程順に示す断面図であ
る。まず、シリコン基板１５、ＢＯＸ層１６、及びシリ
コン層１７がこの順に積層された積層構造を有するＳＯ
Ｉ基板１４を準備する。次に、シリコン層１７上の全面
に、シリコン酸化膜７０、ポリシリコン膜（あるいはア
モルファスシリコン膜）７１、及びシリコン窒化膜７２
をこの順に形成する（図１６）。但し、ポリシリコン膜
７１は必ずしも形成する必要はない。
【００８０】次に、ＦＴＩの形成予定領域の上方に開口
パターンを有するフォトレジスト７３を、シリコン窒化
膜７２上に形成する。次に、フォトレジスト７３をエッ
チングマスクとして、シリコン窒化膜７２をエッチング
により除去してポリシリコン膜７１の上面を露出する
（図１７）。次に、フォトレジスト７３を除去した後、
シリコン窒化膜７２をエッチングマスクとして、ポリシ
リコン膜７１、シリコン酸化膜７０、及びシリコン層１
７をこの順にエッチングにより除去してＢＯＸ層１６の
上面を露出する。これにより、シリコン層１７の上面か
らＢＯＸ層１６の上面に達する凹部７３ａが形成される
（図１８）。このとき、凹部７３ａの側壁は、ＢＯＸ層
１６の上面の面内方向に対して約８１〜８９度傾斜して
いる。
パターンを有するフォトレジスト７３を、シリコン窒化
膜７２上に形成する。次に、フォトレジスト７３をエッ
チングマスクとして、シリコン窒化膜７２をエッチング
により除去してポリシリコン膜７１の上面を露出する
（図１７）。次に、フォトレジスト７３を除去した後、
シリコン窒化膜７２をエッチングマスクとして、ポリシ
リコン膜７１、シリコン酸化膜７０、及びシリコン層１
７をこの順にエッチングにより除去してＢＯＸ層１６の
上面を露出する。これにより、シリコン層１７の上面か
らＢＯＸ層１６の上面に達する凹部７３ａが形成される
（図１８）。このとき、凹部７３ａの側壁は、ＢＯＸ層
１６の上面の面内方向に対して約８１〜８９度傾斜して
いる。
【００８１】次に、凹部７３ａ内を充填するように、ネ
ガ型のフォトレジスト７４をスピンコートによって全面
に塗布する（図１９）。次に、スピナーの回転速度を上
げる等して、凹部７３ａの底部のみにフォトレジスト７
４を残して、他の部分のフォトレジスト７４を除去す
る。凹部７３ａ内に残すフォトレジスト７４の膜厚は、
スピナーの回転速度や回転時間等によって任意に調整す
ることができる。次に、凹部７３ａ内に残っているフォ
トレジスト７４を露光した後、ポストベークによってフ
ォトレジスト７４を焼き締めして、フォトレジスト７５
とする（図２０）。
ガ型のフォトレジスト７４をスピンコートによって全面
に塗布する（図１９）。次に、スピナーの回転速度を上
げる等して、凹部７３ａの底部のみにフォトレジスト７
４を残して、他の部分のフォトレジスト７４を除去す
る。凹部７３ａ内に残すフォトレジスト７４の膜厚は、
スピナーの回転速度や回転時間等によって任意に調整す
ることができる。次に、凹部７３ａ内に残っているフォ
トレジスト７４を露光した後、ポストベークによってフ
ォトレジスト７４を焼き締めして、フォトレジスト７５
とする（図２０）。
【００８２】ここで、図１９，２０に示した工程の代わ
りに以下の工程を行ってもよい。まず、凹部７３ａ内を
充填するように、ポジ型のフォトレジストを全面に塗布
した後、そのフォトレジストを露光する。このとき、凹
部７３ａの底部に存在する部分のフォトレジストは露光
されないように、露光条件を調整する。次に、露光され
た部分のフォトレジストを現像液によって溶解除去し
て、凹部７３ａの底部のみにフォトレジストを残す。次
に、残ったフォトレジストをポストベークによって焼き
締めする。このような工程によっても、図２０に示した
フォトレジスト７５と同様のフォトレジストを形成する
ことができる。
りに以下の工程を行ってもよい。まず、凹部７３ａ内を
充填するように、ポジ型のフォトレジストを全面に塗布
した後、そのフォトレジストを露光する。このとき、凹
部７３ａの底部に存在する部分のフォトレジストは露光
されないように、露光条件を調整する。次に、露光され
た部分のフォトレジストを現像液によって溶解除去し
て、凹部７３ａの底部のみにフォトレジストを残す。次
に、残ったフォトレジストをポストベークによって焼き
締めする。このような工程によっても、図２０に示した
フォトレジスト７５と同様のフォトレジストを形成する
ことができる。
【００８３】次に、写真製版法によって、ＦＴＩ及びＰ
ＴＩの形成予定領域の上方に開口パターンを有するフォ
トレジスト７６を、シリコン窒化膜７２上に形成する
（図２１）。このとき、チップの表面には凹部７３ａ等
の段差が存在するため、フォトレジスト７６を形成する
際に使用するフォトマスクのアライメントは、比較的容
易に行うことができる。しかし、アライメントの精度を
さらに上げるためには、他の領域におけるチップの表面
に凸型あるいは凹型のアライメントマークを形成してお
き、このアライメントマークを用いてフォトマスクの位
置合わせをすればよい。例えば凹型のアライメントマー
クは、チップの表面を選択的にエッチングすることによ
って形成することができる。
ＴＩの形成予定領域の上方に開口パターンを有するフォ
トレジスト７６を、シリコン窒化膜７２上に形成する
（図２１）。このとき、チップの表面には凹部７３ａ等
の段差が存在するため、フォトレジスト７６を形成する
際に使用するフォトマスクのアライメントは、比較的容
易に行うことができる。しかし、アライメントの精度を
さらに上げるためには、他の領域におけるチップの表面
に凸型あるいは凹型のアライメントマークを形成してお
き、このアライメントマークを用いてフォトマスクの位
置合わせをすればよい。例えば凹型のアライメントマー
クは、チップの表面を選択的にエッチングすることによ
って形成することができる。
【００８４】次に、フォトレジスト７６をエッチングマ
スクとして、フォトレジスト７６から露出している部分
のシリコン窒化膜７２ａ、ポリシリコン膜７１ａ、シリ
コン酸化膜７０ａ、及びシリコン層１７ａの一部をこの
順にエッチングする。シリコン層１７ａは、その上面か
ら深さＤ２だけエッチングする。これにより、ＰＴＩの
形成予定領域におけるシリコン層１７の上面内に凹部７
３ｂが形成されるとともに、エッチングされずに残った
シリコン層１７ａとして、シリコン層７７が凹部７３ｂ
の下に形成される。このとき、凹部７３ａの底部には、
焼き締めが成されたフォトレジスト７５が形成されてい
る。そのため、凹部７３ａの下方のＢＯＸ層１６やシリ
コン基板１５が、このときのエッチングによって併せて
エッチングされることを防止でき、その結果、シリコン
層１７の上面からのＦＴＩの深さＤ１を一定に保つこと
ができる。また、このときのエッチングによってＢＯＸ
層１６がダメージを受けること、例えば、エッチングで
使用するプラズマ等がＢＯＸ層１６内へ導入されること
を防止することもできる。その後、フォトレジスト７
５，７６を除去する（図２２）。
スクとして、フォトレジスト７６から露出している部分
のシリコン窒化膜７２ａ、ポリシリコン膜７１ａ、シリ
コン酸化膜７０ａ、及びシリコン層１７ａの一部をこの
順にエッチングする。シリコン層１７ａは、その上面か
ら深さＤ２だけエッチングする。これにより、ＰＴＩの
形成予定領域におけるシリコン層１７の上面内に凹部７
３ｂが形成されるとともに、エッチングされずに残った
シリコン層１７ａとして、シリコン層７７が凹部７３ｂ
の下に形成される。このとき、凹部７３ａの底部には、
焼き締めが成されたフォトレジスト７５が形成されてい
る。そのため、凹部７３ａの下方のＢＯＸ層１６やシリ
コン基板１５が、このときのエッチングによって併せて
エッチングされることを防止でき、その結果、シリコン
層１７の上面からのＦＴＩの深さＤ１を一定に保つこと
ができる。また、このときのエッチングによってＢＯＸ
層１６がダメージを受けること、例えば、エッチングで
使用するプラズマ等がＢＯＸ層１６内へ導入されること
を防止することもできる。その後、フォトレジスト７
５，７６を除去する（図２２）。
【００８５】次に、凹部７３ａ，７３ｂの内壁を熱酸化
することにより、シリコン酸化膜７８を形成する（図２
３）。これにより、エッチングによってシリコン層１７
に生じた損傷等のダメージを、シリコン酸化膜７８内に
取り込むことができるとともに、後に凹部７３ａ，７３
ｂ内に埋め込まれる絶縁膜とシリコン層１７，７７との
界面準位密度を低減することができる。但し、シリコン
酸化膜７８を形成する代わりに、ＴＥＯＳ（tetraethyl
orthosilicate）、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、ＳｉＯ
Ｆ、ＳｉＯＣ等の他の絶縁膜を、単独で、あるいは多層
膜として形成してもよい。
することにより、シリコン酸化膜７８を形成する（図２
３）。これにより、エッチングによってシリコン層１７
に生じた損傷等のダメージを、シリコン酸化膜７８内に
取り込むことができるとともに、後に凹部７３ａ，７３
ｂ内に埋め込まれる絶縁膜とシリコン層１７，７７との
界面準位密度を低減することができる。但し、シリコン
酸化膜７８を形成する代わりに、ＴＥＯＳ（tetraethyl
orthosilicate）、ＳｉＮ、ＳｉＣ、ＳｉＯＮ、ＳｉＯ
Ｆ、ＳｉＯＣ等の他の絶縁膜を、単独で、あるいは多層
膜として形成してもよい。
【００８６】次に、凹部７３ａ，７３ｂ内を埋め込むよ
うに、シリコン酸化膜７９を全面に形成する（図２
４）。但し、シリコン酸化膜７９の代わりに、ＴＥＯ
Ｓ、ＨＤＰ（High-Density Plasma）酸化膜、ＳｉＯ
Ｎ、ＳｉＯＦ、ＳｉＯＣ、ＳｉＣ等の他の絶縁膜、ある
いはこれらの多層膜によって凹部７３ａ，７３ｂ内を埋
め込んでもよい。多層膜の例としては、ＳｉＯＮ／ＴＥ
ＯＳ、ＳｉＯＮ／ＨＤＰ酸化膜、ＳｉＯＮ／ＳｉＯＦ、
ＳｉＯＮ／ＳｉＯＣ、ＳｉＮ／ＴＥＯＳ、ＳｉＮ／ＨＤ
Ｐ酸化膜、ＳｉＯＮ／ＳｉＮ／ＴＥＯＳ、ＳｉＯＮ／Ｓ
ｉＮ／ＨＤＰ酸化膜、ＳｉＯＮ／ＳｉＮ／ＳｉＯＦ等が
ある。
うに、シリコン酸化膜７９を全面に形成する（図２
４）。但し、シリコン酸化膜７９の代わりに、ＴＥＯ
Ｓ、ＨＤＰ（High-Density Plasma）酸化膜、ＳｉＯ
Ｎ、ＳｉＯＦ、ＳｉＯＣ、ＳｉＣ等の他の絶縁膜、ある
いはこれらの多層膜によって凹部７３ａ，７３ｂ内を埋
め込んでもよい。多層膜の例としては、ＳｉＯＮ／ＴＥ
ＯＳ、ＳｉＯＮ／ＨＤＰ酸化膜、ＳｉＯＮ／ＳｉＯＦ、
ＳｉＯＮ／ＳｉＯＣ、ＳｉＮ／ＴＥＯＳ、ＳｉＮ／ＨＤ
Ｐ酸化膜、ＳｉＯＮ／ＳｉＮ／ＴＥＯＳ、ＳｉＯＮ／Ｓ
ｉＮ／ＨＤＰ酸化膜、ＳｉＯＮ／ＳｉＮ／ＳｉＯＦ等が
ある。
【００８７】次に、ＣＭＰ法によって、シリコン窒化膜
７２の上面が露出するまでシリコン酸化膜７９を研磨除
去する（図２５）。次に、シリコン窒化膜７２及びポリ
シリコン膜７１をエッチングにより除去する（図２
６）。次に、シリコン酸化膜７０の上面よりも上方に存
在する部分のシリコン酸化膜７９をエッチングによって
除去することにより、凹部７３ａ内を充填するシリコン
酸化膜７９としてのＦＴＩと、凹部７３ｂ内を充填する
シリコン酸化膜７９としてのＰＴＩとを同時に形成する
ことができる（図２７）。
７２の上面が露出するまでシリコン酸化膜７９を研磨除
去する（図２５）。次に、シリコン窒化膜７２及びポリ
シリコン膜７１をエッチングにより除去する（図２
６）。次に、シリコン酸化膜７０の上面よりも上方に存
在する部分のシリコン酸化膜７９をエッチングによって
除去することにより、凹部７３ａ内を充填するシリコン
酸化膜７９としてのＦＴＩと、凹部７３ｂ内を充填する
シリコン酸化膜７９としてのＰＴＩとを同時に形成する
ことができる（図２７）。
【００８８】なお、以上の説明では、ＳＯＩ基板の上面
内にＦＴＩとＰＴＩとを形成する場合を例にとり説明し
たが、バルク基板の上面内に深さの異なる複数のＳＴＩ
を形成する場合であっても、本実施の形態７に係る半導
体装置の製造方法を適用することが可能である。この場
合は、まず、深いＳＴＩ用の凹部７３ａをバルク基板の
上面内に選択的に形成し、次に、凹部７３ａの底部にフ
ォトレジスト７５を形成し、次に、浅いＳＴＩ用の凹部
７３ｂをバルク基板の上面内にエッチングによって選択
的に形成し、次に、凹部７３ａ，７３ｂ内を絶縁膜によ
って埋め込むことになる。このとき、フォトレジスト７
５の存在によって、凹部７３ａの下方のバルク基板が凹
部７３ｂ形成のためのエッチングによりダメージを受け
ることを回避することができる。また、幅が異なる複数
の凹部７３ａをバルク基板の上面内に形成した場合であ
っても、フォトレジスト７５の存在によって、凹部７３
ｂ形成のためのエッチング工程の前後で、各凹部７３ａ
の深さを一定に保つことができる。
内にＦＴＩとＰＴＩとを形成する場合を例にとり説明し
たが、バルク基板の上面内に深さの異なる複数のＳＴＩ
を形成する場合であっても、本実施の形態７に係る半導
体装置の製造方法を適用することが可能である。この場
合は、まず、深いＳＴＩ用の凹部７３ａをバルク基板の
上面内に選択的に形成し、次に、凹部７３ａの底部にフ
ォトレジスト７５を形成し、次に、浅いＳＴＩ用の凹部
７３ｂをバルク基板の上面内にエッチングによって選択
的に形成し、次に、凹部７３ａ，７３ｂ内を絶縁膜によ
って埋め込むことになる。このとき、フォトレジスト７
５の存在によって、凹部７３ａの下方のバルク基板が凹
部７３ｂ形成のためのエッチングによりダメージを受け
ることを回避することができる。また、幅が異なる複数
の凹部７３ａをバルク基板の上面内に形成した場合であ
っても、フォトレジスト７５の存在によって、凹部７３
ｂ形成のためのエッチング工程の前後で、各凹部７３ａ
の深さを一定に保つことができる。
【００８９】また、以上の説明では、例えば図２７に示
したように、ＦＴＩ及びＰＴＩの上面がシリコン層１７
の上面よりも若干高い位置に存在するタイプの半導体装
置の製造方法について説明したが、これに限定するもの
ではなく、ＦＴＩ及びＰＴＩの上面の高さがシリコン層
１７の上面の高さに等しいタイプの半導体装置について
も、本実施の形態７に係る半導体装置の製造方法を適用
することが可能である。
したように、ＦＴＩ及びＰＴＩの上面がシリコン層１７
の上面よりも若干高い位置に存在するタイプの半導体装
置の製造方法について説明したが、これに限定するもの
ではなく、ＦＴＩ及びＰＴＩの上面の高さがシリコン層
１７の上面の高さに等しいタイプの半導体装置について
も、本実施の形態７に係る半導体装置の製造方法を適用
することが可能である。
【００９０】このように本実施の形態７に係る半導体装
置の製造方法によれば、まず、ＦＴＩの形成予定領域に
凹部７３ａを形成し、次に、凹部７３ａの底面上にフォ
トレジスト７５を形成し、次に、ＰＴＩの形成予定領域
に凹部７３ｂをエッチングによって形成し、次に、フォ
トレジスト７５を除去した後に、凹部７３ａ，７３ｂ内
にシリコン酸化膜７９を埋め込む。従って、凹部７３ｂ
を形成するためのエッチングによって、ＢＯＸ層１６が
併せてエッチングされたりダメージを受けることを回避
することができる。また、シリコン酸化膜７９を同一工
程により一括して凹部７３ａ，７３ｂ内に埋め込むた
め、それぞれの凹部ごとに別工程で個別に埋め込む場合
と比較すると、製造コストの低減を図ることもできる。
置の製造方法によれば、まず、ＦＴＩの形成予定領域に
凹部７３ａを形成し、次に、凹部７３ａの底面上にフォ
トレジスト７５を形成し、次に、ＰＴＩの形成予定領域
に凹部７３ｂをエッチングによって形成し、次に、フォ
トレジスト７５を除去した後に、凹部７３ａ，７３ｂ内
にシリコン酸化膜７９を埋め込む。従って、凹部７３ｂ
を形成するためのエッチングによって、ＢＯＸ層１６が
併せてエッチングされたりダメージを受けることを回避
することができる。また、シリコン酸化膜７９を同一工
程により一括して凹部７３ａ，７３ｂ内に埋め込むた
め、それぞれの凹部ごとに別工程で個別に埋め込む場合
と比較すると、製造コストの低減を図ることもできる。
【００９１】なお、特開平７−６６２８４号公報には、
（ａ）ＳＯＩ基板のシリコン層の上面上に所定のマスク
材を選択的に形成する工程と、（ｂ）上記所定のマスク
材をエッチングマスクとして、ＢＯＸ層の上面が露出す
るまで上記シリコン層をエッチングすることにより溝を
形成する工程と、（ｃ）上記溝の底面上にフォトレジス
トを形成する工程と、（ｄ）上記所定のマスク材を除去
する工程と、（ｅ）上記フォトレジストを除去する工程
と、（ｆ）上記溝の内部に絶縁膜を埋め込むことにより
第１の素子分離絶縁膜を形成する工程と、（ｇ）上記シ
リコン層の上面内に、上記溝の深さよりも浅い第２の素
子分離絶縁膜を選択的に形成する工程とがこの順に実行
される半導体装置の製造方法が記載されている。しか
し、上記公報に係るフォトレジストは、所定のマスク材
を除去する際にＢＯＸ層の上面が併せて除去されるのを
防止することを目的として形成されており、フォトレジ
ストは工程（ｇ）よりも前に除去されている。また、上
記公報に係る半導体装置の製造方法においては、溝の内
部に絶縁膜を埋め込む工程（ｆ）が実行された後に、第
２の素子分離絶縁膜が形成されている。従って、上記公
報に係る半導体装置の製造方法は、これらの点において
本実施の形態７に係る半導体装置の製造方法とは異な
る。
（ａ）ＳＯＩ基板のシリコン層の上面上に所定のマスク
材を選択的に形成する工程と、（ｂ）上記所定のマスク
材をエッチングマスクとして、ＢＯＸ層の上面が露出す
るまで上記シリコン層をエッチングすることにより溝を
形成する工程と、（ｃ）上記溝の底面上にフォトレジス
トを形成する工程と、（ｄ）上記所定のマスク材を除去
する工程と、（ｅ）上記フォトレジストを除去する工程
と、（ｆ）上記溝の内部に絶縁膜を埋め込むことにより
第１の素子分離絶縁膜を形成する工程と、（ｇ）上記シ
リコン層の上面内に、上記溝の深さよりも浅い第２の素
子分離絶縁膜を選択的に形成する工程とがこの順に実行
される半導体装置の製造方法が記載されている。しか
し、上記公報に係るフォトレジストは、所定のマスク材
を除去する際にＢＯＸ層の上面が併せて除去されるのを
防止することを目的として形成されており、フォトレジ
ストは工程（ｇ）よりも前に除去されている。また、上
記公報に係る半導体装置の製造方法においては、溝の内
部に絶縁膜を埋め込む工程（ｆ）が実行された後に、第
２の素子分離絶縁膜が形成されている。従って、上記公
報に係る半導体装置の製造方法は、これらの点において
本実施の形態７に係る半導体装置の製造方法とは異な
る。
【００９２】
【発明の効果】この発明のうち請求項１に係るものによ
れば、互いに隣接し、導電型が互いに異なる第１のＭＯ
Ｓトランジスタと第２のＭＯＳトランジスタとの間が、
完全分離型素子分離絶縁膜によって分離されている。そ
のため、第１のＭＯＳトランジスタと第２のＭＯＳトラ
ンジスタとの間を部分分離型素子分離絶縁膜によって分
離する場合と比較すると、素子分離絶縁膜の分離幅を小
さくすることができ、半導体装置の微細化を図ることが
できる。
れば、互いに隣接し、導電型が互いに異なる第１のＭＯ
Ｓトランジスタと第２のＭＯＳトランジスタとの間が、
完全分離型素子分離絶縁膜によって分離されている。そ
のため、第１のＭＯＳトランジスタと第２のＭＯＳトラ
ンジスタとの間を部分分離型素子分離絶縁膜によって分
離する場合と比較すると、素子分離絶縁膜の分離幅を小
さくすることができ、半導体装置の微細化を図ることが
できる。
【００９３】しかも、第１のボディコンタクト領域と第
１のチャネル形成領域、及び第２のボディコンタクト領
域と第２のチャネル形成領域とは、第１及び第２の部分
分離型素子分離絶縁膜の底面と絶縁層の上面との間の半
導体層を介してそれぞれ電気的に接続されているため、
第１及び第２のチャネル形成領域の電位を固定すること
ができる。
１のチャネル形成領域、及び第２のボディコンタクト領
域と第２のチャネル形成領域とは、第１及び第２の部分
分離型素子分離絶縁膜の底面と絶縁層の上面との間の半
導体層を介してそれぞれ電気的に接続されているため、
第１及び第２のチャネル形成領域の電位を固定すること
ができる。
【００９４】また、この発明のうち請求項２に係るもの
によれば、第１のチャネル形成領域の２つの側面の少な
くとも一方を除いて、ソース・ドレイン領域は完全分離
型素子分離絶縁膜によって取り囲まれている。そのた
め、第１の部分分離型素子分離絶縁膜の下に第１導電型
のチャネルストッパ層が形成されている場合に、そのチ
ャネルストッパ層とソース・ドレイン領域との間に生じ
る接合容量を低減することができ、半導体装置の動作の
高速化を図ることができる。
によれば、第１のチャネル形成領域の２つの側面の少な
くとも一方を除いて、ソース・ドレイン領域は完全分離
型素子分離絶縁膜によって取り囲まれている。そのた
め、第１の部分分離型素子分離絶縁膜の下に第１導電型
のチャネルストッパ層が形成されている場合に、そのチ
ャネルストッパ層とソース・ドレイン領域との間に生じ
る接合容量を低減することができ、半導体装置の動作の
高速化を図ることができる。
【００９５】しかも、チャネルストッパ層とソース・ド
レイン領域とが互いに接触する面積が小さいため、チャ
ネルストッパ層の不純物濃度を高濃度に設定することが
できる。
レイン領域とが互いに接触する面積が小さいため、チャ
ネルストッパ層の不純物濃度を高濃度に設定することが
できる。
【００９６】また、この発明のうち請求項３に係るもの
によれば、第１のチャネル形成領域の電位を、２つの側
面の双方から固定することができるため、第１のチャネ
ル形成領域が延在する方向に関して一様な電位分布を得
ることができる。
によれば、第１のチャネル形成領域の電位を、２つの側
面の双方から固定することができるため、第１のチャネ
ル形成領域が延在する方向に関して一様な電位分布を得
ることができる。
【００９７】また、この発明のうち請求項４に係るもの
によれば、チャネルストッパ層の不純物濃度を高めるこ
とによりＲBを小さくでき、その結果、第１のチャネル
形成領域の電位を安定に固定することができる。
によれば、チャネルストッパ層の不純物濃度を高めるこ
とによりＲBを小さくでき、その結果、第１のチャネル
形成領域の電位を安定に固定することができる。
【００９８】また、この発明のうち請求項５に係るもの
によれば、第３の素子分離絶縁膜の素子間分離耐圧は、
第１及び第２の素子分離絶縁膜の素子間分離耐圧よりも
高い。従って、第３の素子分離絶縁膜の分離幅を小さく
できるため、半導体装置の微細化を図ることができる。
によれば、第３の素子分離絶縁膜の素子間分離耐圧は、
第１及び第２の素子分離絶縁膜の素子間分離耐圧よりも
高い。従って、第３の素子分離絶縁膜の分離幅を小さく
できるため、半導体装置の微細化を図ることができる。
【００９９】また、この発明のうち請求項６に係るもの
によれば、第３の素子分離絶縁膜の素子間分離耐圧をさ
らに高めることができる。従って、第３の素子分離絶縁
膜の分離幅をより小さくできるため、半導体装置をさら
に微細化することができる。
によれば、第３の素子分離絶縁膜の素子間分離耐圧をさ
らに高めることができる。従って、第３の素子分離絶縁
膜の分離幅をより小さくできるため、半導体装置をさら
に微細化することができる。
【０１００】また、この発明のうち請求項７に係るもの
によれば、イオン注入で用いるフォトレジストのテーパ
形状に起因して、不純物導入領域の浮き上がり部分が基
板の第２領域内に形成された場合であっても、第３の素
子分離絶縁膜を第１及び第２の素子分離絶縁膜よりも深
く形成することにより、上記浮き上がり部分の少なくと
も一部を、第３の素子分離絶縁膜内に取り込ませること
ができる。
によれば、イオン注入で用いるフォトレジストのテーパ
形状に起因して、不純物導入領域の浮き上がり部分が基
板の第２領域内に形成された場合であっても、第３の素
子分離絶縁膜を第１及び第２の素子分離絶縁膜よりも深
く形成することにより、上記浮き上がり部分の少なくと
も一部を、第３の素子分離絶縁膜内に取り込ませること
ができる。
【０１０１】また、この発明のうち請求項８に係るもの
によれば、第２のウェルの上面付近に形成されている浮
き上がり部分を、第３の素子分離絶縁膜内に取り込ませ
ることができる。
によれば、第２のウェルの上面付近に形成されている浮
き上がり部分を、第３の素子分離絶縁膜内に取り込ませ
ることができる。
【０１０２】また、この発明のうち請求項９に係るもの
によれば、第２のウェルの底面付近に形成されている浮
き上がり部分を、第３の素子分離絶縁膜内に取り込ませ
ることができる。
によれば、第２のウェルの底面付近に形成されている浮
き上がり部分を、第３の素子分離絶縁膜内に取り込ませ
ることができる。
【０１０３】しかも、第３の素子分離絶縁膜によって第
２のウェルが分断されるため、第２のウェルの電位を、
第１及び第２領域ごとに独立に設定することができる。
２のウェルが分断されるため、第２のウェルの電位を、
第１及び第２領域ごとに独立に設定することができる。
【０１０４】また、この発明のうち請求項１０に係るも
のによれば、第１又は第２領域において発生した少数キ
ャリアを第２のウェルによって全て捕獲することができ
るため、第１又は第２領域から第２又は第１領域への少
数キャリアの拡散を回避することができる。
のによれば、第１又は第２領域において発生した少数キ
ャリアを第２のウェルによって全て捕獲することができ
るため、第１又は第２領域から第２又は第１領域への少
数キャリアの拡散を回避することができる。
【０１０５】しかも、第３の素子分離絶縁膜によって第
１のウェルが分断されるため、第１のウェルの電位を、
第１及び第２領域ごとに独立に設定することができる。
１のウェルが分断されるため、第１のウェルの電位を、
第１及び第２領域ごとに独立に設定することができる。
【０１０６】また、この発明のうち請求項１１に係るも
のによれば、互いに深さが異なる第１及び第２の凹部内
に絶縁膜を埋め込むことにより、互いに深さが異なる複
数の素子分離絶縁膜を基板の主面内に形成することがで
きる。
のによれば、互いに深さが異なる第１及び第２の凹部内
に絶縁膜を埋め込むことにより、互いに深さが異なる複
数の素子分離絶縁膜を基板の主面内に形成することがで
きる。
【図１】 本発明の実施の形態１に係る半導体装置の構
造を示す上面図である。
造を示す上面図である。
【図２】 図１に示した半導体装置の断面構造を示す断
面図である。
面図である。
【図３】 図１に示した半導体装置の断面構造を示す断
面図である。
面図である。
【図４】 ＤＣバイアス印加時の、ＭＯＳトランジスタ
の等価回路を示す回路図である。
の等価回路を示す回路図である。
【図５】 過渡電圧印加時の、ＭＯＳトランジスタの等
価回路を示す回路図である。
価回路を示す回路図である。
【図６】 本発明の実施の形態２に係る半導体装置の構
造を示す上面図である。
造を示す上面図である。
【図７】 本発明の実施の形態３に係る半導体装置の構
造を示す上面図である。
造を示す上面図である。
【図８】 本発明の実施の形態４に係る半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図９】 本発明の実施の形態４に係る半導体装置の他
の構造を示す断面図である。
の構造を示す断面図である。
【図１０】 本発明の実施の形態５に係る半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図１１】 本発明の実施の形態５の第１の変形例に係
る半導体装置の構造を示す断面図である。
る半導体装置の構造を示す断面図である。
【図１２】 本発明の実施の形態５の第２の変形例に係
る半導体装置の構造を示す断面図である。
る半導体装置の構造を示す断面図である。
【図１３】 本発明の実施の形態６に係る半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図１４】 本発明の実施の形態６の第１の変形例に係
る半導体装置の構造を示す断面図である。
る半導体装置の構造を示す断面図である。
【図１５】 本発明の実施の形態６の第２の変形例に係
る半導体装置の構造を示す断面図である。
る半導体装置の構造を示す断面図である。
【図１６】 本発明の実施の形態７に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１７】 本発明の実施の形態７に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１８】 本発明の実施の形態７に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１９】 本発明の実施の形態７に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２０】 本発明の実施の形態７に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２１】 本発明の実施の形態７に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２２】 本発明の実施の形態７に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２３】 本発明の実施の形態７に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２４】 本発明の実施の形態７に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２５】 本発明の実施の形態７に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２６】 本発明の実施の形態７に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２７】 本発明の実施の形態７に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２８】 従来技術１に係る半導体装置の構造を示す
上面図である。
上面図である。
【図２９】 図２８に示した半導体装置の断面構造を示
す断面図である。
す断面図である。
【図３０】 図２８に示した半導体装置の断面構造を示
す断面図である。
す断面図である。
【図３１】 従来技術２ａに係る半導体装置の構造を示
す上面図である。
す上面図である。
【図３２】 図３１に示した半導体装置の断面構造を示
す断面図である。
す断面図である。
【図３３】 従来技術２ｂに係る半導体装置の構造を示
す上面図である。
す上面図である。
【図３４】 図３３に示した半導体装置の断面構造を示
す断面図である。
す断面図である。
【図３５】 Ｎウェルを形成するためのイオン注入工程
を模式的に示す断面図である。
を模式的に示す断面図である。
【図３６】 図３５に示した領域Ｘを拡大して示す断面
図である。
図である。
【図３７】 Ｐウェルを形成するためのイオン注入工程
を模式的に示す断面図である。
を模式的に示す断面図である。
【図３８】 図３７に示した領域Ｙを拡大して示す断面
図である。
図である。
１ ＦＴＩ形成領域、２ ＰＴＩ形成領域、３ ソース
・ドレイン領域、４チャネル形成領域、６ ゲート配
線、９ ボディコンタクト領域、１４ ＳＯＩ基板、１
５，６０ シリコン基板、１６ ＢＯＸ層、１７，１７
ａ，７７ シリコン層、２６ ＦＴＩ、３０ チャネル
ストッパ層、３１，３１ａ ＰＴＩ、６１，６１ａ，６
１ｂ Ｐウェル、６３，６３ａ ＳＴＩ、６４ ボトム
Ｎウェル、６４ａ，６４ｂ，６１ｃ 浮き上がり部分、
７０，７９ シリコン酸化膜、７１ ポリシリコン膜、
７２ シリコン窒化膜、７３ａ，７３ｂ 凹部、７４〜
７６ フォトレジスト。
・ドレイン領域、４チャネル形成領域、６ ゲート配
線、９ ボディコンタクト領域、１４ ＳＯＩ基板、１
５，６０ シリコン基板、１６ ＢＯＸ層、１７，１７
ａ，７７ シリコン層、２６ ＦＴＩ、３０ チャネル
ストッパ層、３１，３１ａ ＰＴＩ、６１，６１ａ，６
１ｂ Ｐウェル、６３，６３ａ ＳＴＩ、６４ ボトム
Ｎウェル、６４ａ，６４ｂ，６１ｃ 浮き上がり部分、
７０，７９ シリコン酸化膜、７１ ポリシリコン膜、
７２ シリコン窒化膜、７３ａ，７３ｂ 凹部、７４〜
７６ フォトレジスト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 29/78 ６２１ 29/786 ６２６Ｂ Ｆターム(参考） 5F032 AA09 AA35 AA44 AA46 AA54 AA64 AA77 BA02 BA03 BB06 CA17 DA22 DA33 DA78 5F048 AA01 AA07 AB01 AC03 BA09 BA16 BB05 BB12 BC07 BE03 BE09 BF11 BF17 BG07 BG12 BG14 BH07 DA25 DA30 5F083 AD02 GA06 HA02 NA01 NA10 5F110 AA06 AA15 BB02 BB04 CC02 DD05 EE09 EE14 GG02 NN62
Claims (11)
- 【請求項１】 半導体基板、絶縁層、及び半導体層がこ
の順に積層された積層構造を有するＳＯＩ基板と、 前記半導体層の主面内に選択的に形成された第１導電型
の第１のチャネル形成領域を有する、第１のＭＯＳトラ
ンジスタと、 前記半導体層の前記主面内に選択的に形成された、前記
第１導電型とは異なる第２導電型の第２のチャネル形成
領域を有する、前記第１のＭＯＳトランジスタに隣接す
る第２のＭＯＳトランジスタと、 前記半導体層の前記主面内にそれぞれ選択的に形成され
た第１及び第２のボディコンタクト領域と、 前記第１のボディコンタクト領域と前記第１のチャネル
形成領域との間において、前記半導体層の前記主面から
前記絶縁層の上面に達しない深さに形成された第１の部
分分離型素子分離絶縁膜と、 前記第２のボディコンタクト領域と前記第２のチャネル
形成領域との間において、前記半導体層の前記主面から
前記絶縁層の前記上面に達しない深さに形成された第２
の部分分離型素子分離絶縁膜と、 少なくとも前記第１のＭＯＳトランジスタと前記第２の
ＭＯＳトランジスタとの間を含む領域内において、前記
半導体層の前記主面から前記絶縁層の前記上面に達して
形成された完全分離型素子分離絶縁膜とを備える半導体
装置。 - 【請求項２】 前記第１のＭＯＳトランジスタは、前記
半導体層の前記主面内にそれぞれ選択的に形成された、
前記第１のチャネル形成領域を挟んで対を成す前記第２
導電型のソース・ドレイン領域をさらに有し、 前記完全分離型素子分離絶縁膜は、前記ソース・ドレイ
ン領域に接触しない前記第１のチャネル形成領域の２つ
の側面の少なくとも一方を除いて、前記第１のＭＯＳト
ランジスタを取り囲んで形成されていることを特徴とす
る、請求項１に記載の半導体装置。 - 【請求項３】 前記完全分離型素子分離絶縁膜は、前記
第１のチャネル形成領域の前記２つの側面の双方を除い
て、前記第１のＭＯＳトランジスタを取り囲んで形成さ
れており、 前記第１の部分分離型素子分離絶縁膜は、前記第１のボ
ディコンタクト領域と前記第１のチャネル形成領域の前
記２つの側面の双方との間に形成されていることを特徴
とする、請求項２に記載の半導体装置。 - 【請求項４】 前記第１のＭＯＳトランジスタは、前記
第１のチャネル形成領域の上方において前記半導体層の
前記主面上に形成されたゲート電極をさらに有し、 前記半導体装置は、前記第１の部分分離型素子分離絶縁
膜の底面と前記絶縁層の前記上面との間の前記半導体層
内に形成された、前記第１導電型のチャネルストッパ層
をさらに備え、 前記チャネルストッパ層の不純物濃度は、前記第１のチ
ャネル形成領域と前記第１のボディコンタクト領域との
間の容量及び抵抗をそれぞれＣB及びＲB、前記ゲート電
極に印加されるパルス信号の信号遷移時間をｔgateとし
た場合に、√（ＣB・ＲB）＜ｔgateを満たす程度に高濃
度であることを特徴とする、請求項２又は３に記載の半
導体装置。 - 【請求項５】 半導体基板、絶縁層、及び半導体層がこ
の順に積層された積層構造を有するＳＯＩ基板と、 前記ＳＯＩ基板のメモリセル領域において、前記半導体
層の主面から前記絶縁層の上面に達しない第１の深さ
で、選択的に形成された部分分離型の第１の素子分離絶
縁膜と、 前記ＳＯＩ基板の素子分離領域によって前記メモリセル
領域と分離された前記ＳＯＩ基板の周辺回路領域におい
て、前記半導体層の前記主面から前記絶縁層の前記上面
に達しない第２の深さで、選択的に形成された部分分離
型の第２の素子分離絶縁膜と、 前記素子分離領域において、前記半導体層の前記主面か
ら前記第１及び第２の深さよりも深く形成された第３の
素子分離絶縁膜とを備える半導体装置。 - 【請求項６】 前記第３の素子分離絶縁膜は、前記半導
体層の前記主面から前記絶縁層の前記上面に達して形成
された、完全分離型の素子分離絶縁膜であることを特徴
とする、請求項５に記載の半導体装置。 - 【請求項７】 素子分離領域によって互いに分離された
第１領域及び第２領域を有する基板と、 前記基板の前記第１領域において、前記基板の主面内に
第１の深さで選択的に形成された第１の素子分離絶縁膜
と、 前記基板の前記第２領域において、前記基板の前記主面
内に第２の深さで選択的に形成された第２の素子分離絶
縁膜と、 前記基板の内部において、イオン注入によって、前記基
板の前記第１及び第２領域のうちの前記第１領域のみに
形成された不純物導入領域と、 前記基板の前記素子分離領域において、前記基板の前記
主面から少なくとも前記第１及び第２の深さよりも深く
形成された第３の素子分離絶縁膜とを備える半導体装
置。 - 【請求項８】 前記不純物導入領域は第１導電型の第１
のウェルであり、 前記半導体装置は、前記第１及び第２領域を跨って前記
第１のウェル上に形成された、前記第１導電型とは異な
る第２導電型の第２のウェルを前記基板内にさらに備
え、 前記第３の素子分離絶縁膜は、前記基板の前記主面から
少なくとも前記第２のウェルの上面よりも深く形成され
ていることを特徴とする、請求項７に記載の半導体装
置。 - 【請求項９】 前記第３の素子分離絶縁膜は、前記基板
の前記主面から前記第２のウェルの底面に達して形成さ
れていることを特徴とする、請求項８に記載の半導体装
置。 - 【請求項１０】 前記不純物導入領域は第１導電型の第
１のウェルであり、 前記半導体装置は、前記第１のウェルの下で前記第１及
び第２領域を跨って形成された、前記第１導電型とは異
なる第２導電型の第２のウェルをさらに備え、 前記第３の素子分離絶縁膜は、前記基板の前記主面から
前記第１のウェルの底面に達して形成されていることを
特徴とする、請求項７に記載の半導体装置。 - 【請求項１１】 （ａ）基板を準備する工程と、 （ｂ）前記基板の主面の第１部分を掘り下げることによ
り、第１の深さの第１の凹部を形成する工程と、 （ｃ）前記第１の凹部の底面上に所定の膜を形成する工
程と、 （ｄ）前記工程（ｃ）よりも後に実行され、前記第１の
凹部の下方における前記基板の前記主面を前記第１の凹
部によって保護しつつ、前記基板の前記主面の第２部分
を掘り下げることにより、前記第１の深さよりも浅い第
２の深さの第２の凹部を形成する工程と、 （ｅ）前記工程（ｄ）よりも後に実行され、前記所定の
膜を除去する工程と、 （ｆ）前記工程（ｅ）よりも後に実行され、前記第１及
び第２の凹部内に絶縁膜を埋め込む工程とを備える、半
導体装置の製造方法。
Priority Applications (5)
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|---|---|---|---|
| JP2000084350A JP2001274264A (ja) | 2000-03-24 | 2000-03-24 | 半導体装置及びその製造方法 |
| DE10054098A DE10054098A1 (de) | 2000-03-24 | 2000-10-31 | Halbleitervorrichtung mit mehreren Elementisolations-Isolierfilmen |
| KR1020000072676A KR100345628B1 (ko) | 2000-03-24 | 2000-12-02 | 반도체 장치 |
| CNB001353357A CN1153299C (zh) | 2000-03-24 | 2000-12-04 | 半导体装置 |
| US10/191,469 US6762477B2 (en) | 2000-03-24 | 2002-07-10 | Semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000084350A JP2001274264A (ja) | 2000-03-24 | 2000-03-24 | 半導体装置及びその製造方法 |
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|---|---|
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|---|---|---|---|
| JP2000084350A Pending JP2001274264A (ja) | 2000-03-24 | 2000-03-24 | 半導体装置及びその製造方法 |
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| CN (1) | CN1153299C (ja) |
| DE (1) | DE10054098A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434333B1 (ko) * | 2002-06-28 | 2004-06-04 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| JP2006156862A (ja) * | 2004-12-01 | 2006-06-15 | Oki Electric Ind Co Ltd | Ｓｏｉ半導体装置およびその製造方法 |
| KR100840653B1 (ko) | 2006-12-29 | 2008-06-24 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2001288845A1 (en) * | 2000-09-19 | 2002-04-02 | Motorola, Inc. | Body-tied silicon on insulator semiconductor device structure and method therefor |
| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| KR100456691B1 (ko) * | 2002-03-05 | 2004-11-10 | 삼성전자주식회사 | 이중격리구조를 갖는 반도체 소자 및 그 제조방법 |
| JP4176365B2 (ja) * | 2002-03-25 | 2008-11-05 | 東京エレクトロン株式会社 | プラズマエッチング方法 |
| US7710771B2 (en) * | 2002-11-20 | 2010-05-04 | The Regents Of The University Of California | Method and apparatus for capacitorless double-gate storage |
| JP2004221301A (ja) * | 2003-01-15 | 2004-08-05 | Seiko Instruments Inc | 半導体装置とその製造方法 |
| DE10343132B4 (de) * | 2003-09-18 | 2009-07-09 | X-Fab Semiconductor Foundries Ag | Isolierte MOS-Transistoren mit ausgedehntem Drain-Gebiet für erhöhte Spannungen |
| JP4171695B2 (ja) * | 2003-11-06 | 2008-10-22 | 株式会社東芝 | 半導体装置 |
| EP1774620B1 (en) | 2004-06-23 | 2014-10-01 | Peregrine Semiconductor Corporation | Integrated rf front end |
| KR100594282B1 (ko) * | 2004-06-28 | 2006-06-30 | 삼성전자주식회사 | ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법 |
| JP4664631B2 (ja) * | 2004-08-05 | 2011-04-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100570219B1 (ko) * | 2004-12-23 | 2006-04-12 | 주식회사 하이닉스반도체 | 반도체 소자의 체인 게이트 라인 및 그 제조 방법 |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| US7890891B2 (en) | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US8742502B2 (en) | 2005-07-11 | 2014-06-03 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| JP2007287747A (ja) * | 2006-04-12 | 2007-11-01 | Renesas Technology Corp | 半導体装置 |
| JP2008294220A (ja) * | 2007-05-24 | 2008-12-04 | Toshiba Corp | 半導体メモリ装置 |
| KR100894389B1 (ko) * | 2007-09-27 | 2009-04-20 | 주식회사 동부하이텍 | 이미지센서 및 그 제조방법 |
| EP3346611B1 (en) | 2008-02-28 | 2021-09-22 | pSemi Corporation | Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device |
| KR100971532B1 (ko) * | 2008-05-27 | 2010-07-21 | 삼성전자주식회사 | 구동 트랜지스터를 포함하는 반도체 소자 |
| US8723260B1 (en) | 2009-03-12 | 2014-05-13 | Rf Micro Devices, Inc. | Semiconductor radio frequency switch with body contact |
| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
| US9123654B2 (en) * | 2013-02-15 | 2015-09-01 | International Business Machines Corporation | Trilayer SIT process with transfer layer for FINFET patterning |
| US20150236748A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Devices and Methods for Duplexer Loss Reduction |
| US9406695B2 (en) | 2013-11-20 | 2016-08-02 | Peregrine Semiconductor Corporation | Circuit and method for improving ESD tolerance and switching speed |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| US9941294B2 (en) | 2015-08-21 | 2018-04-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device structure and method for forming the same |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| JP7316757B2 (ja) * | 2018-02-23 | 2023-07-28 | ローム株式会社 | 半導体装置 |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264736A (ja) * | 1985-05-17 | 1986-11-22 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPH04130764A (ja) * | 1990-09-21 | 1992-05-01 | Hitachi Ltd | 半導体集積回路装置 |
| JPH07273184A (ja) * | 1994-04-01 | 1995-10-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH1154758A (ja) * | 1997-08-01 | 1999-02-26 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH11330473A (ja) * | 1998-05-12 | 1999-11-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2000022160A (ja) * | 1998-07-06 | 2000-01-21 | Hitachi Ltd | 半導体集積回路及びその製造方法 |
| JP2000174283A (ja) * | 1998-12-03 | 2000-06-23 | Sharp Corp | Ｓｏｉ構造の半導体装置 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58124243A (ja) | 1982-01-21 | 1983-07-23 | Toshiba Corp | 半導体装置の製造方法 |
| JP3778581B2 (ja) | 1993-07-05 | 2006-05-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH0766284A (ja) | 1993-08-31 | 1995-03-10 | Toshiba Corp | 半導体装置の製造方法 |
| JP3771283B2 (ja) * | 1993-09-29 | 2006-04-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6133608A (en) | 1997-04-23 | 2000-10-17 | International Business Machines Corporation | SOI-body selective link method and apparatus |
| JP3447927B2 (ja) | 1997-09-19 | 2003-09-16 | 株式会社東芝 | 半導体装置およびその製造方法 |
| KR100281109B1 (ko) | 1997-12-15 | 2001-03-02 | 김영환 | 에스오아이(soi)소자및그의제조방법 |
| JPH11261037A (ja) | 1998-03-10 | 1999-09-24 | Nippon Steel Corp | 半導体装置及びその製造方法並びに記憶媒体 |
| JPH11284146A (ja) * | 1998-03-30 | 1999-10-15 | Nippon Steel Corp | 半導体記憶装置及びその製造方法 |
| KR100261165B1 (ko) | 1998-05-14 | 2000-07-01 | 김영환 | 반도체소자 및 그의 제조방법 |
| JP3383219B2 (ja) | 1998-05-22 | 2003-03-04 | シャープ株式会社 | Ｓｏｉ半導体装置及びその製造方法 |
| EP0989613B1 (en) | 1998-08-29 | 2005-05-04 | International Business Machines Corporation | SOI transistor with body contact and method of forming same |
| JP4540146B2 (ja) | 1998-12-24 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6320225B1 (en) | 1999-07-13 | 2001-11-20 | International Business Machines Corporation | SOI CMOS body contact through gate, self-aligned to source- drain diffusions |
| JP4823408B2 (ja) | 2000-06-08 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| JP2002033484A (ja) | 2000-07-18 | 2002-01-31 | Mitsubishi Electric Corp | 半導体装置 |
-
2000
- 2000-03-24 JP JP2000084350A patent/JP2001274264A/ja active Pending
- 2000-10-31 DE DE10054098A patent/DE10054098A1/de not_active Ceased
- 2000-12-02 KR KR1020000072676A patent/KR100345628B1/ko not_active IP Right Cessation
- 2000-12-04 CN CNB001353357A patent/CN1153299C/zh not_active Expired - Fee Related
-
2002
- 2002-07-10 US US10/191,469 patent/US6762477B2/en not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264736A (ja) * | 1985-05-17 | 1986-11-22 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPH04130764A (ja) * | 1990-09-21 | 1992-05-01 | Hitachi Ltd | 半導体集積回路装置 |
| JPH07273184A (ja) * | 1994-04-01 | 1995-10-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH1154758A (ja) * | 1997-08-01 | 1999-02-26 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH11330473A (ja) * | 1998-05-12 | 1999-11-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2000022160A (ja) * | 1998-07-06 | 2000-01-21 | Hitachi Ltd | 半導体集積回路及びその製造方法 |
| JP2000174283A (ja) * | 1998-12-03 | 2000-06-23 | Sharp Corp | Ｓｏｉ構造の半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434333B1 (ko) * | 2002-06-28 | 2004-06-04 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| JP2006156862A (ja) * | 2004-12-01 | 2006-06-15 | Oki Electric Ind Co Ltd | Ｓｏｉ半導体装置およびその製造方法 |
| KR100840653B1 (ko) | 2006-12-29 | 2008-06-24 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1153299C (zh) | 2004-06-09 |
| US6762477B2 (en) | 2004-07-13 |
| CN1315747A (zh) | 2001-10-03 |
| DE10054098A1 (de) | 2001-10-04 |
| KR100345628B1 (ko) | 2002-07-24 |
| US20020175375A1 (en) | 2002-11-28 |
| KR20010092655A (ko) | 2001-10-26 |
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