CN1315747A - 半导体装置 - Google Patents

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Abstract

可得到既能固定沟道形成区的电位又能实现漏泄电流的抑制等的使用了SOI衬底的半导体装置SOI衬底14被FTI26隔离为PMOS形成区和NMOS形成区。从硅层17的上表面到达BOX层16的上表面形成了FTI26。在硅衬底14的上表面内有选择地形成了体接触区9。体接触区9与沟道形成区4p被PTI31互相隔离。在PTI31的底面与BOX层16的上表面之间的硅层14内形成了N+型的沟道中止层30。由此,体接触区9与沟道形成区4p经沟道中止层30互相导电性地连接。

Description

半导体装置
本发明涉及半导体装置的结构及其制造方法，特别是涉及具备深度不同的多个元件隔离绝缘膜的半导体装置的结构及其制造方法。
SOI(绝缘体上的硅)衬底是具有按下述顺序层叠了硅衬底(以下也称为「半导体衬底」)、埋入氧化膜(以下也称为「BOX层」、「绝缘层」)和硅层(以下也称为「半导体层」)的层叠结构的衬底。迄今为止，作为使用了SOI衬底的半导体装置，以利用从半导体层的上表面到达绝缘层的上表面的完全隔离型的元件隔离绝缘膜(FTI)来包围半导体元件的类型的装置为主流。如果与使用了不是SOI衬底的体衬底的半导体装置相比，这样的类型的半导体装置具有下述优点：(1)即使形成CMOS晶体管，也不引起锁定(latchup)现象，(2)可减少结电容，可实现高速工作，(3)备用时的漏泄电流小，可减少功耗等。
但是，在这样的半导体装置中，起因于半导体层在电性能方面处于浮置状态的情况，产生了各种问题。例如，产生了下述的问题等：(1)因碰撞电离现象而发生的载流子被蓄积在沟道形成区的下方的结果，在IBS-VBS特性中产生扭曲现象，或使工作耐压变差，(2)由于沟道形成区的电位不稳定，故发生漏电导(g0)的频率依存性，(3)由于沟道形成区的电位不稳定，故在栅延迟时间方面产生对于开关经历的依存性。
因此，为了解决这样的问题，提出了下述的类型的半导体装置(参照特开昭58-124243号公报)：在半导体层的上表面内有选择地形成体接触区，同时，利用从半导体层的上表面开始以不到达绝缘层的上表面的深度形成的局部隔离型的元件隔离绝缘膜(局部浅槽隔离：PTI)来包围半导体元件。按照这样的类型的半导体装置，体接触区与沟道形成区经PTI的底面与绝缘层的上表面之间的半导体层互相导电性地连接。因此，可利用与体接触区连接的外部电源来固定沟道形成区的电位。
再者，近年来，为了谋求半导体装置的微细化，提出了下述的类型的半导体装置(参照Proceedings 1997 IEEE International SOIConference,Oct.1997,pp140,141,164,165,170,171)：不是对于每个晶体管个别地固定沟道形成区的电位，而是一并地固定同一导电型的多个晶体管的沟道形成区的电位。在这样的类型的半导体装置中，互相邻接的晶体管的各沟道形成区相互间由PTI互相隔离。
现有技术1。
在此，说明上述最后的类型的半导体装置的结构的一例。图28是示出本现有技术的半导体装置的结构的俯视图，图29、30分别是示出图28中示出的半导体装置的沿线L101、L102的位置的剖面结构的剖面图。其中，为了说明上的方便，在图28中省略了图29、30中示出的层间绝缘膜127～129等的记载。如图28～30中所示，本现有技术1的半导体装置具备：在PTI形成区101内形成的PTI140；具有高浓度杂质区118和低浓度杂质区119的源·漏区103；沟道形成区104(P型的沟道形成区104n和N型的沟道形成区104p)；源·漏布线105a、105b；具有按下述顺序层叠了掺杂多晶硅层121和金属层122的层叠结构的栅布线106；金属布线107、111；接触孔108、110、125a、125b；体接触区109；具有硅衬底115、BOX层116和硅层117的SOI衬底114；栅氧化膜120；绝缘膜123；侧壁124；层间绝缘膜127～129；P型的沟道中止层125；以及N型的沟道中止层126。
参照图29，互相邻接的NMOS和PMOS被PTI140a互相隔离。在PTI140a的底面与BOX层116的上表面之间的硅层117内，在PMOS形成区一侧形成了N型的沟道中止层126，在NMOS形成区一侧形成了P型的沟道中止层125。
参照图30,N+型的体接触区109与N型的沟道形成区104p经在PTI140的底面与BOX层116的上表面之间的硅层117内形成的N型的沟道中止层126互相导电性地连接。因而，可将沟道形成区104p的电位固定于经内部被导体栓充填了的接触孔110与体接触区109导电性地连接的金属布线111的电位。
现有技术2a。
在此，说明使用了体衬底的另一现有的半导体装置的结构。图31是示出本现有技术2a的半导体装置的结构的俯视图，图32是示出图31中示出的半导体装置的沿线L103的位置的剖面结构的剖面图。其中，为了图面的简化，在图32中只示出了硅衬底160的内部结构。如图31、32中所示，本现有技术2a的半导体装置具备：硅衬底160；在元件隔离区150内形成的STI(浅槽隔离)163；沟道中止层162；只在硅衬底160的存储单元区内形成的底N阱164；在硅衬底160的内部并在底N阱164上形成的P阱161；源·漏区165；沟道形成区166；在硅衬底160的存储单元区内形成的多个存储单元151；多个NMOS,具有在形成了读出放大器等的硅衬底160的外围电路区内形成的源·漏区154和栅电极155；多条位线152；以及多条字线153。底N阱164是为了提高存储单元151的耐软错误(soft error)的性能而设置的。
参照图32，硅衬底160的存储单元区与外围电路区被从硅衬底160的上表面开始以到达沟道中止层162的上表面的深度形成的STI163a互相隔离。此外，在硅衬底160的存储单元区与外围电路区内分别形成了与STI163a的深度相同的深度的STI163。
现有技术2b。
在此，说明上述现有技术2a的半导体装置的变形例。图33是示出本现有技术2b的半导体装置的结构的俯视图，图34是示出图33中示出的半导体装置的沿线L104的位置的剖面结构的剖面图。其中，为了图面的简化，在图34中只示出了硅衬底160的内部结构。如图33、34中所示，本现有技术2b的半导体装置具备：硅衬底160；在元件隔离区150内形成的STI163；沟道中止层162；在硅衬底160的存储单元区内和外围电路区内形成的底N阱164；在硅衬底160的存储单元区内并在底N阱164上形成的P阱161a；在硅衬底160的外围电路区内并比P阱161a形成得浅的P阱161b；源·漏区165；沟道形成区166；在硅衬底160的存储单元区内形成的多个存储单元151；多个NMOS，具有在硅衬底160的外围电路区内形成的源·漏区154和栅电极155；多条位线152；以及多条字线153。通过将外围电路区内的P阱161b形成得比存储单元区内的P阱161a浅，可谋求在外围电路区内提高阱间的耐压及减少阱间的漏泄电流等。由此，在外围电路区内可缩小隔离互相邻接的阱间用的元件隔离绝缘膜(未图示)的隔离宽度，可谋求缩小芯片面积。
参照图34，与图32相同，硅衬底160的存储单元区与外围电路区被从硅衬底160的上表面开始以到达沟道中止层162的上表面的深度形成的STI163a互相隔离。此外，与图32相同，在硅衬底160的存储单元区与外围电路区内分别形成了与STI163a的深度相同的深度的STI163。
但是，在这样的现有的半导体装置中，存在以下的问题。
现有技术1的问题。
以下，说明上述现有技术1的半导体装置的第1问题。参照图29，考虑在对沟道中止层125和沟道形成区104n施加了衬底电压VBB、对沟道中止层126和沟道形成区104p施加了电源电压VDD的状态下对金属布线105bp施加0V、对金属布线105an施加电源电压VDD的情况。于是，起因于金属布线105bp与金属布线105an的电位差，在夹住PTI140a而对置的PMOS的源·漏区103与NMOS的源·漏区103之间，经PTI140a下的沟道中止层125、126产生漏泄电流。一般来说，PTI与FTI相比，其元件间隔离耐压较低。因而，为了防止这样的漏泄电流的发生，必须增大PMOS与NMOS之间的PTI140a的隔离宽度W1，存在成为半导体装置的微细化的妨碍的问题。
其次，说明上述现有技术1的半导体装置的第2问题。参照图29，在NMOS形成区中，PTI140下的P型的沟道中止层125在与N型的源·漏区103之间形成PN结。此外，在PMOS形成区中，PTI140下的N型的沟道中止层126在与P型的源·漏区103之间形成PN结。因而，由于起因于这些PN结的结电容的增大，晶体管的开关工作的延迟时间变长，存在电路工作变慢的问题。
现有技术2a的问题。
以下，参照图35、36，说明上述现有技术2a的半导体装置的问题。图35是示意性地示出形成底N阱164用的离子注入工序的剖面图。将STI163a的中央附近作为对准位置，利用照相制版法，在硅衬底的外围电路区上形成具有约3～6微米的膜厚的光致抗蚀剂171。其后，将光致抗蚀剂171作为注入掩模，通过在硅衬底160内以离子方式注入磷离子170，形成底N阱164。
此时，希望光致抗蚀剂171的边缘与衬底表面垂直，但实际上在光致抗蚀剂171的侧面上形成与衬底表面的面内方向有约80～87度的倾斜的锥形部172。因此，在对准位置的外围电路区一侧的硅衬底160内也注入磷离子170，在STI163a的下方的硅衬底160内形成反映了锥形部172的形状的N阱的浮起部分164a、164b。再有，浮起部分164a、164b本来是联系在一起的层，但由于在P阱161的中央附近P型杂质的浓度高，故浮起部分164a、164b被分离开，浮起部分164b作为与底N阱164孤立的层而被形成。
图36是示出放大了图35中示出的区域X而示出的剖面图。在由STI163a互相隔离了存储单元区的N型的源·漏区165与外围电路区的N型的源·漏区154的情况下，因偏置条件而在两源·漏区165、154间流过大的漏泄电流，成为误操作的原因。该漏泄电流的原因是底N阱164的浮起部分164a、164b。作为漏泄电流流动的路径，有从源·漏区154经浮起部分164a流到底N阱164的通路175和从源·漏区154经浮起部分164b流到源·漏区165的通路176。漏泄电流之所以流动，是因为源·漏区165、154的耗尽层与底N阱164的耗尽层经这些浮起部分164a、164b而互相联系起来。
因而，为了防止这样的漏泄电流的发生，必须增大存储单元区与外围电路区之间的STI163a的隔离宽度W104，存在成为半导体装置的微细化的妨碍的问题。
现有技术2b的问题。
以下，参照图37、38，说明上述现有技术2b的半导体装置的问题。如图37、38中所示，在晶片的整个面上跨过硅衬底160的存储单元区与外围电路区形成了底N阱164。图37是示意性地示出形成P阱161a用的离子注入工序的剖面图。将STI163a的中央附近作为对准位置，利用照相制版法，在硅衬底的外围电路区上形成具有约3～6微米的膜厚的光致抗蚀剂181。其后，将光致抗蚀剂181作为注入掩模，通过在硅衬底160内以离子方式注入硼离子180，形成底P阱161a。此时，与上述同样，在光致抗蚀剂181的侧面上形成了锥形部182。在STI163a的下方的硅衬底160内形成反映了锥形部182的形状的N阱的浮起部分161c。
图38是示出放大了图37中示出的区域Y而示出的剖面图。从存储单元区的P阱161a派生的浮起部分161c到达了外围电路区的NMOS的沟道形成区166内。因而，在外围电路区内发生的少数载流子(电子)作为漏泄电流经P阱的浮起部分161c和P阱161a到达存储单元区内，破坏在存储单元中被存储了的数据。
因而，为了防止这样的漏泄电流的发生，必须增大存储单元区与外围电路区之间的STI163a的隔离宽度W105，存在成为半导体装置的微细化的妨碍的问题。
再有，在以上的说明中，设想了外围电路区的读出放大器由NMOS形成的情况，但即使在读出放大器由PMOS或CMOS形成的情况下，也可产生同样的问题。此外，即使在经STI163a与外围电路区邻接的存储单元端的存储单元是虚设单元的情况下，也可产生同样的问题。
本发明是为了解决这样的问题而进行的，其主要目的在于得到这样一种半导体装置的结构及其制造方法，其中，特别是对于使用了SOI衬底的半导体装置，通过一边固定沟道形成区的电位，一边谋求抑制漏泄电流及减少结电容，可实现半导体装置的微细化。
本发明的第1方面的半导体装置具备：SOI衬底，具有按下述顺序层叠了半导体衬底、绝缘层和半导体层的层叠结构；第1MOS晶体管，具有在半导体层的主表面内有选择地形成的第1导电型的第1沟道形成区；第2MOS晶体管，与第1MOS晶体管邻接，具有在半导体层的主表面内有选择地形成的、与第1导电型不同的第2导电型的第2沟道形成区；第1和第2体接触区，分别在半导体层的主表面内有选择地被形成；局部隔离型的第1元件隔离绝缘膜，在第1体接触区与第1沟道形成区之间，从半导体层的主表面开始，以不到达绝缘层的上表面的深度被形成；局部隔离型的第2元件隔离绝缘膜，在第2体接触区与第2沟道形成区之间，从半导体层的主表面开始，以不到达绝缘层的上表面的深度被形成；以及完全隔离型的第3元件隔离绝缘膜，至少在包含第1MOS晶体管与第2MOS晶体管之间的区域内，从半导体层的主表面开始到达绝缘层的上表面被形成。
此外，本发明的第2方面的半导体装置是本发明的第1方面的半导体装置，其特征在于：第1MOS晶体管还具有分别在半导体层的主表面内有选择地形成的、夹住第1沟道形成区而成对的第2导电型的源·漏区，第3元件隔离绝缘膜除了不与源·漏区接触的第1沟道形成区的2个侧面的至少一方外，被形成为包围第1MOS晶体管。
此外，本发明的第3方面的半导体装置是本发明的第2方面的半导体装置，其特征在于：第3元件隔离绝缘膜除了第1沟道形成区的2个侧面外，被形成为包围第1MOS晶体管。第1元件隔离绝缘膜在第1体接触区与第1沟道形成区的2个侧面的双方间被形成。
此外，本发明的第4方面的半导体装置是本发明的第2或第3方面的半导体装置，其特征在于：第1MOS晶体管还具有在第1沟道形成区的上方且在半导体层的主表面上形成的栅电极，半导体装置还具备在第1元件隔离绝缘膜的底面与绝缘层的上表面之间的半导体层内形成的第1导电型的沟道中止层，在第1沟道形成区与第1体接触区之间的电容和电阻分别为CB和RB、施加到栅电极上的脉冲信号的信号转移时间为tgate的情况下，沟道中止层的杂质浓度为满足√(CB·RB)＜tgate的程度的高浓度。
此外，本发明的第5方面的半导体装置具备：SOI衬底，具有按下述顺序层叠了半导体衬底、绝缘层和半导体层的层叠结构；局部隔离型的第1元件隔离绝缘膜，在SOI衬底的存储单元区中，从半导体层的主表面开始，以不到达绝缘层的上表面的第1深度有选择地被形成；局部隔离型的第2元件隔离绝缘膜，在利用SOI衬底的元件隔离区与存储单元区分离了的SOI衬底的外围电路区中，从半导体层的主表面开始，以不到达绝缘层的上表面的第2深度有选择地被形成；以及第3元件隔离绝缘膜，在元件隔离区中，从半导体层的主表面开始，以比第1和第2深度深的深度被形成。
此外，本发明的第6方面的半导体装置是本发明的第5方面的半导体装置，其特征在于：第3元件隔离绝缘膜是从半导体层的主表面开始到达绝缘层的上表面而形成的完全隔离型的元件隔离绝缘膜。
此外，本发明的第7方面的半导体装置是本发明的第6方面的半导体装置，其特征在于：
第3元件隔离绝缘膜的底面存在于绝缘层的上表面的半导体衬底一侧。
此外，本发明的第8方面的半导体装置，具备：衬底，具有被元件隔离区互相隔离了的第1区和第2区；第1元件隔离绝缘膜，在衬底的第1区中，在衬底的主表面内以第1深度有选择地被形成；第2元件隔离绝缘膜，在衬底的第2区中，在衬底的主表面内以第2深度有选择地被形成；杂质导入区，在衬底的内部，利用离子注入只在衬底的第1和第2区中的第1区中被形成；以及第3元件隔离绝缘膜，在衬底的元件隔离区中，从衬底的主表面开始，以至少比第1和第2深度深的深度被形成。
此外，本发明的第9方面的半导体装置是本发明的第8方面的半导体装置，其特征在于：杂质导入区是第1导电型的第1阱，半导体装置还具备跨过第1和第2区在第1阱上形成的、与第1导电型不同的第2导电型的第2阱，第3元件隔离绝缘膜从衬底的主表面开始，以至少比第2阱的上表面深的深度被形成。
此外，本发明的第10方面的半导体装置是本发明的第9方面的半导体装置，其特征在于：第3元件隔离绝缘膜从衬底的主表面开始到达第2阱的底面而被形成。
此外，本发明的第11方面的半导体装置是本发明的第9或10方面的半导体装置，其特征在于：第1区是存储单元区，第2区是外围电路区，第1阱是底阱。
此外，本发明的第12方面的半导体装置是本发明的第8方面的半导体装置，其特征在于：杂质导入区是第1导电型的第1阱，半导体装置还具备在第1阱下跨过第1和第2区形成的、与第1导电型不同的第2导电型的第2阱，第3元件隔离绝缘膜从衬底的主表面开始到达第1阱的底面而被形成。
此外，本发明的第13方面的半导体装置是本发明的第12方面的半导体装置，其特征在于：第1区是存储单元区，第2区是外围电路区，第2阱是底阱。
图1是示出本发明的实施例1的半导体装置的结构的俯视图。
图2是示出图1中示出的半导体装置的剖面结构的剖面图。
图3是示出图1中示出的半导体装置的剖面结构的剖面图。
图4是示出DC偏置施加时的MOS晶体管的等效电路的电路图。
图5是示出过渡电压施加时的MOS晶体管的等效电路的电路图。
图6是示出本发明的实施例2的半导体装置的结构的俯视图。
图7是示出本发明的实施例3的半导体装置的结构的俯视图。
图8是示出本发明的实施例4的半导体装置的结构的剖面图。
图9是示出本发明的实施例4的半导体装置的另一结构的剖面图。
图10是示出本发明的实施例5的半导体装置的结构的剖面图。
图11是示出本发明的实施例5的第1变形例的半导体装置的结构的剖面图。
图12是示出本发明的实施例5的第2变形例的半导体装置的结构的剖面图。
图13是示出本发明的实施例6的半导体装置的结构的剖面图。
图14是示出本发明的实施例6的第1变形例的半导体装置的结构的剖面图。
图15是示出本发明的实施例6的第2变形例的半导体装置的结构的剖面图。
图16是按工序顺序示出本发明的实施例7的半导体装置的制造方法的剖面图。
图17是按工序顺序示出本发明的实施例7的半导体装置的制造方法的剖面图。
图18是按工序顺序示出本发明的实施例7的半导体装置的制造方法的剖面图。
图19是按工序顺序示出本发明的实施例7的半导体装置的制造方法的剖面图。
图20是按工序顺序示出本发明的实施例7的半导体装置的制造方法的剖面图。
图21是按工序顺序示出本发明的实施例7的半导体装置的制造方法的剖面图。
图22是按工序顺序示出本发明的实施例7的半导体装置的制造方法的剖面图。
图23是按工序顺序示出本发明的实施例7的半导体装置的制造方法的剖面图。
图24是按工序顺序示出本发明的实施例7的半导体装置的制造方法的剖面图。
图25是按工序顺序示出本发明的实施例7的半导体装置的制造方法的剖面图。
图26是按工序顺序示出本发明的实施例7的半导体装置的制造方法的剖面图。
图27是按工序顺序示出本发明的实施例7的半导体装置的制造方法的剖面图。
图28是示出现有技术1的半导体装置的结构的俯视图。
图29是示出图28中示出的半导体装置的剖面结构的剖面图。
图30是示出图28中示出的半导体装置的剖面结构的剖面图。
图31是示出现有技术2a的半导体装置的结构的俯视图。
图32是示出图31中示出的半导体装置的剖面结构的剖面图。
图33是示出现有技术2b的半导体装置的结构的俯视图。
图34是示出图33中示出的半导体装置的剖面结构的剖面图。
图35是示意性地示出形成N阱用的离子注入工序的剖面图。
图36是放大图35中示出的区域X而示出的剖面图。
图37是示意性地示出形成P阱用的离子注入工序的剖面图。
图38是放大图37中示出的区域Y而示出的剖面图。
实施例1。
图1是示出本发明的实施例1的半导体装置的结构的俯视图，图2、3分别是示出图1中示出的半导体装置的沿线L1、L2的位置的剖面结构的剖面图。其中，为了说明上的方便，在图1中省略了图2、3中示出的层间绝缘膜27～29等的记载。参照图2,SOI衬底14具有按下述顺序层叠了硅衬底15、BOX层16和硅层17的层叠结构。利用FTI26将SOI衬底14隔离成PMOS形成区和NMOS形成区。从硅层17的上表面到BOX层16的上表面形成了FTI26。在SOI衬底14的NMOS形成区中形成了NMOS。NMOS具有：在硅层17的上表面内有选择地形成的P型的沟道形成区4n；在硅层17的上表面内分别有选择地形成的、夹住沟道形成区4n而成对的N型的源·漏区3n；以及在形成了沟道形成区4n的部分的硅层17的上表面上形成的栅结构。源·漏区3n具有在硅层17的上表面内形成得较浅的高浓度杂质区18n和从硅层17的上表面到BOX层16的上表面形成的低浓度杂质区19n。此外，栅结构具有在在硅层17的上表面上形成的栅氧化膜20和在栅氧化膜20上形成的栅电极6。栅电极6具有按下述顺序层叠了掺杂多晶硅层21和金属层22的层叠结构。栅结构的侧面和上表面被绝缘膜23覆盖，在栅结构的侧面上经绝缘膜23形成了侧壁24。
另一方面，在SOI衬底14的PMOS形成区中形成了PMOS。PMOS具有：在硅层17的上表面内有选择地形成的N型的沟道形成区4p；在硅层17的上表面内分别有选择地形成的、夹住沟道形成区4p而成对的P型的源·漏区3p；与NMOS相同的栅结构；绝缘膜23；以及侧壁24。源·漏区3p具有在硅层17的上表面内形成得较浅的高浓度杂质区18p和从硅层17的上表面到BOX层16的上表面形成的低浓度杂质区19p。
在NMOS、PMOS和FTI26上、在整个面上形成了层间绝缘膜27。在层间绝缘膜27上分别有选择地形成了多条金属布线5a。金属布线5a经在层间绝缘膜27内有选择地形成的、内部被导体栓充填了的接触孔25a分别与一方的源·漏区3n、3p连接。在层间绝缘膜27上、在整个面上形成了层间绝缘膜28。在层间绝缘膜28上分别有选择地形成了多条金属布线5b。金属布线5b经在层间绝缘膜27、28内有选择地形成的、内部被导体检充填了的接触孔25b分别与另一方的源·漏区3n、3p连接。
参照图3，在硅衬底14的上表面内有选择地形成了N+型的体接触区9。体接触区9从硅层17的上表面到BOX层16的上表面被形成。体接触区9与沟道形成区4p被PTI31互相隔离。从硅层的上表面开始以规定的深度形成了PTI31,PTI31的底面未到达BOX层16的上表面。栅氧化膜20和栅电极6延伸到PTI31上而被形成。此外，在PTI31的底面与BOX层16的上表面之间的硅层17内形成了N+型的沟道中止层30。由此，体接触区9与沟道形成区4p经沟道中止层30互相导电性地连接。
在体接触区9、PTI31、FTI26上、在整个面上形成了层间绝缘膜29。在层间绝缘膜29上分别有选择地形成了金属布线7、11。金属布线7经在层间绝缘膜29内有选择地形成的、内部被导体栓充填了的接触孔8与栅电极6连接。金属布线11经在层间绝缘膜29内有选择地形成的、内部被导体栓充填了的接触孔10与体接触区9连接。
在图1中示出的FTI形成区1内形成了图2中示出的FTI26，在图1中示出的PTI形成区2内形成了图3中示出的PTI31。图1中未表示，但在PTI形成区2之下，在整个面上形成了沟道中止层30。如图1中所示，在NMOS形成区中形成了多个NMOS，在PMOS形成区中形成了多个PMOS。互相邻接的的NMOS相互间和PMOS相互间分别被在FTI形成区1内形成的FTI26互相隔离。
这样，按照本实施例1的半导体装置，利用FTI26隔离了互相邻接的的PMOS与NMOS。因此，与以往的PTI140a的隔离宽度W101相比，可减小PMOS与NMOS的隔离宽度W1，可谋求半导体装置的微细化。
而且，由于体接触区9与沟道形成区4经沟道中止层30互相导电性地连接，故可将沟道形成区4的电位固定于金属布线11的电位，与以往的半导体装置相同，可避免发生IBS-VBS特性上的扭曲现象等。
此外，除了图1中示出的区域12外，源·漏区3被FTI26包围。因此，与以往的半导体装置相比，可减少在PTI31下的沟道中止层30与源·漏区3之间产生的结电容，可谋求半导体装置的工作的高速化。
再者，由于沟道中止层30与源·漏区3互相接触的面积小，故与以往的半导体装置相比，可提高沟道中止层30的杂质浓度。由此，可得到以下的效果。
图4是示出在固定了沟道形成区4的电位的状态下施加了DC偏置时的MOS晶体管的等效电路的电路图。在此，设想了将源电极S的电位与体接触区BC的电位设定为相等的情况。由于在对栅电极施加关断的电压、MOS晶体管处于备用状态时对漏电极D与沟道形成区(体)B之间的PN结加上反偏置，故生成电流从漏电极D流向沟道形成区B。此外，由于对沟道形成区B与源电极S之间的PN结加上正偏置，复合电流IB从沟道形成区B流向源电极S。此时，将从沟道形成区B经在PTI31之下形成的沟道中止层30流到体接触区BC的电流定为IRB，将沟道中止层30的电阻定为RB。在该状态下，如果生成电流IG全部流到体接触区BC，则可稳定地固定沟道形成区B的电位。为了实现这一点，大致与IG·RB相等的VBS必须比室温27℃下的热电位26meV高。即，必须满足RB＜0.026/IG。
另一方面，图5是示出在固定了沟道形成区4的电位的状态下对栅电极G施加了过渡电压时的MOS晶体管的等效电路的电路图。在此，考虑对栅电极G输入了台阶状的脉冲信号的情况。如果假定从栅电极G的电位为「L」的状态转移到「H」的状态需要的时间(信号转移时间)为tgate，则为了稳定地固定沟道形成区B的电位，必须使将沟道形成区B中已蓄积的电荷(体电荷)从沟道形成区B逸出所需要的时间τB=√(CB·RB)比tgate短。即，必须满足√(CB·RB)＜tgate。在此，CB是在沟道形成区B与体接触区BC之间被构成的电容。这是比DC偏置施加时的电位固定为稳定的条件RB＜0.026/IG严格的条件，为了在tgate变短的情况下满足该条件，必须使CB、RB变小。为了使CB变小，使沟道形成区B与体接触区BC的距离变大即可，但从半导体装置的微细化的观点来看，不能过分地增加该距离。另一方面，在本实施例的半导体装置中，通过提高沟道中止层30的杂质浓度，可减小RB，其结果，可稳定地固定沟道形成区B的电位。
实施例2
图6是示出本发明的实施例2的半导体装置的结构的俯视图。在图6中，为了说明上的方便，将本来一体地形成的PTI形成区2分成形成了金属布线7、11的区域的下方的PTI形成区2b和PTI形成区2b与NMOS或PMOS之间的PTI形成区2a来表示。在PTI形成区2a、2b内形成了PTI31，在PTI31下形成了沟道中止层30。在PTI形成区2a内形成的PTI31之下的沟道中止层30与沟道形成区4的侧面接触。在此，所谓沟道形成区的「侧面」，意味着与沟道形成区延伸的方向(图中的上下方向)垂直的面。此外，所谓「沟道形成区的侧面」，可认为是沟道形成区的上表面和底面以外的不与源·漏区接触的面。
此外，在图6中虽然未示出，但在FTI形成区1内形成了FTI26。在图6中，如果着眼于NMOS、PMOS的周围，则可知，除了与PTI形成区2b相对的一侧的沟道形成区4的侧面部分外，FTI26以包围NMOS、PMOS的周围的方式被形成。本实施例2的半导体装置的其它的结构与图1～3中示出的上述实施例1的半导体装置的结构相同。
这样，按照本实施例2的半导体装置，由于可减少图1中示出的区域12中产生的结电容，故可谋求半导体装置的工作的进一步高速化。
实施例3
图7是示出本发明的实施例3的半导体装置的结构的俯视图。在图7中，为了说明上的方便，将本来一体地形成的PTI形成区2分成PTI形成区2a～2e来表示。在图6中虽然未示出，但在PTI形成区2a～2e内形成了PTI31，在PTI31下形成了沟道中止层30。
沟道形成区4的一方的侧面与在PTI形成区2a内形成的PTI31之下的沟道中止层30接触。此外，沟道形成区4的另一方的侧面与在PTI形成区2e内形成的PTI31之下的沟道中止层30接触。即，在本实施例3的半导体装置中，沟道形成区4的2个侧面的双方与沟道中止层30接触。PTI形成区2e经PTI形成区2d、2c与PTI形成区2b联系在一起。本实施例3的半导体装置的其它的结构与上述实施例1的半导体装置的结构相同。
如上述实施例1、2的半导体装置那样，如果只从一方的侧面固定沟道形成区4的电位，则在沟道形成区的内部(特别是另一方的侧面附近)，存在在栅宽度方向上形成不一样的电位分布的可能性。但是，按照本实施例3的半导体装置，由于从2个侧面的双方来固定沟道形成区4的电位，故可消除这样的可能性，能可靠地得到在栅宽度方向上一样的电位分布。
实施例4
图8是示出本发明的实施例4的半导体装置的结构的剖面图。SOI衬底14的存储单元区和外围电路区被从硅层17的上表面到达BOX层16的上表面而形成的FTI26互相隔离。此外，在SOI衬底14的存储单元区和外围电路区中以从硅层17的上表面到BOX层16的上表面的深度分别有选择地形成了PTI31。
此外，图9是示出本发明的实施例4的半导体装置的另一结构的剖面图。代替图8中示出的FTI26，形成了比在存储单元区和外围电路区中形成的PTI31深的PTI31a。
这样，按照本实施例4的半导体装置，利用元件间隔离耐压比PTI31高的FTI26或PTI31a互相隔离了SOI衬底14的存储单元区和外围电路区间。因此，如果与用与PTI31相同的深度的PTI隔离两区域间的情况比较，由于可减小FTI26的隔离宽度W4和PTI31a的隔离宽度W5，故可谋求半导体装置的微细化。
再有，在图8中，FTI26的底面与BOX层的上表面一致，但通过在形成FTI26用的槽的刻蚀工序中进行过刻蚀，即使在FTI26的底面存在于BOX层的上表面的下方的情况下，也能得到与上述相同的效果。
实施例5
图10是示出本发明的实施例5的半导体装置的结构的剖面图。在硅衬底60的内部，形成了只在存储单元区内形成的底N阱64、跨过存储单元区和外围电路区在底N阱64上形成的P阱61和跨过存储单元区和外围电路区在P阱61上形成的沟道中止层62。此外，在硅衬底60的上表面内有选择地形成了互相隔离存储单元区和外围电路区用的STI63a。从硅衬底60的上表面开始比P阱61的上表面深地形成了STI63a。如在现有技术的说明中参照了的图31中所示，在存储单元区中形成了具有NMOS的多个存储单元，在外围电路区中形成了NMOS交叉耦合型的读出放大器等。
如图10中所示，在存储单元区中的硅衬底60的上表面内，形成了具有构成上述存储单元的NMOS的、夹住沟道形成区66而成对的N型的源·漏区65和隔离互相邻接的存储单元间用的STI63。从硅衬底60的上表面开始以到达沟道中止层62的上表面的方式形成了STI63。
此外，在外围电路区中的硅衬底60的上表面内，形成了具有构成上述读出放大器的NMOS的、夹住沟道形成区66而成对的N型的源·漏区54和隔离互相邻接的NMOS间用的STI63。从硅衬底60的上表面开始以到达沟道中止层62的上表面的方式形成了STI63。
如现有技术的说明中所述的那样，在形成了STI63、63a后，以STI63的中央附近作为对准位置，在该对准位置的外围电路区一侧形成光致抗蚀剂，通过以该光致抗蚀剂为注入掩模在硅衬底60内注入磷离子，形成底N阱64。此时，起因于光致抗蚀剂的侧面的锥形形状，在硅衬底60的内部形成底N阱64的浮起部分64a、64b。在本实施例5的半导体装置中，将STI63a形成得比形成了浮起部分64b的衬底内的深度深。
这样，按照本实施例5的半导体装置，可将浮起部分64b的至少一部分取入到STI63a内。因此，可抑制起因于浮起部分64b的存在而发生的、存储单元区的源·漏区65与外围电路区的源·漏区54间的漏泄电流。
此外，图11是示出本发明的实施例5的第1变形例的半导体装置的结构的剖面图。在形成底N阱64用的光致抗蚀剂的形成工序中，设定成不是以STI63的中央附近作为对准位置、而是以存储单元区与STI63a的边界附近作为对准位置。由此，浮起部分64a、64b偏移到存储单元区一侧，其结果，浮起部分64b大致完全被取入到STI63a内。
这样，按照本实施例5的第1变形例的半导体装置，可将浮起部分64b大致完全被取入到STI63a内。因此，可避免因浮起部分64b的存在引起的上述漏泄电流的发生。
图12是示出本发明的实施例5的第2变形例的半导体装置的结构的剖面图。以图10或图11中示出的半导体装置为基础，从硅衬底60的上表面开始，以到达P阱61a的底面的深度来形成STI63a。
这样，按照本实施例5的第2变形例的半导体装置，不仅可将浮起部分64b、而且可将浮起部分64a的至少一部分也取入到STI63a内。因此，可抑制或避免起因于浮起部分64a的存在而发生的、存储单元区的源·漏区65与外围电路区的源·漏区54间的漏泄电流。此外，由于将P阱61分隔为存储单元区中的P阱61a和外围电路区中的P阱61b，故也可得到在存储单元区和外围电路区中能独立地设定P阱61a、61b的电位的效果。
另一方面，在图10、11中示出的半导体装置中，由于跨过存储单元区和外围电路区形成了P阱61，故可得到下述的效果：只在外围电路区内形成固定P阱61的电位的衬底电位发生电路就够了，在存储单元区内不需要形成衬底电位发生电路用的区域。
实施例6
图13是示出本发明的实施例6的半导体装置的结构的剖面图。在硅衬底60的内部，形成了跨过存储单元区和外围电路区形成的底N阱64、在存储单元区内在底N阱64上形成的P阱61a、在外围电路区内比P阱61a形成得薄的P阱61b和跨过存储单元区和外围电路区在P阱61a、61b上形成的沟道中止层62。此外，在硅衬底60的上表面内有选择地形成了互相隔离存储单元区和外围电路区用的STI63a。如在现有技术的说明中参照了的图33中所示，在存储单元区中形成了具有NMOS的多个存储单元，在外围电路区中形成了具有NMOS的读出放大器等。
如图13中所示，在存储单元区中的硅衬底60的上表面内，形成了具有构成上述存储单元的NMOS的、从硅衬底60的上表面到达沟道中止层62的上表面的N型的源·漏区65。此外，如图11中所示，在存储单元区中的硅衬底60的上表面内，形成了隔离互相邻接的存储单元间用的、从硅衬底60的上表面到达沟道中止层62的上表面的STI63。
此外，在在外围电路区中的硅衬底60的上表面内，形成了具有构成上述读出放大器的NMOS的、从硅衬底60的上表面到达沟道中止层62的N型的源·漏区66。此外，如图11中所示，在外围电路区内中的硅衬底60的上表面内，形成了从硅衬底60的上表面到达沟道中止层62的上表面的STI63。
如现有技术的说明中所述的那样，在形成了STI63、63a后，以STI63a的中央附近作为对准位置，在该对准位置的外围电路区一侧形成光致抗蚀剂，通过以该光致抗蚀剂为注入掩模在硅衬底60内注入硼离子，形成P阱61a。此时，起因于光致抗蚀剂的侧面的锥形形状，在硅衬底60的内部形成P阱61a的浮起部分61c。在本实施例6的半导体装置中，从硅衬底60的上表面开始，将STI63a形成得比沟道中止层62的上表面深。
这样，按照本实施例6的半导体装置，可将浮起部分61c的至少一部分取入到STI63a内。因此，可抑制起因于浮起部分61c的存在而发生的、从外围电路区朝向存储单元区的少数载流子的扩散。
再有，与上述实施例5的第1变形例的半导体装置相同，在形成P阱61a用的光致抗蚀剂的形成工序中，设定成不是以STI63的中央附近作为对准位置、而是以存储单元区与STI63a的边界附近作为对准位置，由此，不用说可提高上述效果。
图14是示出本发明的实施例6的第1变形例的半导体装置的结构的剖面图。以图13中示出的半导体装置为基础，从硅衬底60的上表面开始，以到达P阱61a的底面的深度来形成STI63a。
这样，按照本实施例6的第1变形例的半导体装置，可将浮起部分61c的大部分取入到STI63a内。因此，可进一步抑制起因于浮起部分61c的存在的少数载流子的扩散。
图15是示出本发明的实施例6的第2变形例的半导体装置的结构的剖面图。以图13中示出的半导体装置为基础，从硅衬底60的上表面开始，以到达P阱61a的底面的方式更深地形成STI63a。
这样，按照本实施例6的第2变形例的半导体装置，以到达底N阱64的上表面的方式形成了STI63a。因而，在读出放大器区域中已发生的电子全部被固定于正的电位的底N阱64俘获，可避免朝向存储单元区内的电子的扩散。此外，也能得到可分别独立地设定在存储单元区中的P阱61a的电位和外围电路区中的P阱61b的电位的效果。
实施例7
比本实施例7中，涉及上述实施例1～6的半导体装置的制造方法，特别是提出了深度不同的多个元件隔离绝缘膜的形成方法。以下，将在SOI衬底的上表面内形成FTI和PTI的情况取作例子，说明本实施例的半导体装置的制造方法。
图16～27是按工序顺序示出本发明的实施例7的半导体装置的制造方法的剖面图。首先，准备具有按下述顺序层叠了硅衬底15、BOX层16和硅层17的层叠结构的SOI衬底14。其次，在硅层17上的整个面上按下述顺序形成氧化硅膜70、多晶硅膜(或非晶硅膜)71和氮化硅膜72(图16)。其中，不一定必须形成多晶硅膜71。
其次，在氮化硅膜72上形成在FTI的形成预定区域的上方具有开口图形的光致抗蚀剂73。其次，以光致抗蚀剂73为刻蚀掩模，利用刻蚀除去氮化硅膜72以露出多晶硅膜71的上表面(图17)。其次，在除去了光致抗蚀剂73后，以氮化硅膜72为刻蚀掩模，利用刻蚀按下述顺序除去多晶硅膜71、氧化硅膜70和硅层17，露出BOX层16的上表面。由此，形成从硅层17的上表面到达BOX层16的上表面的凹部73a(图18)。此时，凹部73a的侧壁相对于BOX层16的上表面的面内方向倾斜了约81～89度。
其次，利用旋转涂敷在整个面上涂敷负型的光致抗蚀剂74(图19)。其次，通过使旋转器的旋转速度上升等，只在凹部73a的底部留下光致抗蚀剂74，除去其它部分的光致抗蚀剂74。可根据旋转器的旋转速度及旋转时间等任意地调整留在凹部73a内的光致抗蚀剂74的膜厚。其次，在对留在凹部73a内的光致抗蚀剂74进行了曝光后，利用后烘烤对光致抗蚀剂74进行烧固，成为光致抗蚀剂75(图20)。
在此，也可进行以下的工序来代替图19、20中示出的工序。首先，在整个面上涂敷了负型的光致抗蚀剂以便充填凹部73a内后，对该光致抗蚀剂层进行曝光。此时，调整曝光条件，以便不对存在于凹部73a的底部的部分的光致抗蚀剂层进行曝光。其次，利用显影液溶解除去已曝光部分的光致抗蚀剂，只在凹部73a的底部留下光致抗蚀剂。其次，利用后烘烤对已留下的光致抗蚀剂进行烧固。利用这样的工序，也能形成与图20中示出的光致抗蚀剂75相同的光致抗蚀剂。
其次，利用照相制版法，在氮化硅膜72上形成在FTI和PTI的形成预定区域的上方具有开口图形的光致抗蚀剂76(图21)。此时，由于在芯片的表面上存在凹部73a等的台阶差，故可比较容易地进行在形成光致抗蚀剂76时使用的光掩模的对准。但是，为了进一步提高对准的精度，预先在其它区域的芯片的表面上形成凸型或凹型的对准标记，使用该对准标记进行光掩模的位置重合即可。例如，可通过对芯片的表面有选择地进行刻蚀来形成凹型的对准标记。
其次，将光致抗蚀剂76作为刻蚀掩模，按下述顺序刻蚀从光致抗蚀剂76露出的部分的氮化硅膜72a、多晶硅膜71a、氧化硅膜70a和硅层17a的一部分。对于硅层17a，从其上表面开始只刻蚀深度D2。由此，在PTI的形成预定区域中的硅层17的上表面内形成凹部73b，同时，在凹部73b下形成硅层77作为不被刻蚀而留下的硅层17a。此时，在凹部73a的底部上形成了被烧固的光致抗蚀剂75。因此，可防止凹部73a的下方的BOX层16及硅衬底15因此时的刻蚀而同时被刻蚀，其结果，可将硅层17的从上表面算起的FTI的深度D1保持为恒定。此外，也可防止因此时的刻蚀而使BOX层16受到损伤、例如在刻蚀中使用的等离子体等被导入到BOX层16内的情况。其后，除去光致抗蚀剂75、76(图22)。
其次，通过对凹部73a、73b的内壁进行热氧化，形成氧化硅膜78(图23)。由此，可将因刻蚀而在硅层17中产生的损伤等取入到氧化硅膜78内，同时，可减少其后被埋入到凹部73a、73b内的绝缘膜与硅层17、77的界面能级密度。但是，可单独地或作为多层膜来形成TEOS(四乙氧基硅烷)、SiN、SiC、SiON、SiOF、SiOC等其它的绝缘膜，来代替形成氧化硅膜78。
其次，在整个面上形成氧化硅膜79，使其埋入凹部73a、73b内(图24)。但是，可利用TEOS、HDP(高密度等离子体)氧化膜、SiON、SiOF、SiOC、SiC等其它的绝缘膜、或这些膜的多层膜来埋入凹部73a、73b内，来代替氧化硅膜79。作为多层膜的例子，有SiON/TEOS、SiON/HDP氧化膜、SiON/SiOF、SiON/SiOC、SiN/TEOS、SiN/HDP氧化膜、SiON/SiN/TEOS、SiON/SiN/HDP氧化膜、SiON/SiN/SiOF等。
其次，利用CMP法，对氧化硅膜79进行研磨除去，直到露出氮化硅膜72的上表面(图25)为止。其次，利用刻蚀除去氮化硅膜72和多晶硅膜71(图26)。其次，通过利用刻蚀除去存在于氧化硅膜70的上表面的上方的部分的氧化硅膜79，可同时形成作为充填凹部73a内的氧化硅膜79的FTI和作为充填凹部73b内的氧化硅膜79的PTI(图27)。
再有，在以上的说明中，将在SOI衬底的上表面内形成FTI和PTI的情况取作例子进行了说明，但即使在体衬底的上表面内形成深度不同的多个STI的情况下，也可应用本实施例7的半导体装置的制造方法。此时，首先在体衬底的上表面内有选择地形成深的STI用的凹部73a，其次，在凹部73a底部上形成光致抗蚀剂75，其次，利用刻蚀在体衬底的上表面内有选择地形成浅的STI用的凹部73b，其次，用绝缘膜埋入凹部73a、73b内。此时，由于光致抗蚀剂75的存在，可避免凹部73a的下方的体衬底因凹部73b形成用的刻蚀而受到损伤。此外，即使在体衬底的上表面内形成了宽度不同的多个凹部73a的情况下，由于光致抗蚀剂75的存在，也可在凹部73b形成用的刻蚀工序的前后，将各凹部73a的深度保持为恒定。
此外，在上述的说明中，例如如图27中所示，说明了FTI和PTI的上表面存在于比硅层17的上表面高一些的位置上的类型的半导体装置的制造方法，但不限于此，即使对于FTI和PTI的上表面与硅层17的上表面的高度相等的类型的半导体装置，也可应用本实施例7的半导体装置的制造方法。
这样，按照本实施例7的半导体装置的制造方法，首先，在FTI的形成预定区域中形成凹部73a，其次，在凹部73a的底面上形成光致抗蚀剂75，其次，利用刻蚀，在PTI的形成预定区域中形成凹部73b，其次，在除去了光致抗蚀剂75后，将氧化硅膜79埋入凹部73a、73b内。因而，可避免因形成凹部73b用的刻蚀而使BOX层16同时被刻蚀、或受到损伤。此外，由于利用同一工序将氧化硅膜79一并地埋入凹部73a、73b内，故如果与用另外的工序个别地埋入各自的凹部的情况相比，可谋求减少制造成本。
再有，在特开平7-66284号公报中，记载了按下述顺序进行的半导体装置的制造方法：(a)在SOI衬底的硅层的上表面上有选择地形成规定的掩模材料的工序；(b)以上述规定的掩模材料为刻蚀掩模，通过刻蚀上述硅层直到露出BOX层的上表面为止来形成槽的工序；(c)在上述槽的底面上形成光致抗蚀剂层的工序；(d)除去上述规定的掩模材料的工序；(e)除去上述光致抗蚀剂层的工序；(f)通过将绝缘膜埋入到上述槽的内部来形成第1元件隔离绝缘膜的工序；以及(g)在上述硅层的上表面内有选择地形成比上述槽的深度浅的第2元件隔离绝缘膜的工序。但是，上述公报的光致抗蚀剂以防止在除去规定的掩模材料时同时除去BOX层的上表面的目的而被形成，光致抗蚀剂在工序(g)之前已被除去。此外，在上述公报的半导体装置的制造方法中，在进行了将绝缘膜埋入到槽的内部的工序(f)后，形成了第2元件隔离绝缘膜。因而，上述公报的半导体装置的制造方法在这些点上与本实施例7的半导体装置的制造方法不同。
按照本发明的第1方面，利用完全隔离元件隔离绝缘膜隔离了互相邻接的、导电型互不相同的第1MOS晶体管与第2MOS晶体管之间。因此，如果与利用局部隔离元件隔离绝缘膜来隔离第1MOS晶体管与第2MOS晶体管之间的情况相比，则可减小元件隔离绝缘膜的隔离宽度，可谋求半导体装置的微细化。
而且，由于经第1和第2局部隔离型元件隔离绝缘膜的底面与绝缘层的上表面之间的半导体层分别导电性地连接第1体接触区与第1沟道形成区和第2体接触区与第2沟道形成区，故可固定第1和第2沟道形成区的电位。
此外，按照本发明的第2方面，除了第1沟道形成区的2个侧面的至少一方外，用完全隔离型元件隔离绝缘膜来包围源·漏区。因此，在第1局部隔离型元件隔离绝缘膜下形成了第1导电型的沟道中止层的情况下，可减少该沟道中止层与源·漏区之间产生的结电容，可谋求半导体装置的工作的高速化。
而且，由于沟道中止层与源·漏区互相接触的面积小，故可将沟道中止层的杂质浓度设定为高浓度。
此外，按照本发明的第3方面，由于可从2个侧面的双方来固定第1沟道形成区的电位，故可得到在第1沟道形成区延伸的方向上一样的电位分布。
此外，按照本发明的第4方面，通过提高沟道中止层的浓度可减小RB，其结果，可稳定地固定第1沟道形成区的电位。
此外，按照本发明的第5方面，第3元件隔离绝缘膜的元件间隔离耐压比第1和第2元件隔离绝缘膜的元件间隔离耐压高。因而，由于可减小第3元件隔离绝缘膜的隔离宽度，故可谋求半导体装置的微细化。
此外，按照本发明的第6方面，可进一步提高第3元件隔离绝缘膜的元件间隔离耐压。因而，由于可减小第3元件隔离绝缘膜的隔离宽度，故可谋求半导体装置的进一步微细化。
此外，按照本发明的第8方面，即使在起因于离子注入中使用的光致抗蚀剂的锥形形状在衬底的第2区域内形成了杂质导入区的浮起部分的情况下，通过将第3元件隔离绝缘膜形成得比第1和第2元件隔离绝缘膜深，可将上述浮起部分的至少一部分取入到第3元件隔离绝缘膜内。
此外，按照本发明的第9方面，可将在第2阱的上表面附近形成了的浮起部分取入到第3元件隔离绝缘膜内。
此外，按照本发明的第10方面，可将在第2阱的底面附近形成了的浮起部分取入到第3元件隔离绝缘膜内。
而且，由于利用第3元件隔离绝缘膜隔断第2阱，故可在第1和第2区域中独立地设定第2阱的电位。
此外，按照本发明的第12方面，由于可利用第2阱全部俘获在第1和第2区域中已发生的少数载流子，故可避免从第1或第2区域朝向第2或第1区域的少数载流子的扩散。
而且，由于利用第3元件隔离绝缘膜隔断第1阱，故可在第1和第2区域中独立地设定第1阱的电位。

Claims (13)

1．一种半导体装置，其特征在于，具备：
SOI衬底，具有按下述顺序层叠了半导体衬底、绝缘层和半导体层的层叠结构；
第1MOS晶体管，具有在上述半导体层的上述主表面内有选择地被形成的第1导电型的第1沟道形成区；
第2MOS晶体管，与上述第1MOS晶体管邻接，具有在上述半导体层的上述主表面内有选择地被形成的、与上述第1导电型不同的第2导电型的第2沟道形成区；
第1和第2体接触区，分别在上述半导体层的上述主表面内有选择地被形成；
局部隔离型的第1元件隔离绝缘膜，在上述第1体接触区与上述第1沟道形成区之间，从上述半导体层的上述主表面开始，以不到达上述绝缘层的上表面的深度被形成；
局部隔离型的第2元件隔离绝缘膜，在上述第2体接触区与上述第2沟道形成区之间，从上述半导体层的上述主表面开始，以不到达上述绝缘层的上述上表面的深度被形成；以及
完全隔离型的第3元件隔离绝缘膜，至少在包含上述第1MOS晶体管与上述第2MOS晶体管之间的区域内，从上述半导体层的上述主表面开始到达上述绝缘层的上述上表面被形成。
2．如权利要求1中所述的半导体装置，其特征在于：
上述第1MOS晶体管还具有分别在上述半导体层的上述主表面内有选择地被形成的、夹住上述第1沟道形成区而成对的上述第2导电型的源·漏区，
上述第3元件隔离绝缘膜除了不与上述源·漏区接触的上述第1沟道形成区的2个侧面的至少一方外，被形成为包围上述第1MOS晶体管。
3．如权利要求2中所述的半导体装置，其特征在于：
上述第3元件隔离绝缘膜除了上述第1沟道形成区的2个侧面的双方外，被形成为包围上述第1MOS晶体管。
上述第1元件隔离绝缘膜在上述第1体接触区与上述第1沟道形成区的上述2个侧面的双方间被形成。
4．如权利要求2或3中所述的半导体装置，其特征在于：
上述第1MOS晶体管还具有在上述第1沟道形成区的上方且在上述半导体层的上述主表面上被形成的栅电极，
上述半导体装置还具备在上述第1元件隔离绝缘膜的底面与上述绝缘层的上述上表面之间的上述半导体层内被形成的上述第1导电型的沟道中止层，
在上述第1沟道形成区与上述第1体接触区之间的电容和电阻分别为CB和RB、施加到上述栅电极上的脉冲信号的信号转移时间为tgate的情况下，上述沟道中止层的杂质浓度为满足√(CB·RB)＜tgate的程度的高浓度。
5．一种半导体装置，其特征在于，具备：
SOI衬底，具有按下述顺序层叠了半导体衬底、绝缘层和半导体层的层叠结构；
局部隔离型的第1元件隔离绝缘膜，在上述SOI衬底的存储单元区中，从上述半导体层的上述主表面开始，以不到达上述绝缘层的上表面的第1深度有选择地被形成；
局部隔离型的第2元件隔离绝缘膜，在利用上述SOI衬底的元件隔离区与上述存储单元区分离了的上述SOI衬底的外围电路区中，从上述半导体层的上述主表面开始，以不到达上述绝缘层的上述上表面的第2深度有选择地被形成；以及
第3元件隔离绝缘膜，在上述元件隔离区中，从上述半导体层的上述主表面开始，以比上述第1和第2深度深的深度被形成。
6．如权利要求5中所述的半导体装置，其特征在于：
上述第3元件隔离绝缘膜是从上述半导体层的上述主表面开始到达上述绝缘层的上述上表面被形成的完全隔离型的元件隔离绝缘膜。
7．如权利要求6中所述的半导体装置，其特征在于：
上述第3元件隔离绝缘膜的底面存在于上述绝缘层的上述上表面的上述半导体衬底一侧。
8．一种半导体装置，其特征在于，具备：
衬底，具有被元件隔离区互相隔离了的第1区和第2区；
第1元件隔离绝缘膜，在上述衬底的上述第1区中，在上述衬底的主表面内以第1深度有选择地被形成；
第2元件隔离绝缘膜，在上述衬底的上述第2区中，在上述衬底的主表面内以第2深度有选择地被形成；
杂质导入区，在上述衬底的内部，利用离子注入只在上述衬底的上述第1和第2区中的上述第1区中被形成；以及
第3元件隔离绝缘膜，在上述衬底的上述元件隔离区中，从上述衬底的上述主表面开始，以至少比上述第1和第2深度深的深度被形成。
9．如权利要求8中所述的半导体装置，其特征在于：
上述杂质导入区是第1导电型的第1阱，
上述半导体装置还具备跨过上述第1和第2区在上述第1阱上被形成的、与上述第1导电型不同的第2导电型的第2阱，
上述第3元件隔离绝缘膜从上述衬底的上述主表面开始，以至少比上述第2阱的上表面深的深度被形成。
10．如权利要求9中所述的半导体装置，其特征在于：
上述第3元件隔离绝缘膜从上述衬底的上述主表面开始到达上述第2阱的底面被形成。
11．如权利要求9或10中所述的半导体装置，其特征在于：
上述第1区是存储单元区，
上述第2区是外围电路区，
上述第1阱是底阱。
12．如权利要求8中所述的半导体装置，其特征在于：
上述杂质导入区是第1导电型的第1阱，
上述半导体装置还具备在上述第1阱下跨过上述第1和第2区被形成的、与上述第1导电型不同的第2导电型的第2阱，
上述第3元件隔离绝缘膜从上述衬底的上述主表面开始到达上述第1阱的底面被形成。
13．如权利要求12中所述的半导体装置，其特征在于：
上述第1区是存储单元区，
上述第2区是外围电路区，
上述第2阱是底阱。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2001288845A1 (en) * 2000-09-19 2002-04-02 Motorola, Inc. Body-tied silicon on insulator semiconductor device structure and method therefor
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
KR100456691B1 (ko) * 2002-03-05 2004-11-10 삼성전자주식회사 이중격리구조를 갖는 반도체 소자 및 그 제조방법
JP4176365B2 (ja) * 2002-03-25 2008-11-05 東京エレクトロン株式会社 プラズマエッチング方法
KR100434333B1 (ko) * 2002-06-28 2004-06-04 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
US7710771B2 (en) * 2002-11-20 2010-05-04 The Regents Of The University Of California Method and apparatus for capacitorless double-gate storage
JP2004221301A (ja) * 2003-01-15 2004-08-05 Seiko Instruments Inc 半導体装置とその製造方法
DE10343132B4 (de) * 2003-09-18 2009-07-09 X-Fab Semiconductor Foundries Ag Isolierte MOS-Transistoren mit ausgedehntem Drain-Gebiet für erhöhte Spannungen
JP4171695B2 (ja) * 2003-11-06 2008-10-22 株式会社東芝 半導体装置
EP1774620B1 (en) 2004-06-23 2014-10-01 Peregrine Semiconductor Corporation Integrated rf front end
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
JP4664631B2 (ja) * 2004-08-05 2011-04-06 株式会社東芝 半導体装置及びその製造方法
JP4965072B2 (ja) * 2004-12-01 2012-07-04 ラピスセミコンダクタ株式会社 Ｓｏｉ半導体装置の製造方法
KR100570219B1 (ko) * 2004-12-23 2006-04-12 주식회사 하이닉스반도체 반도체 소자의 체인 게이트 라인 및 그 제조 방법
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US8742502B2 (en) 2005-07-11 2014-06-03 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
JP2007287747A (ja) * 2006-04-12 2007-11-01 Renesas Technology Corp 半導体装置
KR100840653B1 (ko) 2006-12-29 2008-06-24 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
JP2008294220A (ja) * 2007-05-24 2008-12-04 Toshiba Corp 半導体メモリ装置
KR100894389B1 (ko) * 2007-09-27 2009-04-20 주식회사 동부하이텍 이미지센서 및 그 제조방법
EP3346611B1 (en) 2008-02-28 2021-09-22 pSemi Corporation Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device
KR100971532B1 (ko) * 2008-05-27 2010-07-21 삼성전자주식회사 구동 트랜지스터를 포함하는 반도체 소자
US8723260B1 (en) 2009-03-12 2014-05-13 Rf Micro Devices, Inc. Semiconductor radio frequency switch with body contact
US9590674B2 (en) 2012-12-14 2017-03-07 Peregrine Semiconductor Corporation Semiconductor devices with switchable ground-body connection
US9123654B2 (en) * 2013-02-15 2015-09-01 International Business Machines Corporation Trilayer SIT process with transfer layer for FINFET patterning
US20150236748A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Devices and Methods for Duplexer Loss Reduction
US9406695B2 (en) 2013-11-20 2016-08-02 Peregrine Semiconductor Corporation Circuit and method for improving ESD tolerance and switching speed
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
US9941294B2 (en) 2015-08-21 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9948281B2 (en) 2016-09-02 2018-04-17 Peregrine Semiconductor Corporation Positive logic digitally tunable capacitor
JP7316757B2 (ja) * 2018-02-23 2023-07-28 ローム株式会社 半導体装置
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58124243A (ja) 1982-01-21 1983-07-23 Toshiba Corp 半導体装置の製造方法
JPS61264736A (ja) * 1985-05-17 1986-11-22 Nec Corp 半導体集積回路装置の製造方法
JP3251281B2 (ja) * 1990-09-21 2002-01-28 株式会社日立製作所 半導体集積回路装置
JP3778581B2 (ja) 1993-07-05 2006-05-24 三菱電機株式会社 半導体装置およびその製造方法
JPH0766284A (ja) 1993-08-31 1995-03-10 Toshiba Corp 半導体装置の製造方法
JP3771283B2 (ja) * 1993-09-29 2006-04-26 株式会社ルネサステクノロジ 半導体集積回路装置
JP3400528B2 (ja) * 1994-04-01 2003-04-28 三菱電機株式会社 半導体装置およびその製造方法
US6133608A (en) 1997-04-23 2000-10-17 International Business Machines Corporation SOI-body selective link method and apparatus
JPH1154758A (ja) * 1997-08-01 1999-02-26 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3447927B2 (ja) 1997-09-19 2003-09-16 株式会社東芝 半導体装置およびその製造方法
KR100281109B1 (ko) 1997-12-15 2001-03-02 김영환 에스오아이(soi)소자및그의제조방법
JPH11261037A (ja) 1998-03-10 1999-09-24 Nippon Steel Corp 半導体装置及びその製造方法並びに記憶媒体
JPH11284146A (ja) * 1998-03-30 1999-10-15 Nippon Steel Corp 半導体記憶装置及びその製造方法
JPH11330473A (ja) * 1998-05-12 1999-11-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100261165B1 (ko) 1998-05-14 2000-07-01 김영환 반도체소자 및 그의 제조방법
JP3383219B2 (ja) 1998-05-22 2003-03-04 シャープ株式会社 Ｓｏｉ半導体装置及びその製造方法
JP2000022160A (ja) * 1998-07-06 2000-01-21 Hitachi Ltd 半導体集積回路及びその製造方法
EP0989613B1 (en) 1998-08-29 2005-05-04 International Business Machines Corporation SOI transistor with body contact and method of forming same
JP3408762B2 (ja) * 1998-12-03 2003-05-19 シャープ株式会社 Ｓｏｉ構造の半導体装置及びその製造方法
JP4540146B2 (ja) 1998-12-24 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6320225B1 (en) 1999-07-13 2001-11-20 International Business Machines Corporation SOI CMOS body contact through gate, self-aligned to source- drain diffusions
JP4823408B2 (ja) 2000-06-08 2011-11-24 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2002033484A (ja) 2000-07-18 2002-01-31 Mitsubishi Electric Corp 半導体装置

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Publication number Publication date
CN1153299C (zh) 2004-06-09
US6762477B2 (en) 2004-07-13
DE10054098A1 (de) 2001-10-04
JP2001274264A (ja) 2001-10-05
KR100345628B1 (ko) 2002-07-24
US20020175375A1 (en) 2002-11-28
KR20010092655A (ko) 2001-10-26

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