CN1218993A - 半导体器件及其制造方法 - Google Patents

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Abstract

公开一种能抑制源/漏区的n－p结部分的泄漏电流的半导体装置及其制造方法。在源/漏区形成沟,形成沟时将源/漏区的主表面除去,与沟形成前相比,能使源/漏区的表面积增大,所以能减小集中在分离氧化膜的端部附近的源/漏区或半导体衬底上的每单位面积上的应力,抑制微小缺陷的发生。其结果,能抑制由因应力造成的微小缺陷引起的泄漏电流,延长刷新间歇时间,即能提高刷新特性。

Description

半导体器件及其制造方法
本发明一般地说涉及半导体器件及其制造方法，特定地说涉及抑制DRAM(动态随机存取存储器)的存储单元的n-p结部分或电容器绝缘膜的泄漏电流的半导体器件及其制造方法。
半导体存储器大致分为DRAM(动态随机存取存储器)、快擦写存储器、SRAM(静态随机存取存储器)三种。在DRAM中，数据经常被刷新后保存，一旦断电，数据就消失了。在快擦写存储器中，数据永远被保存着，即使断电，数据也不消失。所以称为不易失性存储器。SRAM虽然不需要进行刷新，但如果断电，数据便消失。如上所述，各种半导体存储器各有自己的特征，所以要根据不同的用途进行选择。
DRAM是现在所生产的的半导体存储器中占大部分的一种主要的存储器。DRAM由构成存储大量的存储信息用的存储区的存储单元阵列、以及使该存储单元阵列进行规定的输入输出工作用的外围电路部分构成。而存储单元阵列又通过排列多个相当于最小存储单位的存储单元构成。存储单元基本上由一个电容器和与其连接的一个MOS(金属-氧化物-半导体)晶体管构成。而且在工作中判断电容器是否蓄积了规定的电荷，使其与数据“0”、“1”对应，进行存储信息的处理。
图34表示典型的DRAM的存储单元的等效电路，201是电容器，202是单元晶体管。由电容器201和单元晶体管202构成存储单元200。203是位线，204是字线，205是读出放大器。如图34所示，电容器201与单元晶体管202的源/漏区的一方结合，位线203与单元晶体管202的源/漏区的另一方连接。另外，单元晶体管202的栅极连接在字线204上，位线203连接在读出放大器205上。
另外，之所以表示为源/漏，是因为随着信息的读取或写入，而成为载流子的供给源(源极)或将载流子取出来(漏极)。
图35是用虚线表示现有的存储单元的结构中一些隐藏的部分的剖面图。在图35中，101是半导体衬底，102是形成STI(ShallowTrench Isolation)的分离氧化膜，使元件之间电绝缘性地分离。103是栅氧化膜，104是形成字线204栅极。105及106是在栅极104的下方左右形成的源/漏区。107是覆盖栅极104的绝缘膜即侧壁。1010是多晶硅栓，其一端连接在漏区106上，另一端连接在后文所述的存储节点接触点1017上。另外，1011是多晶硅栓，其一端连接在源区105上，另一端连接在图中用虚线表示的位线203上。1012及1013氧化硅膜，1014是氮化硅膜，都形成层间绝缘膜。1015是沟，设置得使层间绝缘膜呈开口状。1017是存储节点接触点，是在沟上形成的。1019是存储节点，1020是电容器绝缘膜，1021是单元极板。电容器绝缘膜1020由氮化钛膜(TiN)和在其表示上形成的氧化钽膜(Ta2O5膜)构成。单元板1021由含有n型杂质的多晶硅构成。由存储节点1019、电容器绝缘膜1020及单元极板1021构成电容器1022。
作为存储信息蓄积在电容器201中的电荷由于源/漏区105、106和半导体衬底101的n-p结部分或电容器绝缘膜1020等中的泄漏电流等而逐渐放电，所以为了继续由DRAM保持存储，就必须适时地进行注入电荷的工作。将该工作称为刷新，由读出放大器205判断写入电容器201的信息。即，信息的读出或写入是通过下述的工作进行的，即在断定了电荷被注入电容器201中的情况下，重新补充电荷，在断定了电荷未被注入的情况下，使电容器201中没有电荷。
另外，这样进行刷新工作，即将电压加在所选择的栅极104及源/漏区105上，如上所述，进行该电容器中蓄积的信息的读出或写入。
可是，在现有的半导体装置中，除了通过读出工作使信息消失以外，从存储节点、存储节点接触点及源/漏区的n-p结发生泄漏电流，也会使信息消失。为了防止由该泄漏电流造成的信息消失，就必须在1毫秒-数百毫秒左右较短的周期内，对全部存储单元中存储的信息进行刷新，这是所存在的问题。该刷新使得消耗功率增大。
另外，在进行刷新期间，不能读出存储单元中存储的信息，所以存在进行刷新的时间间隔(刷新间歇时间)变短的问题。如果该刷新间歇时间短，则相对于工作时间的数据使用效率低。
另外，由于半导体衬底和分离氧化膜的体胀系数差产生的应力，而在分离氧化膜的端部周围产生微小的缺陷，由该微小的缺陷引起泄漏电流，存在刷新间歇时间变短的问题。
本发明就是为了解决上述问题而完成的，其目的在于提供一种能抑制源/漏区的n-p结部分的泄漏电流的半导体装置及其制造方法。
另外，本发明的另一目的在于提供一种能抑制在分离氧化膜的端部周围因应力产生的微小缺陷所引起的泄漏电流的半导体装置及其制造方法。
另外，本发明的另一目的在于提供一种能抑制通过存储节点接触点流的电容器绝缘膜的泄漏电流的半导体装置及其制造方法。
本发明的半导体装置备有：半导体衬底；在上述半导体衬底的主表面的分离区形成的分离氧化膜；在被上述半导体衬底的主表面的上述分离区包围着的有源区上形成的一对源/漏区；在上述源/漏区形成的沟；在上述半导体衬底的有源区的主表面上通过绝缘膜形成的栅极；覆盖着上述分离氧化膜及上述源/漏区、以及上述沟及上述栅极形成的层间绝缘膜；经过设在上述层间绝缘膜上的开口部到达上述沟的布线层；以及通过上述布线层连接在上述源/漏区的某一方上的电容器。
如果采用该半导体装置，则由于在源/漏区形成沟，所以在形成沟时，源/漏区的主表面被除去，与沟形成前相比，源/漏区的表面积增大，使得集中在分离氧化膜的端部附近的源/漏区或集中在半导体衬底上的每单位面积上的应力减小，所以能抑制微小缺陷的发生。其结果是能减少由应力产生的微小缺陷引起的泄漏电流，延长刷新间歇时间，即能提高刷新特性。
另外，本发明的另一方面的半导体装置备有：半导体衬底；在上述半导体衬底的主表面的分离区形成的分离氧化膜；在被上述半导体衬底的主表面的上述分离区包围着的有源区上形成的一对源/漏区；在上述半导体衬底的有源区的主表面上通过绝缘膜形成的栅极；覆盖着上述分离氧化膜及上述源/漏区、以及上述沟及上述栅极形成的层间绝缘膜；填充经过设在上述层间绝缘膜上的开口部到达上述源/漏区的接触孔形成的布线层；通过上述布线层连接在上述源/漏区的某一方上的电容器；以及在上述布线层中离开上述电容器形成的能抑制泄漏电流的膜。
如果采用该半导体装置，则由于在连接电容器和源/漏区的布线层中的离开电容器的部分形成抑制泄漏电流的膜，所以在不加电压时能抑制泄漏电流在电容器和源/漏区之间流过，能延长刷新间歇时间。
另外，本发明的半导体装置的制造方法包括下述工序：在半导体衬底的主表面的分离区形成分离氧化膜的工序；在上述半导体衬底的主表面上通过绝缘膜形成栅极的工序；在被上述半导体衬底的主表面的上述分离区包围着的有源区上形成一对源/漏区的工序；在上述栅极的侧面形成侧壁的工序；对上述源/漏区的主表面进行刻蚀、形成沟的工序；用第一导电材料填充上述沟、形成第一布线层的工序；形成覆盖上述分离氧化膜及上述源/漏区、以及上述沟及上述栅极的层间绝缘膜的工序；形成从上述层间绝缘膜的表面到达上述第一布线的表面的开口部的工序；用第二导电材料填充上述开口部、形成第二布线层的工序；以及通过第一及第二布线层形成连接上述源/漏区的某一方的电容器的工序。
如果采用该半导体装置的制造方法，则由于在源/漏区的表面上形成沟，所以能缓和集中在分离氧化膜的端部附近的源/漏区或半导体衬底上的应力，能抑制微小缺陷的发生。其结果，由应力产生的微小缺陷引起的泄漏电流减少，延长刷新间歇时间，即能提高刷新特性。
另外，本发明的半导体装置的制造方法包括下述工序：在半导体衬底的主表面的分离区形成分离氧化膜的工序；在上述半导体衬底的主表面上通过绝缘膜形成栅极的工序；在被上述半导体衬底的主表面的上述分离区包围着的有源区上形成一对源/漏区的工序；在上述栅极的侧面形成侧壁的工序；形成覆盖上述分离氧化膜及上述源/漏区、以及上述沟及上述栅极的层间绝缘膜的工序；在上述层间绝缘膜上形成用来形成导电性地连接上述源/漏区的某一方的布线层的开口部的工序；将第一材料填充到上述开口部的中途为止、形成上述布线层的第一布线层的工序；将第二材料填充到上述开口部的中途为止、在上述开口部形成的上述布线层的第一布线层上形成上述布线层的第二布线层的工序；填充上述第一材料、在上述开口部形成的上述布线层的第二布线层上形成上述布线层的第三布线层的工序；以及形成与由上述第一、第二及第三布线层构成的上述布线层导电性连接的电容器的工序。
如果采用该半导体装置的制造方法，则由于在连接电容器和源/漏区的布线层中的与电容器分离的部分上形成了抑制泄漏电流的膜，所以在不加电压时能抑制泄漏电流在电容器和源/漏区之间流过，能延长刷新间歇时间。
本发明的上述和其它的目的、特征、观点和优点通过参照附图对本发明的详细说明，将变得更加明显。
图1是表示本发明的优选第一实施形态的半导体装置的结构、并用虚线表示局部隐蔽部分的剖面图。
图2至图9是表示本发明的图1所示的半导体装置的制造方法的工序顺序的主要部分剖面图。
图10至图15是表示本发明的优选第二实施形态的半导体装置的剖面图。
图16是表示图10所示的半导体装置的制造方法的一个工序的主要部分剖面图。
图17是表示图12所示的半导体装置的制造方法的一个工序的主要部分剖面图。
图18是表示图14所示的半导体装置的制造方法的一个工序的主要部分剖面图。
图19是表示本发明的优选第三实施形态的半导体装置的剖面图。
图20、图22及图23是表示图19所示的半导体装置的制造方法的工序的主要部分剖面图。
图21及图24是表示图19所示的半导体装置的制造方法的一个工序的平面图。
图25至图28是表示本发明的优选第四实施形态的半导体装置的剖面图。
图29是表示本发明的优选第一及第四实施形态的半导体衬底的深度和杂质浓度的关系的说明图。
图30是表示图25所示的半导体装置的制造方法的一个工序的主要部分剖面图。
图31及图33是表示图26所示的半导体装置的制造方法的一个工序的主要部分剖面图。
图32是表示图26所示的半导体装置的制造方法的一个工序的平面图。
图34是现有的半导体装置的存储单元的等效电路图。
图35是用虚线表示现有的半导体装置的结构中局部隐蔽的部分的剖面图。
以下，说明本发明的优选第一实施形态的半导体装置及其制造方法。
图1是表示本发明的优选第一实施形态的半导体装置的结构、并用虚线表示局部隐蔽部分的剖面图。另外，本发明的半导体装置即DRAM的存储单元的等效电路与图34所示的电路相同。以下参照图1，1是p型半导体衬底，2是使元件之间电绝缘分离的分离氧化膜，3是栅氧化膜，4是形成存储单元的字线的栅极，5及6是在栅极4的下方左右形成的源/漏区。7是覆盖栅极4的绝缘膜即侧壁，8是在源/漏区5、6上形成的比源/漏区5、6深的沟。10是形成第一布线层的碳化硅栓(SiC)，以便不使源和漏短路。11是碳化硅栓(SiC)，其一端连接在源区5上，另一端连接在图中用虚线表示的存储单元的位线203上。12及13是氮氧化膜(SiON膜)，14是氮化硅膜，形成所有的层间绝缘膜。15是在层间绝缘膜上形成开口的沟。17是形成第二布线层的存储节接点，是在沟15中形成的。19是存储节点，20是由氮化钛膜及氧化钽膜构成的电容器绝缘膜，21是单元极板。由存储节点19、电容器绝缘膜20及单元极板21构成电容器22。
该半导体装置是n型的MOS晶体管，p型半导体衬底1包含例如1×1015/cm3左右的硼，栅极4的栅长L=0.1～0.2μm，含有磷或砷等n型杂质。而且，通过注入磷或砷等n型杂质离子，形成源/漏区5及6，该杂质浓度为1×1017～1×1018/cm3左右。另外，碳化硅栓10及11是6H-SiC或4H-SiC，含有1×1018～1×1020/cm3左右的氮作为n型杂质。而且，6H-SiC的能隙为2.86eV,4H-SiC的能隙为3.25eV。与此不同，硅的能隙为1.12eV。这里，虽然举出了碳化硅(SiC)一例，但如果是能隙比硅大的半导体，那么也可以是其它物质。
另外，沟8的深度为0.01μm～0.1μm左右，源/漏区5及6也可以形成得呈凸起状态。
电容器绝缘膜20由100埃～500埃左右的氮化钛膜和在它表面上形成的50埃～100埃左右的氧化钽膜构成，利用介电常数大的氧化钽膜来增加电容量，同时利用氮化钛膜来防止钽原子(Ta)从存储节点19向其它部分扩散。单元极板由含有1×1020/cm3左右的磷的多晶硅形成，存储节点19由含有1×1020～1×1021/cm3左右的磷或砷等n型杂质的多晶硅形成。另外，氮氧化膜12及13也可以采用氟氧化膜(SiOF)。与氧化硅膜相比，由于氟氧化膜的介电常数小，所以层间寄生电容小，能谋求加快晶体管的工作速度。
在由分离氧化膜2包围着的一个有源区内分别形成两个单元晶体管，在分离氧化膜2上形成由另一地址的存储单元使用的晶体管的栅极。
这里，作用分离氧化膜，图中示出了STI(Shallow TrenchIsolation)，但也可以是其它分离氧化膜，例如LOCOS(LocalOxidation of Silicon)。另外，根据需要，也可以在半导体衬底1中形成沟道层或沟道断开层。
刷新工作这样进行，即通过将电压同时加在连接着栅极4的字线中被选择的一条和通过碳化硅栓11连接在源/漏区5上的被选择的位线上，使存储单元中的一个晶体管导通。用读出放大器将这时流过的微小电流放大，读出被写入电容器22中的信息。而且，在写入信息时，也将电压加在栅极4和源/漏区5上，晶体管导通，流过电流，信息通过漏极6、碳化硅栓10和存储节接点17，被写入电容器22。被写入电容器22中的信息由加在源/漏区5(位线)上的电压决定。例如，各电压分别为：电源电压Vcc=2V，衬底偏压VBB=-1V，漏极电压VDD=2V左右时，栅压上升，被施加VG=4V。
如果采用本发明的优选第一实施形态的半导体装置，则由于利用能隙比硅大的4H-SiC或6H-SiC形成连接源/漏区6和存储节接点17的碳化硅栓10，所以能抑制在生成Shockley-Read-Hall(SRH)的过程中产生的电流、以及焊区之间的隧道电流，能减少源/漏区附近的结泄漏电流。因此，刷新间歇时间变长，即提高了刷新特性，同时提高了半导体装置的可靠性。
另外，由于形成沟8，所以在形成沟时源/漏区6的主表面被除去，与沟形成前相比，源/漏区的表面积增加，能减小集中在分离氧化膜2的端部附近的源/漏区6或p型半导体衬底1上的每单位面积的应力，所以能抑制微小缺陷的发生。其结果，能抑制由应力产生的微小缺陷引起的泄漏电流，所以能延长刷新间歇时间，即能提高刷新特性。此外，由于碳化硅栓使源/漏区呈凸起状态的结构，所以能将源/漏区的表面污染除去而抑制结不良。另外，由于碳化硅栓的能隙大，所以更能抑制泄漏电流，能延长刷新间歇时间。
另外，由于采用例如氟氧化膜作为层间绝缘膜，该氟氧化膜的介电常数比氧化硅膜低，所以能减小层间寄生电容，能谋求加速晶体管的工作速度。
图2至图9是表示本发明的第一优选实施形态的半导体装置的制造方法的工序顺序的主要部分剖面图。参照图2至图9,9是碳化硅层(SiC),16是n型多晶硅，18是氧化硅膜。
首先，如图2所示，在半导体衬底1的分离区上形成浅的沟，用氧化膜填充后，用CMP(Chemical Mechanical Polishing)方法使表面平坦化，形成分离氧化膜2。这里，图中示出了STI(ShallowTrench Isolation)作为分离氧化膜，图中，其表面与半导体衬底1的表面高度一致，但并非必须一致。另外，也可以是其它形状的分离氧化膜，例如LOCOS(Local Oxidation of Silicon)。
其次，在用硼或氟化硼等杂质进行了沟道注入或沟道断开注入后，根据需要，也可以用热氧化法形成栅氧化膜3，如图3所示。此后形成由含有磷或呻等n型杂质的多晶硅膜构成的栅极4。
然后，在注入磷或呻等n型杂质的离子而形成源/漏区5及6之后，全面地形成氧化硅膜，对它进行内刻蚀，形成侧壁7。这时，用氮化硅膜、TEOS(Tetraethyl Orthosilicate)氧化膜中的任一种，都可以形成侧壁。
如图4所示，将分离氧化膜2及侧壁7作为掩模，刻蚀源/漏区5、6及半导体衬底1，自行调整地形成使源/漏区5、6呈凸起状态的具有从半导体衬底1的表面算起深度达0.01μm～0.1μm左右的沟8。此后，在表面上外延生长含有n型杂质氮的碳化硅层(SiN)9。
然后，在除了栅极4上方以外的部分上作成掩模，如图5所示进行刻蚀，形成含有1×1018～1×1020/cm3左右的氮的碳化硅栓10及11。
其次，全面地淀积氮氧化膜(SiON)12后，进行掩模图形刻蚀，形成到达碳化硅栓11的沟(图中未示出)。此后，淀积钨层，用CMP法使平面平坦化，进行掩模图形刻蚀，通过刻蚀形成位线(图中未示出)。
另外，如图6所示，全面地淀积氮氧化膜13及氮化硅膜14后，形成掩模图形并进行刻蚀，形成从氮化膜14的表面算起深度达0.1μm～0.3μm左右的沟15。
然后，全面地形成含有1×1020～1×1021/cm3左右的磷或砷等n型杂质的n型多晶硅膜16，将沟15填充后，如图17所示，用CMP法进行达到与氮化硅膜14的表面同一高度的平坦化，形成存储节接点17。
其次，如图8所示，除了存储节接点17的上部的存储节点19的形成区以外，全面地形成氧化硅膜18后，淀积含有与存储节接点17同一种类的杂质的磷或砷等的n型多晶硅膜。这里，图示的虽然是筒形存储节点，但也可以是片形等其它形状的存储节点，在进行使表面粗糙化等处理的情况下，此后再接着进行。
然后将氧化硅膜18除去后，如图9所示，形成氮化钛膜(TiN)，在其表面上全面地再形成50埃～100埃左右的氧化钽膜(Ta2O5膜)，从而形成电容器绝缘膜20。此后，全面地淀积含1×1020/cm3左右的磷多晶硅，进行图形刻蚀，形成单元极板21。电容器绝缘膜20及单元极板21最好覆盖着存储单元区全面地形成，也可以在存储单元区分割成多个形成。这样就形成了图1所示的半导体装置。
另外，在同一衬底内形成存储单元和外围电路的情况下，在形成电容器时，制成只使存储单元区露出的掩模，进行上述处理。
如果采用本发明的优选第一实施形态的半导体装置的制造方法，则由于将侧壁和分离氧化膜作为掩模，自行调整地形成沟，形成碳化硅栓，所以能用简单的工序将源/漏区表面污染除去，同时能缓和集中在分离氧化膜2的端部附近的源/漏区6或p型半导体衬底1上的应力，能抑制微小缺陷的发生。其结果，由应力产生的微小缺陷引起的泄漏电流减少，延长刷新间歇时间，即能提高刷新特性。
另外，由于利用能隙比硅大的4H-SiC或6H-SiC形成连接源/漏区6和存储节接点17的栓，所以在生成Shockley-Read-Hall(SRH)的过程中产生的电流、以及焊区之间的隧道电流都能被抑制，同时能减少由源/漏区和p型半导体衬底形成的n-p结的面积，能抑制结不良，所以能减少源/漏区6附近的结泄漏电流。
以下，说明本发明的优选第二实施形态的半导体装置及其制造方法。
从图10至图15是表示本发明的优选第二实施形态的半导体装置的剖面图。
以下参照图10至图15,23及24是多晶硅栓，25是多晶硅膜。另外，图中在优选第一实施形态中使用的同一符号表示同一或相当的部分。
首先参照图10，多晶硅膜25的厚度为1nm左右，在含有磷或砷等n型杂质的情况下，该杂质浓度为1×1016～1×1018/cm3左右，但也可以不含杂质。除此之外，与优选第一实施形态的不同点在于不形成沟8。
由于多晶硅膜25非常薄，所以如果施加通常的写入或读出电压，则会发生隧道电流。
如图11所示，多晶硅膜25也可以在存储节接点17和多晶硅栓23的界面上形成。另外，如图12所示，也可以在多晶硅栓23的内部形成，或者如图13所示，也可以在多晶硅栓23和源/漏区6的界面上形成。可是，由于在多晶硅栓23和源/漏区6的结部分产生与源/漏区6的表面状态有关的接触电阻，所以如果在该部分形成多晶硅膜25，电阻会变得更大，数据的写入速度下降。因此，多晶硅膜25最好离开多晶硅栓23和源/漏区6的结面形成。
如果采用本发明的优选第二实施形态的半导体装置，则由于存储节接点17由含有1×1020～1×1021/cm3左右的n型杂质的磷或砷的多晶硅形成，多晶硅栓23含有1×1018～1×1020/cm3左右的磷或砷等n型杂质，与此不同，形成比该杂质浓度更低的多晶硅膜25，所以多晶硅膜25的电阻变大。如果该多晶硅膜25不加电压，几乎无电流，所以能抑制在存储节点19和源/漏区6之间流过泄漏电流，能延长刷新间歇时间。
另外，如果形成含有1×1018～1×1020/cm3左右的氮等n型杂质的碳化硅膜，以代替多晶硅膜25，则由于能隙大，所以能减少泄漏电流，能延长刷新间歇时间。
在不形成多晶硅栓23的情况下，如图14所示，也可以在存储节接点17的内部形成，或者如图15所示，也可以在存储节接点17和源/漏区6的界面上形成。可是，在存储节接点17和源/漏区6的结部分产生与源/漏区6的表面状态有关的接触电阻。因此，如果在该部分形成多晶硅膜25，电阻会变得更大，数据的写入速度下降，所以如图14所示，多晶硅膜25最好离开存储节接点17和源/漏区6的结面形成。
图16至图18是表示本发明的优选第二实施形态的半导体装置的制造方法的一个工序的剖面图，在图16至图18中，26是多晶硅膜，27是氮化硅膜。
首先，说明图10所示的半导体装置的制造方法。
与优选的第一实施形态一样，在半导体衬底1上形成分离氧化膜2、栅氧化膜3、栅极4、源/漏区5及6、以及侧壁7之后，与在优选的第一实施形态中形成碳化硅栓10、11时一样，形成多晶硅栓23及24，并形成氮氧化膜12及13、氮化硅膜14、沟15。
其次，通过全面地形成含有1×1020～1×1021/cm3左右的磷或砷等n型杂质的n型多晶硅膜16，并进行内刻蚀，将沟15填充到中途。此后，如图16所示，全面地形成含有1×1016～1×1018/cm3左右的磷或砷等n型杂质、或者不含杂质的多晶硅膜26，通过内刻蚀，形成厚度为1nm左右的多晶硅膜25。
然后，将沟15全部填充而全面地形成了多晶硅膜16后，与优选的第一实施形态一样，用CMP法进行达到与氮化硅膜14的表面同一高度的平坦化，在它上面形成电容器22。
另外，形成沟15后，如果在形成n型多晶硅膜16之前形成多晶硅膜26，则能获得图11所示的在存储节接点17和多晶硅栓23的界面上形成了多晶硅膜25的半导体装置。
其次说明图12所示的半导体装置的制造方法。
与优选的第一实施形态一样，在半导体衬底1上形成分离氧化膜2、栅氧化膜3、栅极4、源/漏区5及6、以及侧壁7。
其次，全面地形成含有1×1018～1×1020/cm3左右的磷或砷等n型杂质的多晶硅膜，通过内刻蚀，在源/漏区5及6的表面上形成多晶硅栓23及24的一部分。此后，如图17所示，用氮化硅膜27作掩模，只使源/漏区6的表面露出。然后，全面地形成含有1×1016～1×1018/cm3左右的磷或砷等n型杂质、或者不含杂质的多晶硅膜26，通过内刻蚀，如图12所示形成厚度为1nm左右的多晶硅膜25。然后将氮化硅膜27除出。
然后，与在优选的第一实施形态中形成碳化硅栓10、11时一样，形成多晶硅栓23及24，并形成氮氧化膜12及13、氮化硅膜14、沟15、存储节接点17、电容器22。
另外，形成侧壁7后，如果在形成多晶硅栓23及24之前形成多晶硅膜26，则能获得图13所示的在源/漏区6和多晶硅栓23的界面上形成了多晶硅膜25的半导体装置。
其次说明图14所示的半导体装置的制造方法。
与优选的第一实施形态一样，在半导体衬底1上形成分离氧化膜2、栅氧化膜3、栅极4、源/漏区5及6、侧壁7、氮氧化膜12及13、氮化硅膜14后，形成到达源/漏区6的沟15。
其次，如图18所示，全面地形成含有1×1020～1×1021/cm3左右的磷或砷等n型杂质的n型多晶硅膜16，通过内刻蚀，在沟15中填充到中途。然后，全面地形成含有1×1016～1×1018/cm3左右的磷或砷等n型杂质、或者不含杂质的多晶硅膜26，进行内刻蚀，如图14所示形成厚度为1nm左右的多晶硅膜25。
然后，将沟15全部填充而全面地形成了多晶硅膜16后，与优选的第一实施形态一样，用CMP法进行达到与氮化硅膜14的表面同一高度的平坦化，在它上面形成电容器22。
另外，形成沟15后，如果在形成n型多晶硅膜16之前形成多晶硅膜26，则能获得图15所示的在存储节接点17和源/漏区6的界面上形成了多晶硅膜25的半导体装置。
如果采用本发明的优选第二实施形态的半导体装置的制造方法，则由于存储节接点17由含有1×1020～1×1021/cm3左右的n型杂质的磷或砷的多晶硅形成，多晶硅栓23含有1×1018～1×1020/cm3左右的磷或砷等n型杂质，与此不同，形成比该杂质浓度更低的多晶硅膜25，所以多晶硅膜25的电阻变大。其结果，能抑制在存储节点19和源/漏区6之间流过泄漏电流，能获得刷新间歇时间长的半导体装置的制造方法。
另外，由于使用作为绝缘体的氧化硅膜，代替多晶硅膜25，电阻增大，所以具有与能抑制泄漏电流的同样的效果。
另外，用与形成多晶硅膜25时同样的方法，也能形成含有1×1018=1×1020/cm3左右的氮等n型杂质的碳化硅膜，如果形成碳化硅膜，则由于能隙大，所以能减少泄漏电流，能获得刷新间歇时间长的半导体装置的制造方法。
以下，说明本发明的优选第三实施形态的半导体装置及其制造方法。
图19是表示本发明的优选第三实施形态的半导体装置的剖面图。以下参照图19,28是氧化硅膜，29是p型杂质层。另外，图中在优选第一实施形态中使用的同一符号表示同一或相当的部分。
该半导体装置在源/漏区5及6的一部分上形成沟8，在沟8下面的p型半导体衬底1中形成含有1×1020～1×1021/cm3左右的硼等p型杂质层29。另外，在多晶硅栓23及24和p型半导体衬底1之间形成厚度为1nm～10nm左右的氧化硅膜28,p型半导体衬底1和多晶硅栓23及24不直接接触。
如果采用本发明的优选第三实施形态的半导体装置，则由于源/漏区6的一部分被置换成多晶硅栓23，多晶硅栓23和p型半导体衬底1之间夹着氧化硅膜28而不直接接触，能减少源/漏区6和p型半导体衬底1的pn结的面积，减少结不良，能抑制泄漏电流，所以能实现刷新间歇时间长的DRAM单元。
另外，由于形成沟8，能除去源/漏区表面的污染，所以能抑制结不良，同时能缓和集中在分离氧化膜2的端部附近的源/漏区6或p型半导体衬底1上的应力，因而能减少泄漏电流，能延长刷新间歇时间等，能提高半导体装置的可靠性。
另外，由于形成源/漏区5的部分也与形成源/漏区6的部分同样地形成沟，所以能减少p型半导体衬底1和源/漏区5的p-n结的面积，减少结不良，同时由于源/漏区5的表面污染被除去，所以能抑制结不良，能减少泄漏电流，具有提高驱动能力的效果。
但是，在重视提高抗穿透现象的性能的情况下，也可以只在源/漏区6的部分形成沟8(图中未示出)。
图20、图22及图23是表示图19所示的半导体装置的制造方法的工序顺序的主要部分剖面图，图21及图24是表示图19所示的半导体装置的制造方法的一个工序的平面图。参照图20至图24,30是抗蚀剂，31是氧化硅膜，虚线32表示有源区和元件分离氧化膜2的边界部分。
首先，与优选的第一实施形态一样，在半导体衬底1上形成分离氧化膜2、栅氧化膜3、栅极4、源/漏区5及6、侧壁7之后，如图20所示，形成覆盖着除了源/漏区5及6的表面以外的全体的抗蚀剂30。图21是到此为止的工序结束时的俯视图。然后，将该抗蚀剂30和侧壁7作为掩模，进行各向异性刻蚀，形成使源/漏区5及6呈凸起状态的沟8。
其次，如图22所示，利用形成了沟8的同一掩模，在形成了沟8的p型半导体衬底1的表面上形成含有1×1020～1×1021/cm3左右的硼的p型杂质层29。这里，作为掩模虽然举出了抗蚀剂30的例，但也可以利用氮化硅膜。
然后，将抗蚀剂30除去后，如图23所示，通过热氧化形成氧化硅膜31。
由于进行该氧化，源/漏区5的表面和沟8的内壁部分上露出的源/漏区6的表面及p型半导体衬底1的表面虽然被氧化硅膜覆盖着，但在沟8底面的p型半导体衬底1的表面上形成含有高浓度硼的p型杂质层29，所以引起加速氧化。由于源/漏区5是高浓度的n型杂质层，所以在其表面上同样引起加速氧化，但通过调节p型杂质层29的浓度和源/漏区5及6的浓度，能使在沟8的底面上形成的氧化硅膜的厚度比在源/漏区5上面的氧化硅膜的厚度形成得厚。
然后，如果对氧化硅膜31全面地进行刻蚀，如图19所示，形成1nm～10nm左右的氧化硅膜28。
此后，与优选的第二实施形态一样，形成多晶硅栓23及24，与实施形态2一样，形成氮氧化膜12及13、氮化硅膜14、沟15、存储节接点17、电容器22。
如果采用本发明的优选第三实施形态的半导体装置的制造方法，则由于在源/漏区6的一部分上自行调整地形成沟8，能以简单的工艺除去源/漏区表面的污染，同时能减少n-p结的面积，能抑制结不良，此外，能缓和集中在分离氧化膜2的端部附近的源/漏区6或p型半导体衬底1上的应力，所以能减少泄漏电流，能延长刷新间歇时间。
另外，由于形成源/漏区5的部分也与形成源/漏区6的部分同样地形成沟及氧化硅膜，所以能减少p型半导体衬底1和源/漏区5的n-p结的面积并减少结不良，同时由于能除去源/漏区5的表面污染，所以能抑制结不良，并能减少泄漏电流，具有提高驱动能力的效果。
如图24所示，如果使形成沟8时的掩膜形成得只将源/漏区6的表面露出，则在源/漏区5的部分上不形成沟8，能提高抗穿通现象的性能。
以下，说明本发明的优选第四实施形态的半导体装置及其制造方法。
图25至图28是表示本发明的优选第四实施形态的半导体装置的剖面图。以下参照图，33是沟。另外，图中在优选第一实施形态中使用的同一符号表示同一或相当的部分。
参照图25，该半导体装置在源/漏区5及6的一部分上形成比源/漏区5及6和p型半导体衬底1的n-p结浅的沟33。
如果采用本发明的优选第四实施形态的一实施例的图25所示的半导体装置，则由于形成沟33，所以源/漏区5及6的一部分表面通过刻蚀而被除去，所以能防止表面附近的污染造成的连接不良，同时能缓和集中在分离氧化膜2的端部附近的源/漏区6或p型半导体衬底1上的应力，减少泄漏电流。
另外，例如使用氟氧化膜作为层间绝缘膜，由于该氟氧化膜的介电常数比氧化硅膜低，所以能减小层间寄生电容，能谋求加快晶体管的工作速度。
另外，如图26所示，也可以将分离氧化膜2的端部表面的一部分2a削去而形成多晶硅栓23。
如果采用本发明的优选第四实施形态的另一实施例的图26所示的半导体装置，则由于将分离氧化膜2的端部表面的一部分2a刻蚀除去，所以与源/漏区6和多晶硅栓23的结面积相比，能将多晶硅栓23的面积取得大一些，使接触电阻变小，从而能谋求写入效率上升等、即使制作得微细也能提高可靠性。
另外，通过将分离氧化膜2的端部表面的一部分2a除去，源/漏区6和半导体衬底1形成结，从源/漏区到结位置的杂质浓度分布变化平缓，所以电场强度变低。如果电场强度低，则能抑制由缺陷引起的泄漏电流，所以能延长刷新间歇时间。
另外，参照表示半导体衬底的深度和杂质浓度的关系的说明图(图29)，说明如下。
n-p结的电场强度由结浓度和结附近的杂质浓度分布的斜率决定。一般来说，如果结浓度变低，电场强度就变低。另外，如果至结的杂质浓度分布变得平缓，电场强度就变低。在优选的第一实施形态中，多晶硅栓和半导体衬底形成结。由于杂质浓度分布从多晶硅栓到结的位置急剧变化，所以电场强度变高。另一方面，在优选的第四实施形态中，源/漏区和半导体衬底形成结。由于从源/漏区到结位置的杂质浓度分布变化平缓，所以电场强度变低。如果电场强度低，则能减少由缺陷引起的泄漏电流，所以能延长刷新间歇时间，即能提高刷新特性。
另外，如图27所示，假设每一个晶体管的源/漏区5的长度为a，源/漏区6的长度为b，如果使a≥b，则能使存储单元的面积缩小相当于源/漏区6的长度缩短的部分。另外，由于多晶硅栓23和源/漏区6的连接面积变小，所以泄漏电流减小，能延长刷新间歇时间，但由于能使接触面积大，所以具有写入效率不会下降的效果。另外，由于源/漏区5由相邻的两个晶体管所公用，所以每一个晶体管的源/漏区5的长度都为a。
另外，如图28所示，在分离氧化膜2的表面形成得比p型半导体衬底1的主表面高、而且源/漏区5及6形成得非常浅的情况下，当在源/漏区5及6的表面上形成沟时，晶片内的刻蚀深度均匀，难以比源/漏区5及6和p型半导体衬底1的pn结浅，所以也可以形成只将分离氧化膜2的端部表面的一部分2a削去的沟33。
如果采用本发明的优选第四实施形态的另一实施例的图27及图28所示的半导体装置，则由于源/漏区6和多晶硅栓23连接面积减小，所以更能抑制泄漏电流，能延长刷新间歇时间。另外，由于将分离氧化膜2的端部表面的一部分2a除去，所以具有与用图26说明的效果同样的效果。
图30至图33是表示本发明的优选第四实施形态的半导体装置的制造方法的一个工序图，图30、图31及图33是剖面图，图32是俯视图。
首先，说明图30所示的半导体装置的制造方法。
与优选的第一实施形态一样，在半导体衬底1上形成分离氧化膜2、栅氧化膜3、栅极4、源/漏区5及6、侧壁7。此后，如图30所示，利用能确保与氧化硅膜的选择比大的硅刻蚀材料，自行调整地形成比源/漏区5及6浅的沟。然后，全面地进行磷离子注入，以便使源/漏区5及6和p型半导体衬底1的pn结比沟33的底面深。
此后，与优选的第二实施形态一样，形成多晶硅栓23及24，与优选的实施形态2一样，形成氮氧化膜12及13、氮化硅膜14、沟15、存储节接点17、电容器22，从而形成图25所示的半导体装置。
如果采用本发明的优选第四实施形态的一实施例的图25所示的半导体装置的制造方法，则由于自行调整地形成沟33，所以能用简单的工序将源/漏区5及6的一部分表面刻蚀除去，所以能防止表面附近的污染造成的连接不良，同时能缓和集中在分离氧化膜2的端部附近的源/漏区6或p型半导体衬底1上的应力，能获得泄漏电流减少了的半导体装置。
其次说明图26所示的半导体装置的制造方法。
与优选的第一实施形态一样，形成分离氧化膜2、栅氧化膜3、栅极4、源/漏区5及6、侧壁7，但侧壁7是用氮氧化硅膜(SiON膜)形成的。
如图31所示，用抗蚀剂30作掩模，覆盖分离氧化膜2的除了端部以外的部分的表面。图32是到此为止的工序结束时的平面图。然后，将侧壁7和抗蚀剂30作为掩模，将源/漏区5及6和分离氧化膜2的表面刻蚀除去，如图26所示，形成比源/漏区5及6浅、而且分离氧化膜2的端部表面的一部分2a被除去了的沟33。此后，全面地进行磷离子注入，以便使源/漏区5及6和p型半导体衬底1的pn结比沟33的底面深。
由于将用氮氧化硅膜(SiON膜)形成的侧壁7和抗蚀剂30作为掩模进行刻蚀，所以与源/漏区6连接的部分的分离氧化膜2的端部能自行调整地被除去。因此，能将源/漏区6的接触面积取得大，接触电阻变小，所以能获得写入效率增大等、即使微细化也能提高可靠性的半导体装置的制造方法。另外，由于分离氧化膜2的端部表面的一部分2a被除去，所以具有与用图26说明过的效果同样的效果。
另外，假设每一个晶体管的源/漏区5的长度为a，源/漏区6的长度为b，如果使a≥b，形成图27所示的半导体装置。因此，能使存储单元的面积缩小相当于源/漏区6的长度缩短的部分，同时由于多晶硅栓23和源/漏区6的连接面积变小，所以泄漏电流减小，能延长刷新间歇时间。另外，由于源/漏区5与相邻的两个晶体管公用，所以每一个晶体管的源/漏区5的长度都为a。
另外，即使在分离氧化膜2的表面形成得比p型半导体衬底1的主表面高、而且源/漏区5及6形成得非常浅的情况下，也与优选的第一实施形态一样，在形成了分离氧化膜2、栅氧化膜3、栅极4、源/漏区5及6后，刻蚀全面形成的氮氧化硅膜，形成侧壁7。
然后，如图33所示，用抗蚀剂30作掩模。在分离氧化膜2上形成的栅极4和覆盖它的侧壁7是与分离氧化膜2和有源区的边界保持一定的距离，靠近分离氧化膜2的中央形成的。因此，此后如果利用能确保与硅及氮氧化硅膜的选择比大的氧化膜刻蚀材料，自行调整地进行刻蚀，则能只将分离氧化膜2的端部除去。于是，形成沟33。
与优选的第二实施形态一样，形成多晶硅栓23及24，与优选的实施形态2一样，通过形成氮氧化膜12及13、氮化硅膜14、沟15、存储节接点17、电容器22，从而形成图28所示的半导体装置。
如果采用本发明的优选第四实施形态的一实施例的图28所示的半导体装置的制造方法，则由于即使在分离氧化膜2的表面形成得比p型半导体衬底1的表面高、而且源/漏区5及6形成得非常浅的情况下，也能将分离氧化膜2的端部除去，能用简单的工序形成减少源/漏区6和多晶硅栓23的连续面积、抑制泄漏电流、延长了刷新间歇时间的半导体装置。另外，通过将分离氧化膜2的端部表面的一部分2a除去，源/漏区6和半导体衬底1形成结，所以从源/漏区到结位置的杂质浓度分布变化平缓，使电场强度变低。如果电场强度低，则能抑制由缺陷引起的泄漏电流，所以能延长刷新间歇时间。
在图33中，虽然将分离氧化膜2的端部削去后形成的沟33的底面和源/漏区6的表面一致，但即使不一致时也能获得同样的效果。
虽然已经详细的讨论如举例说明了本发明，但应理解到这仅是为便于理解所举的例子。本发明不限于此，本发明的精神和范围仅由下述的权利要求所限定。

Claims (16)

1．一种半导体装置，其特征在于备有：
半导体衬底；
在上述半导体衬底的主表面的分离区形成的分离氧化膜；
在被上述半导体衬底的主表面的上述分离区包围着的有源区上形成的一对源/漏区；
在上述源/漏区形成的沟；
在上述半导体衬底的有源区的主表面上通过绝缘膜形成的栅极；
覆盖着上述分离氧化膜及上述源/漏区、以及上述沟及上述栅极形成的层间绝缘膜；
经过设在上述层间绝缘膜上的开口部到达上述沟的布线层；以及
通过上述布线层连接在上述源/漏区的某一方上的电容器。
2．根据权利要求1所述的半导体装置，其特征在于：
沟形成得比源/漏区深，布线层由将能隙比硅大的物质填充到上述沟中形成的第一布线层、以及与该第一布线层连接的第二布线层构成。
3．根据权利要求1所述的半导体装置，其特征在于：
沟形成得比源/漏区深，备有在布线层和半导体衬底的界面上形成的氧化硅膜。
4．根据权利要求1所述的半导体装置，其特征在于：
在源/漏区的表面上形成沟，与电容器连接的一方的源/漏区与分离氧化膜邻接，在上述源/漏区的表面上形成沟是将上述分离氧化膜的端部表面的一部分除去后形成的。
5．一种半导体装置，其特征在于备有：
半导体衬底；
在上述半导体衬底的主表面的分离区形成的分离氧化膜；
在被上述半导体衬底的主表面的上述分离区包围着的有源区上形成的一对源/漏区；
在上述半导体衬底的有源区的主表面上通过绝缘膜形成的栅极；
覆盖着上述分离氧化膜及上述源/漏区、以及上述沟及上述栅极形成的层间绝缘膜；
填充经过设在上述层间绝缘膜上的开口部到达上述源/漏区的接触孔形成的布线层；
通过上述布线层连接在上述源/漏区的某一方上的电容器；以及
在上述布线层中离开上述电容器形成的能抑制泄漏电流的膜。
6．根据权利要求5所述的半导体装置，其特征在于：
布线层和膜都由多晶硅构成，上述膜所具有的杂质浓度比上述布线层所具有的杂质浓度低。
7．根据权利要求5所述的半导体装置，其特征在于：
用氧化硅膜形成膜。
8．根据权利要求5所述的半导体装置，其特征在于：
用能隙比布线层大的物质构成膜。
9．一种半导体装置的制造方法，其特征在于包括下述工序：
在半导体衬底的主表面的分离区形成分离氧化膜的工序；
在上述半导体衬底的主表面上通过绝缘膜形成栅极的工序；
在被上述半导体衬底的主表面的上述分离区包围着的有源区上形成一对源/漏区的工序；
在上述栅极的侧面形成侧壁的工序；
对上述源/漏区的主表面进行刻蚀、形成沟的工序；
用第一导电材料填充上述沟、形成第一布线层的工序；
形成覆盖上述分离氧化膜及上述源/漏区、以及上述沟及上述栅极的层间绝缘膜的工序；
形成从上述层间绝缘膜的表面到达上述第一布线的表面的开口部的工序；
用第二导电材料填充上述开口部、形成第二布线层的工序；以及
通过上述第一及第二布线层形成连接上述源/漏区的某一方的电容器的工序。
10．根据权利要求9所述的半导体装置的制造方法，其特征在于：
使沟形成得比源/漏区深，第一导电材料是碳化硅。
11．根据权利要求9所述的半导体装置的制造方法，其特征在于包括：
在形成了比源/漏区深的沟后，通过热氧化全面地形成氧化硅膜的工序；以及
进行刻蚀，只在上述沟底面的上述半导体衬底露出的部分使上述氧化硅膜留下的工序。
12．根据权利要求9所述的半导体装置的制造方法，其特征在于包括：
形成覆盖着分离氧化膜的端部以外的部分的表面的掩模的工序；以及利用侧壁和上述掩模将连接电容器的源/漏区及上述分离氧化膜的表面刻蚀除去，形成比源/漏区浅、而且将上述分离氧化膜的端部表面的一部分除去了的沟的工序。
13．一种半导体装置的制造方法，其特征在于包括下述工序：
在半导体衬底的主表面的分离区形成分离氧化膜的工序；
在上述半导体衬底的主表面上通过绝缘膜形成栅极的工序；
在被上述半导体衬底的主表面的上述分离区包围着的有源区上形成一对源/漏区的工序；
在上述栅极的侧面形成侧壁的工序；
形成覆盖上述分离氧化膜及上述源/漏区、以及上述沟及上述栅极的层间绝缘膜的工序；
在上述层间绝缘膜上形成用来形成导电性地连接上述源/漏区的某一方的布线层的开口部的工序；
将第一材料填充到上述开口部的中途为止、形成上述布线层的第一布线层的工序；
将第二材料填充到上述开口部的中途为止、在上述开口部形成的上述布线层的第一布线层上形成上述布线层的第二布线层的工序；
填充上述第一材料、在上述开口部形成的上述布线层的第二布线层上形成上述布线层的第三布线层的工序；以及
形成与由上述第一、第二及第三布线层构成的上述布线层导电性连接的电容器的工序。
14．根据权利要求13所述的半导体装置的制造方法，其特征在于：
第一及第二材料都是多晶硅，第二材料含有的杂质浓度比第一材料低。
15．根据权利要求13所述的半导体装置的制造方法，其特征在于：
包括用高电阻材料形成第二布线层的工序。
16．根据权利要求13所述的半导体装置的制造方法，其特征在于：
包括用能隙比第一材料大的第二材料形成第二布线层的工序。
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