CN1163966C - 半导体存储器件及其制造方法 - Google Patents

Abstract

一种含存储单元和开关元件的半导体存储器件，及制造该器件的方法：在第一导电类型的半导体衬底上形成岛状场绝缘膜；在所述第一导电类型的所述半导体衬底上，沿所述场绝缘膜之间的列方向形成第二导电类型的杂质区；在衬底和场绝缘膜的整个表面上形成第一栅绝缘膜；在所述第二导电类型的多个杂质区之间的所述第一栅绝缘膜和场绝缘膜上形成浮动栅电极，以便重复制作所述第一导电类型与第二导电类型杂质区；在所述第一栅绝缘膜和所述浮动栅电极的整个表面上形成第二栅绝缘膜；在所述场绝缘膜间的所述第二栅绝缘膜上，沿与所述浮动栅电极垂直的方向，形成控制电极；以及在多个控制电极之间形成传输晶体管的栅电极。

Description

半导体存储器件及其制造方法

本发明涉及一种半导体存储器，特别涉及一种半导体存储器件及其制造方法，它可用作没有电容器的动态随机存取存储(DRAM)单元。

近来，半导体存储器营销繁荣。随之，给有关超大规模集成电路的研究以积极推进。

然而，实现超大规模集成电路和具有通用基本结构的大电容就有其限度。所以，需要一种新型存储器件。

一般，有多种半导体存储器件都具有各自的特性。

例如，DRAM存储器件在其周期操作不受限制，但因一个存储单元由一个存储电容器和一个晶体管构成，集成密度方面较低。

另一方面，电可擦可编程只读存储(EEPROM)器件由一个层叠的晶体管组成。电子穿过一层薄隧道氧化物膜给浮动栅充电，或者使已充入的电子从浮动栅放电，从而完成单元的“编程”或“擦去。因此，集成度虽令人满意，但周期性操作限于约10⁷次。

下面将参照附图，说明这些常规存储器件之中的DRAM和EEPROM。

图1是通用DRAM单元的电路图。图2则是所示通用DRAM单元结构的剖面图。

该常规DRAM单元构造包括一条位线(B/L)、一条字线(W/L)、一个存取晶体管(M1)、一个存储电容电器(CS)、及一个读出放大器(SA)。

参照该结构，存取晶体管(M1)的栅极(G)与字线(M/L)相连接。存取晶体管(M1)的漏极(D)与位线(B/L)相连接。存取晶体管(M1)的源极(S)与存储电容器(CS)的第一电极相连接。存储电容器(CS)第二电极与多晶硅单元板极连接。位线(B/L)与读出放大器(SA)的一个输入端连接。读出放大器(SA)的另一输入端则与参考电压(Vref)连接。

具有上述电路构造的DRAM单元结构示于图2中。

就是说，把一块p-型硅衬底1分成为场区和有源区，并且在场区上形成场氧化膜2。栅绝缘膜3和栅电极4则顺序地层叠在p-型硅衬底1的有源区上。源/漏区(S，D)，就是n-型杂质区，形成在栅电极4两侧的衬底中，从而制成存取晶体管(M1)。

另外，电容器的第一电极6形成在存取晶体管(M1)的源区(S)上。介质膜7和第二电极8层叠在电容器第一电极6的表面上。

而且，位线(B/L)与存取晶体管(M1)的漏区(D)连接。

在这里，未说到的标号表示绝缘膜5和9。

下面将说明如上所述构造的常规DRAM的运作。

首先，假设在运作期间，p-型硅衬底1接地，并且把Vcc(5V)电压施加到电容器第二电极8。

倘若如此，与反型层的形成同时，使电子聚积在第二电极8下的p-型硅区的表面中。在该反型层下，形成一个耗尽层。

因此，为把数据“1”写入任一单元，就要把5V加到与上述单元的存取晶体管(M1)漏区(D)相连的位线上。同时，把5～6V的电压脉冲加到与上述单元的存取晶体管(M1)栅极(G)相连接的字线上。

倘若如此，该存取晶体管则处于“导通”状态，因此上述单元的存取晶体管源区电位升高到5V。

此时，在第二电极8下p-型硅区表面形成的反型层电位应稍稍低于5V。这是由于加到第二电极8的5V电压通过位于第二电极8下面的存储电容器的介质膜有某种程度电压降。

所以，聚积在第二电极8下的p-型硅衬底表面而形成了反型层的电子就会流向电子能态低的存取晶体管(M1)的源区。于是，在第二电极8下，p-型硅区的表面形成了一个空势阱。

这种状态表示为二进制的逻辑“1”。

为了把数据“0”写入任一单元，要将与上述单元存取晶体管的漏区连接的位线(B/L)接地。同时，把5～6V电压脉冲加到与上述单元存取晶体管栅极相连的字线(W/L)。

倘若如此，则这些电子就会从具有较高电子能量的存取晶体管(M1)的源区(S)流到在p-型硅衬底表面形成的空势阱，从而充填该空势阱。

于是，这些电子被聚积在电容器下的p-型硅衬底表面所形成的反型层中。

这种状态表示为二进制逻辑“0”。

为了从某一单元读出数据，先把上述单元的位线(B/L)预先充电至0.5Vcc(～2.5V)，而后，把5～6V电压脉冲加到上述单元的字线上。

倘若如此，则充入上述单元的存储电容器中的电荷便流到位线(B/L)，从而改变位线(B/L)的电位。

由于读出放大器(SA)是一种比较电路，若位线电位高于参考电压(～0.5Vcc)，就读出了逻辑“1”。若上述电位低于参考电压，则读出逻辑“0”。

这时，位线(B/L)位移电压降(ΔV)由下列方程式(1)表示。

ΔV＝±0.5Vcc(Cs)/(Cs+Cb)……(1)

其中，Cs表示存储电容器的静态电容，Cb表示位线的静态电容。

另外，在方程式(1)中，(+)号对应于单元中存储着逻辑“1”的情形，(-)号对应于单元中存储着逻辑“0”的情形。

因此，假如能由一个读出放大器识别的参考电压与位线电压之间的最小电压差是读出放大器的“区别能力”，则对上述1M DRAM情形下读出放大器的区别能力约为150～200mv。

所以，对方程式(1)中Vcc为5V的情况下，为使ΔV大于150mv，位线静态电容(Cb)与存储电容器的静态电容(Cs)之比必须小于15。

根据以前发表的论文，就1M DRAM来说，Cs为30～60fF而Cb为250～500fF。并且，比率γ为7～15。

在这种通用的DRAM单元，随着不断增加集成度，从而减小单元面积尺寸。然而，与单元尺寸的减幅相比较，不可能减小读出放大器的区别能力和位线的静态电容。另外，与单元面积的尺寸的减幅相比较，存储电容器的静态电容不降低。

况且，为了防止“软错误”问题，这是DRAM的最重要的可靠性问题之一，就要保持存储电容器的静态电容大小不变。由于这个原因，尽管不断增加DRAM集成度和减小单元面积尺寸，但存储电容器的静态电容的降低却很小。

例如，在256K DRAM的情况下，运用约2μm设计规则。在256M DRAM的情况下，已运用约0.25μm设计规则。因此，单元面积约减小到原来的1/100。

然而，如果对存储电容器的静态电容进行比较，就256 K DRAM而言静态电容约为40fF，而256M DRAM则为25fF。因而，这个静态电容减小到约为原来的1/1.5。

在这样的通用DRAM中，尽管集成度增大，但存储电容器的静态电容仍须保持几乎相同的尺寸。所以，就存在一个集成度有其极限的问题。

另外，当将单元面积减小至极小时，为形成存储电容器，要在衬底中形成深槽，借此形成存储电容器，或者采用叠层电容器结构以形成存储电容器。因此，使半导体制造工艺变得复杂了。随之而来，就有严重增大半导体制造工艺成本的问题。

同时，图3是一种通用快速EEPROM单元电路图。图4是表示通用快速EEPROM单元结构的剖面图。

通用EEPROM单元由具有叠栅极晶体管结构的浮动栅雪崩注入金属氧化物半导体(FAMOS)组成。每个单元的控制栅都与一条字线(W/L)连接。每个单元的漏极(D)都与一条位线(B/L)连接。每个单元的源极(S)则与一条共用源线(C，S)相连接。

另外，每条位线(B/L)与一个读出放大器(SA)的一个输入端连接。读出放大器(SA)的另一输入端则与参考电压(V_ref)连接。

具有上述电路构造的通用EEPROM单元结构示于图4。

这就是，把一浮动栅(F，G)和控制栅(C，G)依次层叠在p-型硅衬底1上。使n-型杂质区的一个源区(S)和一个漏区(D)形成在浮动栅(F，G)两侧的p-型硅衬底1中。

其中，绝缘膜形成在硅衬底1、浮动栅(F，G)和控制栅(C，G)之间。在浮动栅(F，G)与控制栅(C，G)间，形成绝缘膜，其厚度相当于常用晶体管栅绝缘膜的厚度。在浮动栅(F，G)与硅衬底1间，形成隧道氧化膜，其厚度为100或更薄。

这样的通用EEPROM运行方式如下：

首先，为了把数据“1”写入某一单元，就把7～8V电压加到与上述单元相应的位线(B/L)上。把12～13V电压脉冲加到字线(W/L)上。源极(S)和衬底都接地。

如果这样的话，雪崩击穿就发生在漏(D)和衬底之间的P-N结中，因而产生热电子。一部分如上所述产生的热电子获得高于衬底与栅氧化膜之间的势能高度(约3.2eV)能量。于是，这部分热电子从衬底，越过栅氧化膜，进入浮动栅(F，G)，而存储其中。

同时，随着存储在浮动栅(F，G)中的电子数目逐渐增加，该单元的阈值电压随之增高。一般，完成了“写入”，结果该单元的阈值电压便大于7V。

一旦电子存入浮动栅(F，G)中，由于浮动栅(F，G)与完全围绕浮动栅(F，G)的绝缘膜间具有势能高度，电子自然放电量就小到可忽略不计。因此，存入的电子数量几乎可保持数年不变。

该单元的这种状态表示为二进制的逻辑“1”。

擦去已写入如上所述某一单元中的数据如下：

这就是，使衬底和控制栅(C，G)接地。把12～13V电压脉冲加到共用源线(C，S)。

如果这样的话，由于隧穿现象，存于浮动栅(F，G)的电子，从浮动栅(F，G)，通过薄栅氧化膜而到源区(S)放电。

同时，随着存入浮动栅(F，G)的电子放电量逐渐增加，该单元的阈值电压也开始降低。一般，该单元的阈值电压必须在3V或更低。

因此，这种状态表示为二进制的逻辑“0”。

其间，读出存储在某一单元的数据如下：

这就是，把1～2V电压加到与该单元的漏极(D)连接的位线(B/L)上。使衬底和源极(S)接地。而后，把3～5V电压脉冲加到与该单元控制栅(C，G)连接的字线(W/L)上。

这时，对于数据“1”存储在该单元的情形，使该单元变成“关断”状态，因此，充入位线(B/L)的电荷不会被放电，依旧保持原样。因而，以前加上的1～2V电位仍然保持原样。

另外，对于数据“ 0”存储在该单元的情形，则使该单元变成“导通”状态，因此充入位线(B/L)的所有电荷通过单元向源极(S)放电。于是，位线(B/L)的电位处于接地状态。

与位线(B/L)连接的读出放大器识别位线(B/L)的这种电位差，从而读出该单元所存储的数据。

在这种通用快速EEPROM的情况下，就不需要形成DRAM单元所需的存储电容器，因此可以缩小单位单元的面积。此外，还可简化工艺过程。

但是，对DRAM来说，数据编程/擦去的次数不受限制。相反，对EEPROM来说，数据编程/擦去的可允许的次数，一般限于10⁷次以下。所以，多数应用场合，有不能使用快速EEPROM替代DRAM的问题。

这是由于，在编程和擦去数据的过程中，一部分注入电子，当其穿过栅氧化膜时，为栅氧化膜俘获的缘故。由于数据编程/擦去次数增多，所俘获的电子量也逐渐增大。因而发生栅氧化膜的变坏。

如上所说倘若栅氧化膜变坏，编程和擦去数据的速度就会降低。若不能控制编程和擦去时间，随着数据编程/擦去次数的增加，会使编程阈值电压降低，而使擦去阈值电压增高。因此，所谓的窗口关闭的现象就出现了，结果当超过一定次数时，器件便不能进行数据编程/擦去。

为了解决上述的传统性问题，本发明的目的在于提供一种半导体存储器件，其中每一个单元由只利用DRAM和EEPROM优点的一个晶体管构成，结果改进了集成度，又使数据编程/擦去次数不受限制。

为达到本发明的上述目的，提供一种半导体存储器件，包含：多个存储单元，每一个存储单元具有一个浮动栅电极；和多个开关元件，所述开关元件用电荷向各自存储单元的所述浮动栅电极充电、和切换以便使所述已充入的电荷放电；其中所述多个开关元件串联连接。

而且，为达到本发明的上述目的，还提供一种制造半导体存储器件的方法，包含下列各步骤：在第一导电类型的半导体衬底上形成岛状场绝缘膜；在所述第一导电类型的所述半导体衬底上，沿所述场绝缘膜之间的列方向形成第二导电类型的杂质区；在衬底和场绝缘膜的整个表面上形成第一栅绝缘膜；在所述第二导电类型的多个杂质区之间的所述第一栅绝缘膜和场绝缘膜上形成浮动栅电极，以便重复制作所述第一导电类型与第二导电类型杂质区；在所述第一栅绝缘膜和所述浮动栅电极的整个表面上形成第二栅绝缘膜；在所述场绝缘膜间的所述第二栅绝缘膜上，沿与所述浮动栅电极垂直的方向，形成控制电极；以及在多个控制电极之间形成传输晶体管的栅电极。

图1是一种通用DRAM单元电路图；

图2是说明该通用DRAM单元结构的剖面图；

图3是一种通用快速EEPROM单元电路图；

图4是说明该通用快速EEPROM单元的剖面图；

图5是根据本发明的一种半导体存储器件的电路图；

图6是根据本发明第一实施例的一种半导体存储器件布局图；

图7是说明根据本发明的半导体存储器件结构，沿图6的线A-A′得到的剖面图；

图8是说明根据本发明的半导体存储器件结构，沿图6的线B-B′得到的剖面图；

图9是说明根据本发明的半导体存储器件结构，沿图6的线C-C′得到的剖面图；

图10是说明根据本发明的半导体存储器件结构，沿图6的线D-D′得到的剖面图；

图11a至11j是用以说明根据本发明的一种制造半导体存储器件的方法，沿图6的线A-A′得到的剖面图；

图12a至12j是用以说明根据本发明的一种制造半导体存储器件的方法，沿图6的线B-B′得到的剖面图；

图13a至13j是用以说明根据本发明的一种制造半导体存储器件的方法，沿图6的线C-C′得到的剖面图；以及

图14a至14j是用以说明根据本发明的一种制造半导体存储器件的方法，沿图6的线D-D′得到的剖面图；

下面，将参照附图描述本发明的半导体存储器件。

图5是根据本发明的一种半导体存储器件电路图。图6是根据本发明的第一实施例的一种半导体存储器件布局图。图7是沿图6的线A-A′得到的根据本发明的半导体存储器件的剖面图。图8是沿图6的线B-B′得到的，根据本发明的半导体存储器件剖面图。图9是沿图6的线C-C′得到的，根据本发明的半导体存储器件剖面图。图10是沿图6的线D-D′得到的，根据本发明的半导体存储器件剖面图。

首先，在根据本发明的半导体存储器件的电路结构中，配置多个具有一个浮动栅(F，G)与一个控制栅(C，G)的存储单元(叠层晶体管Ml1～Mn3用作数据存储)。与用作数据存储的叠层晶体管(Ml1～Mn3)对应，还形成了传输晶体管Ql1～Qn3，它进行切换以便让电荷向用作数据存储的叠层晶体管(Ml1～Mn3)的各浮动栅(F，G)充电和让已充入的电荷放电，并完成单元的编程或擦除。

而且，在如上所述结构的半导体存储器件中，同行的用作数据存储的每个叠层晶体管的控制栅(C，G)都与一条字线(W/Ll～W/Ln)相连接。同列的用作数据存储的每个叠层晶体管的漏极(D)和邻近列用作数据存储的每个叠层晶体管的源极(S)都与各自共用的位线(B/L1～B/L3)相连接。

而且，读出放大器(SA)的一个输入端与各自位线(B/L1～B/L3)连接。并且参考电压施加于另一输入端。每条位线(B/L1～B/L3)的末端则被浮置。

同行的每个传输晶体管(Q11～Qn2)都与一条栅极线(G/L1～G/L3)连接。同列的各传输晶体管为串连连接。顶部漏极端被浮置。

具有这样电路结构的根据本发明一个实施的半导体存储器件结构示于图6、图7、图8、图9和图10。

就是说，如图6所示，将用作位线的多个高浓n-型杂质区12以恒定距离隔开，沿一个方向形成在p-型硅衬底之中。在各自的高浓n-型杂质区12之间的p-型硅衬底上，形成多个用于存贮电荷的浮动栅半导体层(多晶硅)，以便与p-型硅衬底隔开。

另外，在衬底上，沿与浮动栅半导体层13相垂直的方向，以恒定的距离间隔分开，形成多个用作字线(W/L)的控制电极14。在各自控制电极14之间的衬底上，还形成用以控制各个传输晶体管(M11～Mn2)的多个传输栅电极15。

在这里，以高浓n-型杂质层(N⁺)形式，形成控制电极14下的各个浮动栅半导体层13。以p-型杂质层(P)形式，形成传输栅电极15下的各个浮动栅半导体层13。

另外，在传输栅电极15与浮动栅半导体层13交叉部分下的硅衬底中，形成具有岛状的场氧化膜16。

将更详细地描述具有上述布局的本发明的半导体存储器件，如下：

首先，图6中的控制电极剖面表示在图7中。

在p-型硅衬底11中，形成将用作位线的以恒定距离隔开的高浓n-型杂质区12。

在整个p-型硅衬底11表面，形成第一栅绝缘膜17。在各高浓n-型杂质区12间的第一栅绝缘膜17上，形成浮动栅半导体层13。

在包括浮动栅半导体层13的整个p-型硅衬底11表面，形成第二栅绝缘膜18。在第二栅绝缘膜18上，形成控制电极14。

另外，图6中的传输栅电极方向的剖面表示在图8中。

在p-型硅衬底11，形成将用作位线的以恒定距离隔开的高浓n-型杂质区12。

在p-型硅衬底11中，于每个浮动栅半导体层13与每个传输栅电极交叉的部分上，形成一岛状场氧化膜16。在整个p-型硅衬底11表面上，形成第一栅绝缘膜17。在各高浓n-型杂质区12之间的第一栅绝缘膜17上，形成浮动栅半导体层13。

第二栅绝缘膜18形成在包括浮动栅半导体层13的整个p-型硅衬底11表面。一传输栅电极15又形成在第二栅绝缘膜18上。

另外，在图6中的浮动栅半导体层方向的剖面表示在图9中。

岛形场氧化膜16形成在p-型硅衬底11中的浮动栅半导体层与传输栅电极交叉处。第一栅绝缘膜17则形成在p-型硅衬底11的整个表面上。

浮动栅半导体层13形成在第一栅绝缘膜17上。第二栅绝缘膜18形成在包括浮动栅半导体层13的整个p-型硅衬底11表面上。

多个控制电极14，以恒定距离隔开，形成在第二绝缘膜18上。多个传输栅电极15形成在各控制电极14间的第二栅绝缘膜18上，以便由控制电极14和绝缘膜29和27隔开。

另外，在图6中的高浓n-型杂质区方向的剖面表示在图10中。

在p-型硅衬底11之中形成高浓n-型杂质区12，它将用作位线。

在整个p-型硅衬底11表面上形成第一栅绝缘膜17和第二栅绝缘膜18。在第二栅绝缘膜18上形成多个控制电极14，并以恒定距离分开。在各控制电极14之间的第二栅绝缘膜18上，形成被控制电极14和绝缘膜19隔开的多个传输电极15。

下面将描述制造具有上述结构的本发明半导体存储器件的方法。

图11a至11j是用以说明制造根据本发明的半导体存储器件方法的沿图6线A-A′获得的剖面图。图12a至12j是用以说明制造根据本发明的半导体存储器件方法的沿图6线B-B′获得的剖面图。图13a至13j是用以说明制造根据本发明的半导体存储器件方法的沿图6线C-C′获得的剖面图。图14a至14j是用以说明制造根据本发明的半导体存储器件方法的沿图6线D-D′获得的剖面图。

首先，如图11a、图12a、图13a和图14a所示，在一P型硅衬底11上，顺次形成缓冲氧化膜20、氮化物膜21和第一抗蚀剂膜22。通过曝光和显影工艺，确定岛状场区，借此选择性地除去该场区的氮化物膜21。

如图11b、图12b、图13b和图14b所示，对p-型硅衬底11进行热氧化，于是形成场区中的场氧化膜16。然后，除去第一抗蚀剂膜22、氮化物21和氧化膜20。

在此处，可以通过注入p-型离子形成沟道隔离区，而不用场氧化膜16。

如图11c、图12c、图13c和图14c所示，淀积第二抗蚀剂膜23。通过曝光和显影工艺，确定位线区，把它以恒定距离隔开。以高浓n-型离子注入p-型硅衬底11，从而形成高浓n-型杂质区12。

此时，在形成了高浓n-型杂质区12的部分之上，形成氧化膜20a。

如图11d、图12d、图13d和图14d所示，除去第二抗蚀剂膜23。在包括场氧化膜16在内的整个p-型硅衬底11表面上，淀积第一栅绝缘膜(氧化膜)17，厚度约70～200。

如图11e、图12e、图13e和图14e所示，在第一栅绝缘膜17上，顺次淀积p-型多晶硅层13a和第三抗蚀剂膜24。通过曝光和显影工艺，第三抗蚀剂膜被刻成图形，结果是在控制电极14与浮动栅半导体层13交叉处，露出p-型多晶体层13a。

接着，利用刻成了图形的第三抗蚀剂膜24作为掩模，把n-型杂质离子注入裸露的p-型多晶硅层13a。

其时，p-型多晶硅层13a的p-型杂质浓度约为10¹⁵～10¹⁸原子/cm³。n-型杂质离子注入浓度约为10¹⁸～10²¹原子/cm³。

如图11f、图12f、图13f和图14f所示，除去第三抗蚀剂膜24。然后，在p-型多晶硅层13a上再淀积第四抗蚀剂膜25。通过曝光和显影工艺，确定浮动栅区。选择性地除去p-型多晶硅层13a，从而在各高浓n-型杂质区12之间的第一栅绝缘膜17上，形成浮动栅半导体层13。

在这里，对改变图11、图12、图13和图14的(e)与(f)的工艺处理过程无关紧要。

这就是，选择性地淀积和除去p-型多晶硅层13a，从而形成浮动栅半导体层13。接着，把n-型杂质离子选择性地注入浮动栅半导体层13与控制电极14交叉的部分上。

如图11g、图12g、图13g和图14g所示，把第二栅绝缘膜18淀积到包括浮动栅半导体层13的整个第一栅绝缘膜17的表面上。接着，依次淀积第一n-型多晶硅层14a、顶盖绝缘膜29(氧化膜或氮化物膜)及第四抗蚀膜26。

其时，和第二栅绝缘膜18同样，也可以用氧化膜。换个方法，还可用氮化膜/氧化膜叠层的结构或者氧化膜/氮化膜/氧化膜结构。第一n-型多晶硅层14a的n-型杂质浓度约为10¹⁸～10²¹原子/cm³。

如图11h、图12h、图13h和图14h所示，通过曝光和显影工艺，确定控制电极区。接着，选择性除去顶盖绝缘膜29和第一n-型多晶硅层14a，从而形成控制电极14。

在这里，可以使用金属，而不采用第一n-型多晶硅层14a。

如图11i、图12i、图13i和图14i所示，在包括控制电极14的整个第二栅绝缘膜18表面上淀积绝缘膜并进行深腐蚀，从而在控制电极14的侧壁形成绝缘侧壁27。

此时，除去大部分裸露的第二栅绝缘膜18。

如图11j、图12j、图13j和图14j所示，在包括控制电极14的第一栅绝缘膜18上，淀积第三栅绝缘膜19、高浓度第二n-型多晶硅层15a和第五抗蚀剂膜28。

接着，通过曝光和显影工艺，确定传输栅区。选择性除去第二n-型多晶硅层15a，从而形成传输栅电极15。

在这里，可以用金属作为构成传输电极15的材料。

下面将描述如上所述制造的本发明半导体器件的操作。

首先，下面将描述在各个单元中记录数据的方法。

当记录数据时，给该衬底施加2～10V电压。使所有的控制电极14浮动，而使相应的位线接地。

给所有的传输晶体管(Q11～Qn2)栅电极施加5V电压，从而使所有传输晶体管导通。

将与要被记录在最低的行(n)存储单元中的数据相应的电压施加于传输晶体管的源极端。

若我们要记录数据“1”，就把“-3V”施加于相对应的传输晶体管的源极端。若要记录数据“0”，就把“0V”施加于相对应传输晶体管的源极端。

所以，同时把数据记录在一个行的存储单元中。

如果在如上所述的最低的行(n)单元中记录该数据，就把0V施加于每列最低行(n)传输晶体管的栅电极。或者，使栅电极浮置。于是，使最低行(n)传输晶体管导通。

另外，根据将被记录在前一行(n-1)存储单元的数据，通过如上所述的方法，把一个电压加到相应传输晶体管的源极端。

采用上述方法，把一个数据记录在所有的单元中，并使所有传输晶体管导通。

在另一个实施例中，当记录数据时，把-2～-7V电压施加于相对应的位线上，并使衬底接地。于是，可以通过上述方法记录数据。

同时，下面将描述读出如上所述记录数据的方法。

如果假设我们要读出图5中用作数据存储的叠层晶体管(M22)的数据，则应在全部传输晶体管(Q11～Qn2)都导通的状态下，用2V使第二位线(B/L2)预充电。第三位线(B/L3)接地，而且要把与施加于位线(B/L2)的相同电压，施加于第一位线(B/L1)。换句话说，就是使第一位线(B/L1)浮置。

将一个电压施加于要求进行读出的存储单元的字线(W/L2)，于是，就可通过读出放大器(SA)，读出数据。

如果要把数据“1”记录在用于数据存储的叠层晶体管(M22)之中，由于单元的源区和漏区之间没有形成沟道，所以，就可以通过读出放大器，检测出施加于第一位线上的2V电压，并被显示。于是，就读出了该数据“1”。

而且，在用作数据存储的叠层晶体管(M22)中，记录数据“0”的情况下，由于该叠层晶体管(M22)的源区和漏区之间形成了沟道，使施加于第二位线的2V电压传递到第三位线。于是，读出放大器(SA)就读出了该数据“0”。

在这里，即使数据“1”或“0”被记录在用作数据存储的叠层晶体管(M12)中，该叠层晶体管(M12)的源区和漏区之间也不会形成沟道，因为第一位线(B/L1)是浮置的。因而，读出数据是没有疑问的。

除这样的方法外，根据指定条件，还可用几种方法记录和读出数据。

根据如上所述的本发明的半导体存储器件具有下述的效果。

第一，本发明如同常用快速EEPROM一样，利用叠层晶体管作为存储元件，可是，不同于常用快速EEPROM结构，而采用传输晶体管进行单元编程或擦去，以便电子向叠层晶体管的浮动栅充电，或使浮动栅中已充入的电子放电。由于在栅绝缘膜内不发生电子俘获现象，使数据的编程或擦去不受限制。因此，本发明可被用于将来的DRAM。

第二，电容在常用DRAM中作为存储元件。相反，本发明却不用电容器。因而，与DRAM相比较，可以缩小单位单元面积，从而提高集成度。

第三，常用DRAM中，为了在单位面积内获得大电容，因而要形成有沟槽或冠状的电容器，使工艺过程复杂。然而，在本发明中不采用电容器，因此简化了工艺过程。

Claims (49)

1.一种半导体存储器件，包括：

多个存储单元，每一个存储单元具有一个浮动栅电极；和

多个传输晶体管，所述传输晶体管用电荷向各自存储单元的所述浮动栅电极充电、和切换以便使所述已充入的电荷放电；

其中所述多个传输晶体管串联连接，并且在每个传输晶体管的栅电极两侧的所述浮动栅电极被分别用作源极和漏极区域。

2.根据权利要求1的半导体存储器件，其中所述多个存储单元的每一个包括：

控制电极，用于控制所述浮动栅电极的电荷充电和放电；和

位线，用于读存储在浮动栅电极中的数据。

3.根据权利要求2的半导体存储器件，其中在所述多个存储单元中形成多条位线，并且每一条位线连接一读出放大器。

4.根据权利要求1的半导体存储器件，其中所述多个传输晶体管的每一个包括一MOS型晶体管。

5.一种半导体存储器件，包括：

多个存储单元，以阵列型式排列，每一个存储单元具有一个浮动栅极和一个控制栅极；

多个传输晶体管，所述传输晶体管用电荷向各自存储单元的所述浮动栅极充电、和切换以便使所述已充入的电荷放电；

多条字线，与阵列中同列的每个存储单元的所述控制栅极连接；

多条位线，与阵列中同行的每个存储单元的一个漏极和阵列中相邻行的每个存储单元的一个源极连接在一起；以及

多个读出放大器，与各自位线连接；

其中阵列中同一列的各个传输晶体管都与一条栅线连接，并且阵列中同一行的各个传输晶体管串联连接，并且在每个传输晶体管的栅电极两侧的所述浮动栅电极被分别用作源极和漏极区域。

6.根据权利要求5的半导体存储器件，其中每一条位线的一个末端是浮置的。

7.根据权利要求5的半导体存储器件，其中各个行的每一个传输晶体管的漏端是浮置的。

8.一种半导体存储器件，包括：

多个存储单元，以阵列型式排列，每一个存储单元具有一个浮动栅极和一个控制栅极；和

多个传输晶体管，所述传输晶体管用电荷向各自存储单元的所述浮动栅极充电、和切换以便使所述已充入的电荷放电；

其中阵列中同一列的各个传输晶体管都与一条栅线连接，并且阵列中同一行的各个传输晶体管串联连接，并且在每个传输晶体管的栅电极两侧的所述浮动栅电极被分别用作源极和漏极区域。

9.根据权利要求8的半导体存储器件，还包括多条字线，与阵列中同列的每个存储单元的所述控制栅极连接。

10.根据权利要求8的半导体存储器件，还包括多条位线，与阵列中同行的每个存储单元的一个漏极和阵列中相邻行的每个存储单元的一个源极连接在一起。

11.根据权利要求10的半导体存储器件，还包括多个读出放大器，与各自位线连接。

12.根据权利要求8的半导体存储器件，其中所述多个传输晶体管的每一个包括一MOS型晶体管。

13.一种半导体存储器件，包括：

一块半导体衬底；

多个杂质区，沿一个方向以一恒定距离隔开、在所述半导体衬底上形成；

多个浮动栅电极，在所述杂质区之间的所述半导体衬底上形成以存储电荷；

多个控制电极，在各浮动栅电极和所述半导体衬底上以恒定距离隔开、并在相对于所述浮动栅电极成垂直的方向上形成；以及

多个传输晶体管，每一个都具有栅电极，所述各栅电极形成在所述各控制电极之间的各浮动栅电极和所述半导体衬底上，以固定距离隔开，其中多个传输晶体管的每一个的栅电极与浮动栅电极和相邻的控制电极是电绝缘的；

其中在每个传输晶体管的栅电极两侧的所述浮动栅电极被分别用作源极和漏极区域。

14.根据权利要求13的半导体存储器件，其中所述半导体衬底由第一导电类型形成，所述杂质区由第二导电类型形成。

15.根据权利要求14的半导体存储器件，其中所述半导体衬底由p-型材料形成，所述杂质区由n-型材料形成。

16.根据权利要求13的半导体存储器件，其中在所述控制电极下的所述浮动栅电极由第二导电类型形成，在所述传输晶体管下的浮动栅电极则由第一导电类型形成。

17.根据权利要求16的半导体存储器件，其中在所述控制电极下的所述浮动栅电极由n-型材料形成，在所述传输晶体管下的所述浮动栅电极则由p-型材料形成。

18.根据权利要求13的半导体存储器件，其中场绝缘膜形成在所述半导体衬底上，位于所述传输晶体管的栅电极与所述浮动栅电极交叉处。

19.根据权利要求18的半导体存储器件，其中沟道隔离杂质区形成在所述半导体衬底上，位于所述传输晶体管的栅电极与所述浮动栅电极交叉处。

20.根据权利要求17的半导体存储器件，其中所述浮动栅电极由多晶硅形成。

21.根据权利要求17的半导体存储器件，其中所述控制电极由掺入杂质的多晶硅形成。

22.根据权利要求17的半导体存储器件，其中所述控制电极由金属形成。

23.根据权利要求13的半导体存储器件，其中所述传输晶体管的所述栅电极由掺入杂质的多晶硅形成。

24.根据权利要求13的半导体存储器件，其中所述传输晶体管的所述栅电极由金属形成。

25.根据权利要求17的半导体存储器件，其中所述半导体存储器件包括多个存储单元，并且每一个存储单元包括至少一个控制电极、在所述控制电极下的至少一个浮动栅电极、以及在浮动电极之一的任一侧的至少一个掺杂区。

26.一种半导体存储器件，包括：

一块半导体衬底；

一种岛状场绝缘膜，所述场绝缘膜形成在所述半导体衬底上；

多个分别横跨该场绝缘膜和所述半导体衬底所形成的、并且与所述半导体衬底绝缘的浮动栅电极；

多个分别具有在所述场绝缘膜上侧的所述浮动栅电极上形成的浮动栅电极的传输晶体管；以及

一形成的控制电极，以便在多个传输晶体管的栅电极之间被电绝缘；

其中，在所述场绝缘膜上侧的所述浮动栅电极上形成至少一个传输晶体管的栅电极，以便与所述浮动栅电极绝缘，并且位于每个栅电极的每侧上的多个浮动栅电极被分别用作源极和漏极区域。

27.一种制造半导体存储器件的方法，包括下列各步骤：

在第一导电类型的半导体衬底上形成岛状场绝缘膜；

在所述第一导电类型的所述半导体衬底上，沿所述场绝缘膜之间的列方向形成第二导电类型的杂质区；

在衬底和场绝缘膜的整个表面上形成第一栅绝缘膜；

在所述第二导电类型的多个杂质区之间的所述第一栅绝缘膜和场绝缘膜上形成浮动栅电极，以便重复制作所述第一导电类型与第二导电类型杂质区；

在所述第一栅绝缘膜和所述浮动栅电极的整个表面上形成第二栅绝缘膜；

在所述场绝缘膜间的所述第二栅绝缘膜上，沿与所述浮动栅电极垂直的方向，形成控制电极；以及

在多个控制电极之间形成传输晶体管的栅电极。

28.根据权利要求27的制造半导体存储器件的方法，其中形成所述场绝缘膜的方法包括下列各步骤：

在所述第一导电类型的所述半导体衬底上，淀积一缓冲氧化膜、一氮化物膜和抗蚀剂膜；

通过曝光和显影工艺，确定一岛状的场区，从而选择性除去所述场区的所述氮化物膜；

热氧化所述第一导电类型的所述硅衬底，以形成一在场区上的场氧化膜；以及

除去所述抗蚀剂膜、所述氮化物膜和所述缓冲氧化膜。

29.根据权利要求27的制造半导体存储器件的方法，其中所形成的所述第一栅绝缘膜的厚度为70～200。

30.根据权利要求27的制造半导体存储器件的方法，其中所述第二导电类型的所述杂质区的杂质浓度为10¹⁸～10²¹原子/cm³。

31.根据权利要求27的制造半导体存储器件的方法，其中形成所述浮动栅电极的方法包括下列各步骤：

在所述第一栅绝缘膜上，顺次淀积所述第一导电类型的一半导体层和一抗蚀剂膜；

通过曝光和显影工艺，露出除所述场绝缘膜上侧外的一部分所述第一导电类型半导体层；

再将所述第二导电类型的一种杂质离子注入裸露的所述第一导电类型的半导体层；以及

通过一种光刻工艺，除去所述抗蚀剂膜和刻成图形，结果是只在所述第二导电类型的所述杂质区之间的所述第一栅绝缘膜上，留下注入了所述离子的所述第一导电类型半导体层。

32.根据权利要求31的制造半导体存储器件的方法，其中所述第一导电类型的所述半导体层由p-型多晶硅形成。

33.根据权利要求31的制造半导体存储器件的方法，其中所述第一导电类型的所述半导体层的杂质浓度为10¹⁵～10¹⁸原子/cm³。

34.根据权利要求3 1的制造半导体存储器件的方法，其中所述第二导电类型杂质离子的浓度为10¹⁸～10²¹原子/cm³。

35.根据权利要求27的制造半导体存储器件的方法，其中形成所述浮动栅电极的方法包括下列各步骤：

在所述第一栅绝缘膜上，淀积一所述第一导电类型的半导体层；

将所述第一导电类型的所述半导体层刻成图形，使得仅在所述第二导电类型的杂质区之间的所述第一栅绝缘膜上留下部分第一导电类型的半导体层；以及

在第一导电类型的已刻成图形的半导体层内在场绝缘膜之间，选择性地注入所述第二导电类型的杂质离子。

36.根据权利要求35的制造半导体存储器件的方法，其中所述第一导电类型的所述半导体层由p-型多晶体形成。

37.根据权利要求35的制造半导体存储器件的方法，其中所述第一导电类型的所述半导体层的杂质浓度为10¹⁵～10¹⁸原子/cm³。

38.根据权利要求35的制造半导体存储器件的方法，其中所述第二导电类型杂质离子的杂质浓度为10¹⁸～10²¹原子/cm³。

39.根据权利要求27的制造半导体存储器件的方法，其中第二栅绝缘膜至少由一层氧化层、一种氮化物膜/氧化膜叠层结构、或一种氧化膜/氮化物膜/氧化膜叠层结构所形成。

40.根据权利要求27的制造半导体存储器件的方法，其中形成所述控制电极的方法包括下列各步骤：

在所述第二栅绝缘膜上，顺次形成一所述第二导电类型的半导体层和一顶盖绝缘膜；

选择性地除去所述顶盖绝缘膜和所述第二导电类型的所述半导体层，从而沿相对于所述浮动栅电极的垂直方向，在所述场绝缘膜之间留下部分顶盖绝缘膜和第二导电类型的半导体层；以及

在所述顶盖绝缘膜和所述第二导电类型的半导体层的侧壁上，形成一绝缘侧壁。

41.根据权利要求40的制造半导体存储器件的方法，其中所述第二导电类型的所述半导体层由n-型多晶硅形成。

42.根据权利要求41的制造半导体存储器件的方法，其中所述n-型多晶硅的杂质浓度为10¹⁸～10²¹原子/cm³。

43.根据权利要求27的制造半导体存储器件的方法，其中所述传输晶体管的栅电极由所述第二导电类型的半导体层形成。

44.根据权利要求43的制造半导体存储器件的方法，其中所述第二导电类型的所述半导体层由n-型多晶硅形成。

45.根据权利要求44的制造半导体存储器件的方法，其中所述n-型多晶硅的杂质浓度为10¹⁸～10²¹原子/cm³。

46.根据权利要求27的制造半导体存储器件的方法，其中形成控制电极的步骤包括以下步骤：

在第二栅绝缘膜上顺序形成金属层和顶盖绝缘膜；

选择性地去除顶盖绝缘膜和金属层，从而沿相对于浮动栅电极的垂直方向在场绝缘膜之间留下部分顶盖绝缘膜和金属层；

在顶盖绝缘膜和金属层的侧壁上形成一绝缘侧壁。

47.根据权利要求27的制造半导体存储器件的方法，其中传输晶体管的栅电极由金属组成。

48.一种制造半导体存储器件的方法，包括步骤：

通过在第一导电类型的半导体衬底上注入第一导电类型的离子，在第一导电类型的半导体衬底上形成沟道隔离区；

在沟道隔离区之间沿列方向在第一导电类型的半导体衬底上形成第二导电类型的杂质区；

在衬底和沟道隔离区的整个表面上形成第一栅绝缘膜；

在第二导电类型的多个杂质区之间的第一栅绝缘膜和沟道隔离区上形成浮动栅电极，以便重复制作第一导电类型与第二导电类型的杂质区；

在第一栅绝缘膜和浮动栅电极的整个表面上形成第二栅绝缘膜；

在沟道隔离区之间的第二栅绝缘膜上形成控制电极，所述控制电极沿相对于浮动栅电极的垂直方向延伸；以及

在多个控制电极之间形成传输晶体管的栅电极。

49.根据权利要求48的制造半导体存储器件的方法，其中注入第一导电类型的离子的步骤包括以下步骤：

在第一导电类型的半导体衬底上淀积一抗蚀剂膜；

通过曝光和显影确定岛状的场区，从而选择性地露出第一导电类型的半导体衬底；

在第一导电类型的所裸露的半导体衬底中注入第一导电类型的杂质离子，从而形成沟道隔离区；以及

除去抗蚀剂膜。

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