CN1722444A - 电荷捕捉非易失性存储器及其逐个栅极擦除的方法 - Google Patents
电荷捕捉非易失性存储器及其逐个栅极擦除的方法 Download PDFInfo
- Publication number
- CN1722444A CN1722444A CN200510082626.2A CN200510082626A CN1722444A CN 1722444 A CN1722444 A CN 1722444A CN 200510082626 A CN200510082626 A CN 200510082626A CN 1722444 A CN1722444 A CN 1722444A
- Authority
- CN
- China
- Prior art keywords
- grid
- tandem
- bias
- memory cell
- charge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 238000003860 storage Methods 0.000 claims abstract description 229
- 239000004065 semiconductor Substances 0.000 claims abstract description 72
- 239000000758 substrate Substances 0.000 claims description 52
- 238000002347 injection Methods 0.000 claims description 13
- 239000007924 injection Substances 0.000 claims description 13
- 239000004020 conductor Substances 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 3
- 230000000977 initiatory effect Effects 0.000 claims description 2
- 238000003475 lamination Methods 0.000 claims 8
- 230000000694 effects Effects 0.000 claims 1
- 230000005611 electricity Effects 0.000 abstract description 3
- 101000836954 Homo sapiens Sialic acid-binding Ig-like lectin 10 Proteins 0.000 description 23
- 102100027164 Sialic acid-binding Ig-like lectin 10 Human genes 0.000 description 23
- 101150075334 SLG1 gene Proteins 0.000 description 22
- 239000000463 material Substances 0.000 description 18
- 238000005516 engineering process Methods 0.000 description 17
- 230000004044 response Effects 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 230000004888 barrier function Effects 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 230000014509 gene expression Effects 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 230000008520 organization Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 238000012795 verification Methods 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 239000000725 suspension Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- GOLXNESZZPUPJE-UHFFFAOYSA-N spiromesifen Chemical compound CC1=CC(C)=CC(C)=C1C(C(O1)=O)=C(OC(=O)CC(C)(C)C)C11CCCC1 GOLXNESZZPUPJE-UHFFFAOYSA-N 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明是有关于一种电荷捕捉非易失性存储器及其逐个栅极擦除的方法。该存储器包括半导体主体、多数个栅极，这些栅极串联排列在半导体主体上。在半导体主体上的电荷存储结构包括位于多数个栅极中的栅极下方的电荷捕捉区域。第一回路系统，用以传导源极偏压与漏极偏压至栅极串列中第一栅极附近与最终栅极附近的半导体主体。第二电路系统，用以传导栅极偏压至多数个栅极。包括连续的多重栅极通道区，此多重栅极通道区位于栅极串列中多数个栅极下方。在一些或全部的栅极之间，此多重栅极存储器单元具有电荷存储区。
Description
技术领域
本发明是有关于一种集成电路非易失性存储器元件，且特别是有关于一种新的存储器单元及其操作方法。
背景技术
本申请主张2004年7月6日申请的申请号为60/585,658的美国临时申请；以及2004年7月6日申请的申请号为60/585,657的美国临时申请的优先权。
电性可编程及可擦除的非易失性存储器技术，如基于电荷存储的电性可擦除且可编程只读存储器(EEPROM)与快闪存储器(flash memory)，已使用在各种现代化的应用中。一些存储器单元结构被使用来作为电性可擦除且可编程只读存储器与快闪存储器。随着集成电路尺寸的缩小，为了制程的可扩充性与简化，具有电荷捕捉介电层的存储器单元结构逐渐受到较大的关注。具有电荷捕捉介电层的存储器单元结构例如包括工业命名为氮化硅只读存储(NROM)、硅-氧化物-氮化物-氧化物-硅(SONOS)、金属-氧化物-氮化物-氧化物-硅(MONOS)及热电子注入氮化电子存储器中以编程(PHINES)的结构。这些存储器单元结构利用在例如是氮化硅的电荷捕捉介电层中捕捉电荷来存储数据。当捕捉负电荷时，存储器单元的临界电压(threshold)就会增加。通过从电荷捕捉层中移除负电荷就会降低存储器单元的临界电压。
图1是现有的一种SONOS型的电荷捕捉存储器单元的结构简图。基底包括作为源极和漏极15、16的n+掺杂区，以及位于电极15、16之间的p掺杂通道区17。存储器单元的剩余部分包括电荷捕捉结构，该电荷捕捉结构包括位于基底上的底介电层14、位于底介电层14上的电荷捕捉材料13、位于电荷捕捉材料13上的顶介电层12以及位于顶介电层12上的栅极11。典型的顶介电层包括厚度为5～10纳米的二氧化硅和氮氧化硅，或其他类似的高介电常数材料，例如包括氧化铝(Al2O3)。典型的底介电层包括厚度为3～10纳米的二氧化硅和氮氧化硅，或其他类似的高介电常数材料。对于此型的电荷捕捉结构，典型的电荷捕捉材料包括厚度为3～9纳米的氮化硅，或其他类似的高介电常数材料，包括氮氧化硅、金属氧化物如氧化铝(Al2O3)、二氧化铪(HfO2)或其他材料。电荷捕捉材料可以是不连续的电荷捕捉材料区域或颗粒，或是如图所示连续的膜层。
存储器单元的电极15、16作为偏压配置中源极/漏极，对存储器单元进行读取、编程与擦除。形成电极15、16的掺杂区一般包括植入半导体基底的杂质，以建立与通道区17相反传导形式相反的传导电极。植入杂质的步骤使得植入的杂质扩散至半导体基底中，而可以限制缩小电极15、16之间的通道的长度的能力，甚至是使用微影收缩所能达到的最小尺寸。
图2A与图2B是现有的一种偏压配置，导致福勒诺海穿隧(Fowler-Nordheim tunneling)自基底进入电荷捕捉结构中，将存储器单元编程至高临界电压状态。根据现有技术的配置，图2A是显示栅极、源极、漏极与基底上的偏压Vg、Vs、Vd、Vb的表格，这些偏压导致了如图2B所示的电子穿隧。
图3是现有以NAND型阵列结构所串联排列的SONOS型存储器单元，利用一种偏压配置来编程选定的存储器单元。在图3中，存储器单元串包括n+掺杂区20～26、选择栅极SLG1与SLG2以及字元线WL1～WL4。电荷存储结构27～30位于字元线WL1～WL4之下，以及位于分别在掺杂区21与22、掺杂区22与23、掺杂区23与24、掺杂区24与25之间的通道区31～34之上。掺杂区20、26作为位元线或接触部分别与位元线BL1与BL2连接。选择栅极SLG1与SLG2形成选择晶体管，掺杂区21与22以及掺杂区25与26分别用来连接或隔离存储器单元串与位元线BL1、BL2。为了编程存储器单元串中所选的存储器单元，如字元线WL1上的存储器单元，如图所示使用一偏压配置，其中位元线BL1耦接到地(以FN注入来编程选择的存储器单元)，或者耦接到施加电位Vcc(以禁止所选的存储器单元的编程)。为了耦接位元线BL1至掺杂区21，选择栅极SLG1接收施加电位Vcc。选择栅极SLG2接收0V的电压或接地，以隔离位元线BL2与掺杂区25。当基底接地时，选择的存储器单元的字元线(在本例中为字元线WL1)接收约为18V的高电压。未选择的存储器单元的字元线接收约为10V的电压，足够使得各通道区反相，但不足以使大量的电荷注入。如图3所示，掺杂区形成在每一个通道区之间。
因此，由于使用半导体基底中的扩散线(diffusion line)作为源极和漏极，使传统的存储器单元在尺寸上产生限制。用来形成扩散线的杂质的扩散漫延到植入位置的外部，增加了掺杂区的尺寸并导致存储器单元尺寸的其他限制，包括避免击穿(pounch-through)的最小通道长度。
克服上述使用扩散线问题的方法已被发展出来，此方法基于使用在存储器单元中邻近电荷存储结构的控制电极在基底中产生传导反相区域，因此动态建立的反相区域则作为源极和漏极。因为没有进行植入制程，反相区域的尺寸能够依据制程的最小特征尺寸更准确地控制。“90-nm*nodemulti-level AG-AND type flash memory with cell size of true 2F2/bitand programming throughput of 10MB/s，”IEDM，2003，page823-826以及由Ishii等人所提出的美国专利公开号No.US 2004/0084714。Sasago等人所提出的改进栅极的技术可以视为应用在各种形式的浮置栅极存储器元件的所谓的“分离栅极”(split gate)技术的延伸。请参考由Chang所提出关于分离栅极元件的的美国专利第5,408,115号。
因此，需要提供制作简单并且支持高密度应用的非易失性存储器的技术。
发明内容
本发明提出一种具有多重栅极(multiple-gate)存储器单元的集成电路存储器元件。在一实施例中，上述元件包括一半导体主体以及在半导体主体上多数个串联排列的栅极。在半导体主体上的一个电荷存储结构包括在多数个栅极中超过一个栅极之下的电荷捕捉区域。还包括在半导体主体中，在栅极串列的第一栅极与最终栅极附近，分别传导源极和漏极偏压至第一电极区域与第二电极区域的电路系统，以及传导栅极偏压至多数个栅极的电路系统。多重栅极存储器单元包括一个连续且位于栅极串列的多数个栅极之下的多重栅极通道区域，其位于第一电极区域与第二电极区域之间。在一些实施例中，电荷捕捉区域包括位于栅极串列的所有栅极之下的特定多重栅极存储器单元，以及作为控制栅极以存储数据的所有栅极。在其他实施例中，并非栅极串列中的所有栅极皆作为控制栅极以存储数据。在一个例子中，每隔一个栅极作为控制栅极以存储数据，而栅极串列中其余的栅极用来增进存储器单元中存储区域之间的隔离。
在一些实施例中，在多重栅极存储器单元上，数据存储在栅极串列中的多数个栅极中的全部或超过一个栅极下面的两个区域，藉以使每一个控制栅极使用两个存储区域来存储数据。
在一些实施例中，传导源极和漏极偏压的电路系统包括安排作为位元线的传导材料，而传导栅极偏压的电路系统包括安排作为字元线的传导材料。举例来说，第一掺杂区和第二掺杂区被包括在半导体主体中，以提供邻接栅极串列的第一栅极与最终栅极的电极区域。掺杂区具有与半导体主体相反的导电类型并作为源极/漏极。在其他实施例中，利用在多重栅极存储器单元中存取存储区域时所造成的反相区域来提供第一电极区域和第二电极区域。在一些实施例中，包括一个例如为选择晶体管的元件，选择性地连接作为第一电极区域与第二电极区域中至少一个的掺杂区或反相区至位元线。
为了建立偏压配置来进行存储器单元的操作，集成电路元件可以包括利用控制传导源极和漏极偏压的电路系统以及传导栅极偏压的电路系统的控制器。在一个例子中，由控制器提供的偏压配置包括一个编程偏压配置，以引发电子注入穿隧至存储器单元上栅极串列中选定的栅极下面电荷捕捉区域中，建立一个高的临界电压状态。在编程的过程中，施加选择的栅极偏压至栅极串列中的另一个控制栅极，或其他所有的控制栅极，充分的在通道区中引起反相来支撑电子穿隧。在一些包括利用电子注入来进行编程的例子中，以控制器提供偏压配置，其包括一个擦除偏压配置，以引起电子射出或电洞注入至进行擦除电荷存储区域中，以建立一个低的临界电压状态。
在具有多重栅极存储器单元的集成电路的实施例中，包括每一个控制栅极利用两个存储区域的实施例，控制器控制传导源极和漏极偏压的电路系统与传导栅极偏压的电路系统来建立一个偏压配置，以在位于栅极串列中的超过一个栅极中的每一个栅极之下的电荷捕捉区域存储数据。在一个例子中，利用控制器提供的偏压配置包括一个编程偏压配置，以引发热电洞注入穿隧至存储器单元上的电荷捕捉区域中建立一个低的临界电压状态，此电荷捕捉区域在选择的两个电荷存储区域其中之一中，而电荷存储区域位于栅极串列中的选择的栅极之下。在对位于选择的控制栅极之下的选择的电荷存储区域的编程过程中，施加偏压至栅极串列中的另一个栅极，或其他所有的栅极，充分的在通道区中引起反相来支撑电洞穿隧。在一些包括利用电洞注入来进行编程的例子中，以控制器提供偏压配置，其包括一个擦除偏压配置，以引起电子注入至进行擦除的电荷存储区域中，以建立一个高的临界电压状态。在具有多重栅极存储器单元的集成电路的实施例中，包括每一个控制栅极使用两个存储区域的实施例，在一些实施例中包括热电洞擦除，依照一个擦除步骤控制器控施加偏压配置来进行擦除，此擦除步骤包括擦除位于多重栅极存储器单元中的栅极串列中的一个选择的栅极之下的存储区域，而不擦除位于栅极串列中的另一个栅极之下的存储区域。
在一些例子中，控制器提供偏压配置，其包括一个读取偏压配置，在此读取偏压配置之下，选择的控制栅极接收读取电压，以及在其他存储区域上的控制栅极接收电压而在多重栅极通道区域中引起反相，以支撑选择的存储区域的读取。
本发明还提出一种集成电路存储器元件的操作方法，其中集成电路存储器元件包括如上所述的多重栅极存储器单元，其中该方法一般是以晶片内置(on-chip)控制器来进行控制。本发明的方法包括于元件中在位于选择的栅极之下的区域施加偏压配置以读取数据，在位于选择的栅极之下的区域施加偏压配置以编程数据以及施加偏压配置以擦除该数据。在本方法的实施例中，编程的偏压配置包括：
在多重栅极通道区中施加基底偏压条件(bias condition)至半导体主体；
在栅极串列中的第一栅极和最终栅极其中之一的附近施加源极偏压条件至半导体主体；
在栅极串列中的第一栅极和最终栅极中的另一个的附近施加漏极偏压条件至半导体主体；以及
在栅极串列中施加多数个栅极偏压条件至多数个栅极，其中这些栅极偏压条件包括一编程电压与一反相电压，其中于栅极串列中的选择栅极上的编程电压相对于基底偏压条件，足够降低电子注入电流至位于选择栅极下方的电荷捕捉区域，以建立高临界电压状态，而于栅极串列中的其他栅极上的反相电压足够减少多重栅极通道区中的反相，其中多重栅极通道区位于上述其他栅极下方，而没有有效的电子注入至位于上述其他栅极下方的多数个电荷存储区。
在本方法的实施例中，进行擦除的偏压配置包括：
在多重栅极通道区中施加基底偏压条件至半导体主体；
在栅极串列中第一栅极与最终栅极其中之一附近施加源极偏压条件至半导体主体；
在栅极串列中第一栅极与最终栅极其中另一个附近施加漏极偏压条件至半导体主体；以及
在栅极串列中施加多数个栅极偏压条件至多数个栅极，其中上述这些栅极偏压条件包括多数个电压，这些电压足够引起位于栅极串列中的上述栅极之下的电荷捕捉区域的电子射出或电洞注入，以建立低的临界电压状态。
在另一个例子中，进行擦除的偏压配置包括：
在多重栅极通道区中施加基底偏压条件至半导体主体；
在栅极串列中第一栅极与最终栅极其中之一附近施加源极偏压条件至半导体主体；
在栅极串列中第一栅极与最终栅极其中另一附近施加漏极偏压条件至半导体主体；以及
在栅极串列中施加多数个栅极偏压条件以擦除位于多数个栅极下方一个或多个选择的区域，其中上述这些栅极偏压条件包括多数个电压，这些电压足够引起电洞注入位于栅极串列中选择的栅极下方的电荷捕捉区域，且上述栅极偏压条件包括于栅极串列中的其他栅极上的反相偏压，此反相电压足够减少位于上述其他栅极下方的多重栅极通道区中的反相，以在选择的栅极中建立低的临界电压状态。
依照本发明实施例所述的擦除步骤，此擦除步骤包括：
对栅极串列中欲进行擦除的多数个栅极中的一组栅极进行验证，此组栅极具有多于一个的栅极；
施加多数个栅极偏压条件对上述栅极组中的第一选择栅极进行擦除，以引起源极侧或栅极侧其中之一或两者的带对带穿隧(band-to-bandtunneling)所引发的热电洞注入电荷存储区，此电荷存储区位于第一选择栅极下方；以及
施加数个栅极偏压条件对上述栅极组中的下一个选择栅极进行擦除，以引起源极侧或栅极侧其中之一或两者的带对带穿隧(band-to-bandtunneling)所引发的热电洞注入电荷存储区，此电荷存储区位于下一个选择栅极下方，并且重复上述步骤直到施加上述栅极偏压条件至上述栅极组中的所有栅极。
在本方法的实施例中，决定由高的和低的临界电压状态表示的数据的读取偏压配置包括：
在多重栅极通道区中施加基底偏压条件至半导体主体；
在栅极串列中第一栅极与最终栅极其中之一附近施加源极偏压条件至半导体主体；
在栅极串列中第一栅极与最终栅极其中另一附近施加漏极偏压条件至半导体主体；以及
在栅极串列中施加多数个栅极偏压条件至多数个栅极，其中这些栅极偏压条件包括在栅极串列中的选择栅极上相对于基底偏压条件的读取电压，此读取电压高于低临界电压状态的临界电压，且这些栅极偏压条件包括在栅极串列中的其他栅极上的反相偏压，这些反相电压足够引起位于上述其他栅极下方的多重栅极通道区中的反相，此反相电压高于高临界电压状态的临界电压。
上述多重栅极存储器单元排列在阵列中，该阵列包括多数个字元线，在至少一列中耦接至多重栅极存储器单元的多数个栅极；多数个位元线，与多数个字元线垂直排列，并且在一行或多行中排列以连接至多重栅极存储器单元；多数个选择栅极，在至少一列中排列以分别连接多重栅极存储器单元至相关的多数个位元线中的位元线，以响应选择栅极控制讯号；以及一选择线，在至少一行中耦接至多数个选择栅极，以提供选择栅极控制讯号。此外，一控制器控制多数个位元线、多数个位元线与选择线，在阵列中以传导源极偏压与漏极偏压至多重栅极存储器单元，且在至少一行中传导栅极偏压至多重栅极存储器单元中的多数个栅极，以提供选择栅极控制讯号。
在一些实施例中，依照本发明的方法制作上述的多重栅极存储器单元与多重栅极存储器单元的阵列，此方法包括：
提供具有第一导电类型的半导体主体；
在半导体主体上形成电荷存储结构；
在电荷存储结构上沉积第一栅极导体层；
图案化第一栅极导体层以定义电荷存储结构上的多数个第一栅极，多数个第一栅极以一间隙串联排列于连续的多重栅极通道区上，此多重栅极通道区位于半导体主体中第一电极区域与第二电极区域之间；
至少于多数个第一栅极的侧壁上形成绝缘层；
在绝缘层上沉积第二栅极导体层，包括在多数个第一栅极之间的间隔中，并且以绝缘层隔离多数个第一栅极；在半导体主体上定义多数个第二栅极，多数个第一栅极与多数个第二栅极串联排列于连续的多重栅极通道区之上，该区域位于半导体主体中第一电极区域与第二电极区域之间，以形成多重栅极存储器单元。
在上述多重栅极存储器单元的实施例中，栅极串列中的栅极利用控制栅极侧壁上的绝缘层以小距离互相分隔，此制作方法已经在之前叙述。在连续的多重栅极通道区中，这种距离实质上小于栅极的长度，对于个别的栅极，包括小于100纳米的距离。
为让本发明之上述和其他目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。
附图说明
图1是现有一种电荷捕捉存储器单元。
图2A与图2B是以引起FN穿隧对现有的电荷捕捉存储器单元进行编程的偏压配置。
图3是现有一种以NAND结构的电荷捕捉栅极串列的配置，并以一种偏压配置对栅极串列中选择的存储器单元进行编程。
图4是具有两个控制栅极的多重栅极存储器单元。
图5是如图4所示的多重栅极存储器单元的图示符号。
图6是具有两个控制栅极的多重栅极存储器单元，并以一种偏压配置在栅极串列中对位于选择的存储器单元下方的存储区域进行编程。
图7A至图7D是具有两个控制栅极的多重栅极存储器单元，并以个别的偏压配置在栅极串列中对位于选择的存储器单元下方的存储区域进行读取。
图8是具有两个控制栅极的多重栅极存储器单元，并以一种偏压配置在栅极串列中对位于选择的存储器单元下方的存储区域进行擦除。
图9是具有两个控制栅极的多重栅极存储器单元，并以可选择的偏压配置在栅极串列中对位于选择的存储器单元下方的存储区域进行擦除。
图10是具有N个控制栅极的多重栅极存储器单元。
图11是如图4所示的多重栅极存储器单元的图示符号。
图12是具有N个控制栅极的多重栅极存储器单元，并以一种偏压配置在栅极串列中对位于选择的存储器单元下方的存储区域进行编程。
图13是具有N个控制栅极的多重栅极存储器单元，并以一种偏压配置在栅极串列中对位于选择的存储器单元下方的存储区域进行读取。
图14是具有N个控制栅极的多重栅极存储器单元，并以一种偏压配置在栅极串列中对位于选择的存储器单元下方的存储区域进行擦除。
图15是具有N个控制栅极的多重栅极存储器单元，并以可选择的偏压配置在栅极串列中对位于选择的存储器单元下方的存储区域进行擦除。
图16是施加图14与图15的偏压配置来进行擦除的简化流程图。
图17是具有N个控制栅极的多重栅极存储器单元，在栅极串列中第一栅极与最终栅极附近，以电路系统传导源极电压和漏极电压至半导体主体。
图18是具有N个控制栅极的多重栅极存储器单元，在栅极串列中第一栅极与最终栅极附近，以选择栅极晶体管。
图19是具有N个控制栅极的多重栅极存储器单元，以可选择的实施方式，在栅极串列中第一栅极与最终栅极附近，对选择栅极传导源极电压和漏极电压至半导体主体。
图20是具有N个控制栅极的多重栅极存储器单元，以另一个可选择的实施方式，在栅极串列中第一栅极与最终栅极附近，对选择栅极传导源极电压和漏极电压至半导体主体。
图21是具有N个控制栅极的多重栅极存储器单元，以可选择的电路系统，在栅极串列中第一栅极与最终栅极附近，对选择栅极传导源极电压和漏极电压至半导体主体。
图22是具有N+1个(奇数个)控制栅极的多重栅极存储器单元，以记忆胞列中偶数的栅极作为控制栅极来存储数据。
图23是具有N+1个(奇数个)控制栅极的多重栅极存储器单元，以记忆胞列中奇数的栅极作为控制栅极来存储数据。
图24A至图24F是多重栅极存储器单元的制作流程。
图25是在如图24A至图24F的多重栅极存储器单元的制作流程中，穿过电荷存储结构形成源极和漏极掺杂物的步骤。
图26A至图26D是如图22或图23的多重栅极存储器单元的制作流程图。
图27是包括多重栅极存储器单元阵列的集成电路之方块图。
图28是具有两个控制栅极与两个存储区域的多重栅极存储器单元，其中上述存储区域与每一个控制栅极相连。
图29是具有两个控制栅极与两个存储区域的多重栅极存储器单元，在选择的控制栅极下以一种偏压配置进行擦除数据，其中上述存储区域与每一个控制栅极相连。
图30是具有两个控制栅极与两个存储区域的多重栅极存储器单元，在选择的控制栅极下以可选择的偏压配置进行擦除数据，其中上述存储区域与每一个控制栅极相连。
图31是具有两个控制栅极与两个存储区域的多重栅极存储器单元，对位于第一控制栅极下方的左侧位元1-1以一种偏压配置进行编程，其中上述存储区域与每一个控制栅极相连。
图32是具有两个控制栅极与两个存储区域的多重栅极存储器单元，对位于第一控制栅极下方的右侧位元1-2以一种偏压配置进行编程，其中上述存储区域与每一个控制栅极相连。
图33是具有两个控制栅极与两个存储区域的多重栅极存储器单元，对位于第二控制栅极下方的左侧位元2-1以一种偏压配置进行编程，其中上述存储区域与每一个控制栅极相连。
图34是具有两个控制栅极与两个存储区域的多重栅极存储器单元，对位于第二控制栅极下方的右侧位元2-2以一种偏压配置进行编程，其中上述存储区域与每一个控制栅极相连。
图35是具有两个控制栅极与两个存储区域的多重栅极存储器单元，对位于第一控制栅极下方的左侧位元1-1以一种偏压配置进行读取，其中上述存储区域与每一个控制栅极相连。
图36是具有两个控制栅极与两个存储区域的多重栅极存储器单元，对位于第一控制栅极下方的右侧位元1-2以一种偏压配置进行读取，其中上述存储区域与每一个控制栅极相连。
图37是具有两个控制栅极与两个存储区域的多重栅极存储器单元，对位于第二控制栅极下方的左侧位元2-1以一种偏压配置进行读取，其中上述存储区域与每一个控制栅极相连。
图38是具有两个控制栅极与两个存储区域的多重栅极存储器单元，对位于第二控制栅极下方的右侧位元2-2以一种偏压配置进行读取，其中上述存储区域与每一个控制栅极相连。
图39是具有N个控制栅极与两个存储区域的多重栅极存储器单元，其中上述存储区域与每一个控制栅极相连。
图40是具有N个控制栅极与两个存储区域的多重栅极存储器单元，在选择的控制栅极下以一种偏压配置进行擦除，其中上述存储区域与每一个控制栅极相连。
图41是具有N个控制栅极与两个存储区域的多重栅极存储器单元，在选择的控制栅极下以可选择的偏压配置进行擦除，其中上述存储区域与每一个控制栅极相连。
图42是具有N个控制栅极与两个存储区域的多重栅极存储器单元，对位于选择的控制栅极下方的左侧位元以一种偏压配置进行编程，其中上述存储区域与每一个控制栅极相连。
图43是具有N个控制栅极及与每个控制栅极相连的两个存储区域的多重栅极存储器单元，其具有对位于选择的控制栅极下方的右侧位元进行编程的偏压配置。
图44是具有N个控制栅极及与每个控制栅极相连的两个存储区域的多重栅极存储器单元，其具有对位于选择的控制栅极下方的左侧位元进行读取的偏压配置。
图45是具有N个控制栅极及与每个控制栅极相连的两个存储区域的多重栅极存储器单元，其具有对位于选择的控制栅极下方的右侧位元进行读取的偏压配置。
图46是多重栅极存储器单元的一扇区布局图。
图47是多重栅极存储器单元的一扇区第一可选择的布局图。
图48是多重栅极存储器单元的一扇区第二可选择的布局图。
图49是多重栅极存储器单元的一扇区第三可选择的布局图。
图50是多重栅极存储器单元的一扇区第四可选择的布局图。
图51是多重栅极存储器单元的一区块布局图，此区块包括多数个扇区。
具体实施方式
以下将同时参阅图4至图51对本发明实施例做详细的说明。
如一般所使用的，编程是指逐位(bit-by-bit)设定选择的存储区域的临界电压，而擦除是指设定选择的存储区的区块或存储区的临界电压至擦除条件(erase condition)，其包括整个阵列或部分阵列的快闪(flash)擦除。在本发明的实施例中，数据的写入步骤包括，首先，所指定的区块的擦除处理将区块中的存储区设定至擦除临界电压，典型为高临界电压状态或低临界电压状态的其中一种。接着，区块中的存储区的编程处理将选择的存储区设定至编程状态，典型为高临界电压状态或低临界电压状态的其中另一种，而留下区块中未选择的存储区在擦除状态。在此所述的技术的实施例包括编程是指提高存储区的临界电压而擦除是指降低存储区的临界电压的产品和方法，以及编程是指降低存储区的临界电压而擦除是指提高存储区的临界电压的产品和方法。
图4是依照本发明的一种双栅极存储器单元，以一种偏压配置来对选择的区域进行编程。双栅极存储器单元包括分别在左右电极区以n+掺杂区所形成的电极55、56，左右栅极50、51以及基底57中的通道区58。掺杂区作为电极55、56以连接双栅极存储器单元至位元线，或其他电路系统以提供偏压。通道区58为位于基底中电极55和电极56之间的连续p型区域，明显地没有分离出在左右栅极50、51之下的通道区的部分掺杂区。电荷存储结构包括例如为具有约9纳米的代表性厚度的二氧化硅顶介电层52、电荷捕捉层53与例如为具有约6纳米的代表性厚度的二氧化硅底介电层54，电荷存储结构形成在左右栅极50、51与p型基底中的通道区58之间。电荷捕捉层53包括例如为约6纳米厚的氮化硅或其他结构的一层材料，其不会将在选择的存储器单元中被捕捉的电荷传导至实质上影响栅极串列中其他区域的临界电压的区域中。在一些实施例中，栅极50、51包括n型或p型多晶硅。其他代表性的栅极材料包括氮化钛(TiN)、铂(Pt)和其他高功函数的金属和材料。每一个存储区域可以存储一位元或多位元的数据。举例来说，利用对区域建立多编程临界电压位阶，可以在每一个区域存储多位元。
图5是一种双栅极存储器单元的图示符号，此栅极存储器单元请参阅图4的描述，其中源极与漏极分别对应掺杂区电极55、56，且控制栅极1对应栅极50，而控制栅极2对应栅极51。
图6是对双栅极存储器单元中选择的存储区进行编程的一种偏压配置，此栅极存储器单元请参阅图4的描述。依照偏压配置，利用基底57接地，施加约18V的Vg1至栅极50，施加约10V至栅极51，而掺杂区电极55、56其中之一接地，且另一个也接地或浮接，在位于栅极50下方的电荷存储结构中以电子符号60代表的区域中引起FN穿隧。
图7A至图7D是在双栅极存储器单元中读取数据的偏压配置，此栅极存储器单元如图4所示。在图7A和图7B中，藉由源极侧或漏极侧接收2V电压读取对应双栅极存储器单元的“位元1(bit 1)”的数据，其中此数据存储在位于接收栅极电压Vg1的栅极50之下的电荷存储区70。在图7C和图7D中，藉由源极侧或漏极侧接收2V电压读取对应双栅极存储器单元的“位元2(bit 2)”的数据，其中此数据存储在位于接收栅极电压Vg2的栅极51之下的电荷存储区71。
图7A是在电荷存储区70读取“位元1”时，在作为漏极的56上施加正的2V电压，并使作为源极的55接地的偏压配置。在栅极51所施加的栅极电压Vg2足够高而使得电极55、56之间的通道区中产生反相区73。由栅极电压Vg2产生的反相区73将源极或漏极上的电压耦接至靠近电荷存储区70的通道区中的区域。加在栅极50的栅极电压Vg1设定在存储单元低的临界电压状态之上，且在高的临界电压之下。在一实施例中，所施加的栅极电压Vg1约为2V。图7B是对电极55、56的反相以偏压在电荷存储区70中读取相同的“位元1”。
图7C是在电荷存储区71读取“位元2”时，作为漏极的56施加正的2V电压以及作为源极55接地作为源极的偏压配置。在栅极50所施加的栅极电压Vg1足够高而使得电极55、56之间的通道区中产生反相区74。由栅极电压Vg1产生的反相区74将源极或漏极上的电压耦接至靠近电荷存储区71的通道区中的区域。对施加至栅极51的栅极电压Vg2设定在存储器单元低的临界电压之上，且在高的临界电压之下。在一实施例中，所施加的栅极电压Vg1约为2V。图7D是对电极55、56的反相以偏压在电荷存储区71中读取相同的“位元2”。
图8与图9是如图4所示用于擦除存储器单元中数据的可以选择的偏压配置，在多重栅极存储器单元中每一控制栅极由一位元来进行操作，并且适于结合图6所示的编程偏压配置来使用。请参阅图8所示，在位于控制栅极50之下的存储区域中，擦除“位元1”的擦除偏压配置包括，施加约-5V的栅极电压Vg1至栅极50、施加约10V的栅极电压Vg2至栅极51、而使电极55接地且施加约5V至电极56。如此便在栅极51之下的基底中产生反相区75，并且在栅极50之下的基底中产生热电洞76。热电洞注入至“位元1”的存储区域，取代电子并且降低栅极50之下的存储区域的临界电压。
请参阅图9，擦除控制栅极50之下存储区中的“位元1”的可选择的擦除偏压配置包括，施加约-5V的栅极电压Vg1至栅极50、施加约10V的栅极电压Vg2至栅极51、而使电极56接地且施加约5V至电极55时，。如此便在栅极51之下产生反相区77，并且在栅极50之下的基底中产生热电洞78。热电洞注入至“位元1”的存储区域，取代电子并且降低栅极50之下的存储区域的临界电压。在一些实施例中，先施加图8所示的偏压配置，再施加图9所示的偏压配置，以使存储区域中的电荷分布趋于平衡，而可以擦除“位元1”。
图10是本发明一实施例，其中在多重栅极存储器单元中具有超过两个栅极，将图4所示的实施例扩展为在基底100中在单一连续通道区上的N个栅极。图10所示的多重栅极存储器单元包括在基底100上以埋入式扩散(buried diffusion)形成的第一电极101与第二电极102。多数个控制栅极103-1～103-N配置于电荷存储结构之上，其中此电荷存储结构包括顶介电层105、电荷捕捉层106与底介电层107。电荷捕捉层106中的电荷存储区104-1～104-N配置于介于电极101和102之间的连续的通道区中的基底上。如图10所示，一种偏压配置施加栅极电压Vg1～VgN至控制栅极103-1～103-N，施加源极电压Vs至电极101，以及施加漏极电压Vd至电极102。当然，源极电压与漏极电压可以相反地分别施加在电极102与电极101上。
在如图10所示单一、多重栅极存储器单元中控制栅极的数目N可以依特定的实施例做选择。举例来说，在一实施例中N等于8。在其它的实施例中，可以大于或小于8。
图11是一种多重栅极结构的图示符号，此栅极结构如图10所示，其中源极与漏极分别对应电极101和102，且控制栅极1对应栅极103-1，而控制栅极N对应栅极103-N。
图12是在多重栅极存储器单元中对选择的存储区进行编程的一种偏压配置，其与图10所述相似。依照偏压配置，藉由基底100接地，施加18V的Vg2至栅极103-2，施加约10V至栅极103-1与103～3至103-N，电极101、102其中之一接地且另一个也接地或浮接，在栅极103-2之下的电荷存储结构中以电子符号110表示的区域引起FN穿隧。
图13是在电荷存储区104-5中读取“位元5”的一个偏压配置示例，其中，对作为漏极的电极102施加正的2V，而将作为源极的电极101接地。栅极电压Vg1～Vg4与Vg6～VgN足够高以在介于电极101、102之间的通道区中产生反相区120、121。栅极电压Vg1～Vg4与Vg6～VgN所产生的反相区120、121将在源极或漏极上的电压耦接至靠近电荷存储区104-5的通道区中的区域。对存储器单元设定施加至栅极103-5的栅极电压Vg5设定在低的临界电压之上，且在高的临界电压之下。在本例中，所施加的栅极电压Vg5约为2V。
图14与图15是如图10所示的擦除存储器单元中的数据的可以选择的偏压配置，在多重栅极存储器单元中以每一控制栅极用一位元来进行操作，并且适于结合图12所示的编程偏压来使用。请参阅图14，在位于控制栅极103-3之下的存储区域中，擦除“位元3”的擦除偏压配置包括，施加约-5V的栅极电压Vg3至栅极103-3、施加约10V的栅极电压Vg1～Vg2与Vg4～VgN至栅极103-1～103-2与103-4～103-N，而电极101接地且施加约5V至电极102。如此便在栅极103-1和103-2之下产生反相区125，与在栅极103-4～103-N之下产生反相区126，以及在栅极103-3之下的基底中产生热电洞130。热电洞注入至“位元3”的存储区域，取代电子并且降低栅极103-3之下的存储区域的临界电压。
请参阅图15，在位于控制栅极103-3之下的存储区中，擦除“位元3”的可选择的擦除偏压配置包括，施加约-5V的栅极电压Vg3至栅极103-3以及施加约10V的栅极电压Vg1～Vg2与Vg4～VgN至栅极103-1～103-2与103-4～103-N，而电极102接地且施加约5V至电极101。如此便在栅极103-1与103-2之下产生反相区127，与在栅极103-4～103-N之下产生反相区128，并且在栅极103-3之下的基底中产生热电洞131。热电洞注入至“位元3”的存储区域，取代电子并且降低栅极103-3之下的存储区域的临界电压。
在一些实施例中，藉由先施加图14所示的偏压配置，再施加图15所示的偏压配置，以使存储区域中的电荷分布趋于达到平衡，而可以擦除“位元3”或其他选择的位元。
图16是适用于如图14与图15所示的偏压配置的擦除步骤流程图，其中此步骤是用来对每一个位元区施加偏压，以在位元区的附近产生热电洞。首先，步骤250开始对一个存储器单元中的全部数据进行擦除，例如是图10所示的存储器单元。接着，在步骤251中，设定指针i＝1，其中指针i对应存储器单元中的栅极1～N。然后，在步骤252中，对当前位元(currentbit)施加一偏压配置。此偏压配置可以是如图14、图15所示或其他的偏压配置。接下来，在步骤253中，通过测试是否i＝N来判定存储器单元中所有的位元区是否已被擦除。如果指标i不等于N，进行步骤254，增加指标i的值，并在步骤251中施加偏压配置至存储器单元中的下一个位元区。假如i等于N，在步骤255中，进行擦除验证步骤。接着，在步骤256中，判定存储器单元是否通过擦除验证步骤。假如没有通过，在此实施例中则从步骤251重新开始。假如存储器单元通过擦除验证，则在步骤257中结束流程。其他实施例包括擦除多数个并联的存储器单元的步骤，并联的存储器单元例如是一组共用同一组位元线的存储器单元。其处理流程可以对每一个位元区在步骤252之后且增加指标i之前进行擦除检验，以及当验证失败时重新进行步骤252。
图17是如图10所示的多重栅极存储器单元的一个实施例，其具有由电路系统150、151，将源极偏压与漏极偏压传导至位于半导体本体中的存储器单元栅极串列中的栅极103-1与103-N附近的电极区域。电路系统150、151可以有许多方式完成，其包括使用如图10中的电极101、102的掺杂区电极，并利用以导体为材质的接点(contact)供应电压至电极101、102。电极101、102可以是局部连接点(local contact point)，其为配置于集成电路中的金属层或其他膜层中的内连线结构(图中未示)以连接电极。选择性地，电极101、102可以是一行多重栅极所共用的导体线，并且耦接至电路系统，此电路系统沿着上述多重栅极供应电压至任何一处。
图18是传导源极偏压与漏极偏压至半导体主体的电路系统的另一实施例。在此实施例中，第一选择栅极晶体管包括栅极201、位于电极区域202的掺杂区与位于电极区域203的掺杂区。第二选择栅极晶体管包括栅极209、位于电极区域205的掺杂区与位于电极区域206的掺杂区。位于电极区域202与电极区域206的掺杂区耦接至总体的位元线或其他传送电压至各自的电极的位元线结构。偏压耦接至位于电极区域203与电极区域205的掺杂区，以响应施加于栅极201、202的控制电压SLG1、SLG2。栅极介电层207配置于电极202、203之间的通道区之上，其中栅极介电层207例如为单层的二氧化硅层。同样地，栅极介电层208配置于电极205、206之间的通道区之上。
图19是传导源极偏压与漏极偏压至半导体主体的电路系统的另一实施例。在此实施例中，第一选择栅极210与第二选择栅极211分别配置于半导体主体与栅极介电层214、215之上。第一选择栅极210与第二选择栅极211分别配置于电极212、213之间，在栅极串列的相对端，且连续的通道区位于多重栅极存储器单元中的电荷存储区之下。图19与图18实施例的差异在于省略了位于电极203与电极205的掺杂区。藉由在第一选择栅极210与第二选择栅极211之下产生反相区，通过位于电极区域212与电极区域213的掺杂区来施加偏压，以将电压自电极212、213传导至位于多重栅极存储器单元中的电荷存储区之下连续的通道区。
图20是传导源极偏压与漏极偏压至半导体主体的电路系统的另一实施例。图20与图19实施例的差异在于电荷存储结构延伸至第一选择栅极210与第二选择栅极211之下，其中电荷存储结构包括顶介电层105、电荷捕捉层106与底介电层107。
图21是传导源极偏压与漏极偏压至半导体主体的电路系统的另一实施例。图21与图10实施例的差异在于电荷存储结构延伸至位于掺杂区电极101与电极102之上，其中电荷存储结构包括顶介电层105、电荷捕捉层106与底介电层107。
图22与图23是重栅极存储器单元的实施例，其中每隔一个栅极便配置于存储区域上并作为控制栅极，以读取或写入数据。在这两个实施例中，选择栅极配置于每一个控制栅极之间。在如图22与图23所示的实施例中，较佳的是在多重栅极存储器单元中的栅极串列包括奇数个栅极。因此，栅极串列中的最终栅极可以视为“N+1”栅极。在图22的实施例中，偶数的栅极作为控制栅极以存储数据。数据存储结构在所有栅极之间可以是连续的，或是如图所示分段的结构，使其仅位于控制栅极之下来存储数据。因此，为了控制多重栅极存储器单元的编程与读取，当栅极174-1、174-3、174-5～174-N+1作为选择栅极以产生反相区时，栅极173-2、173-4、173-6～173-N配置于电荷存储区184-2、184-4、184-6～184-N。
如图23所示实施例，奇数的栅极作为控制栅极以存储数据。数据存储结构在所有栅极之间可以是连续的，或是如图所示分段的结构，而仅位于控制栅极之下来存储数据。因此，为了控制多重栅极存储器单元的编程与读取，当栅极174-2、174-4、174-6～174-N作为选择栅极以产生反相区时，栅极173-1、173-3、173-5～173-N+1配置于电荷存储区184-1、184-3、184-5～184-N+1。
图24A至图24F是如图10所示的多重栅极存储器单元的制作流程。首先，请参阅图24A，提供半导体基底300，例如为p型硅基底或其他半导体基底。在本发明的实施例中，基底300利用所谓的三井(triple-well)技术来隔离，其中基底300包括埋在n型区域中的p型区域，而n型区域埋在p型区域中。在要形成多重栅极存储器单元的基底区域中，形成底氧化层301、电荷捕捉层302与顶氧化层303。上述膜层可以利用各种熟知的技术来形成，包括热氧化生长法、化学气相沉积法、电浆增强型化学气相沉积法、高密度电浆化学气相沉积法、原子层沉积法或其他熟知的和新兴的技术。
接着，请参阅图24B，在形成底氧化层301、电荷捕捉层302与顶氧化层303之后，在要形成多重栅极存储器单元的基底上的区域形成一层多晶硅层304或其他导电栅极材料。多晶硅层304可以利用各种熟知的技术来形成。
然后，请参阅图24C，将多晶硅层304进行图案化蚀刻，以形成栅极304X。在一些实施例中，该栅极通过字元线结构实现，平行延伸横越要形成存储器单元的区域向内进入图纸里。
接下来，请参阅图24D，以绝缘层305覆盖多数个栅极304X，包括覆盖栅极304X的侧壁，绝缘层305的材质例如为二氧化硅、氮化硅或其他绝缘材料。绝缘层305覆盖栅极304X的侧壁，将其与填入空隙中的相邻栅极隔绝。在一实施例中，栅极304X侧壁上的绝缘层305的厚度小于100纳米。在具有一个最小的特征尺寸F的实施例中，而上述厚度最好是小于0.1F。一般来说，绝缘层的厚度尽可能的小，实质上小于栅极304X的长度。
接着，请参阅图24E，沉积第二多晶硅层，在栅极304X之间形成栅极306X。使用化学气相沉积法或其他技术形成第二多晶硅层，有效地填满空隙。如图所示，栅极306X具有与栅极304X相同的高度。在其他实施例中，电极之间不一定具有相同的高度。在一些实施例中，平坦化的技术可以使用化学机械研磨技术。
如一般所知的，栅极304X与栅极306X可以包括以硅化物或金属为材质的顶层，以增进导电性。
最后，请参阅图24F，将具有底氧化层301、电荷捕捉层302、顶氧化层303与多晶硅层的电荷存储结构进行图案化与蚀刻，以暴露出基底300中的植入区域，并将n型掺杂物植入电极区域，以形成源极307与漏极308。经由图24A至图24F的步骤，完成与图10所示相似的多重栅极存储器单元。基本上相同顺序的步骤可以用于形成这类存储器单元。同样地，结构上的变化可以快速地以熟知的技术来完成。
图25是一处理步骤的实施例，其中底氧化层301、电荷捕捉层302与顶氧化层303并未从存储器单元上的源极317与漏极318的掺杂区域中被移除。因此，植入步骤与图24F不同，其必须穿过用来形成电荷捕捉结构的材料层。
图26A至图26D是制作如图22所示的多重栅极存储器单元的方法流程图。首先，与图24A至图24B相同，提供半导体基底300。在要形成多重栅极存储器单元的基底区域中，形成底氧化层301、电荷捕捉层302与顶氧化层303。接着，请参阅图26A，完成具有存储区域的存储器单元，此存储区域位于存储器单元中偶数的栅极的下方。在图26A至图26D中，对图24B中的结构进行图案化与蚀刻，但与图24C不同，并未以顶氧化层303作为蚀刻终止层。上述蚀刻穿过作为电荷存储区的材料层(301、302、303)到达基底300，而留下包括位于多晶硅控制栅极下方的电荷存储区的堆叠层351～356。在图26B的步骤中，形成如二氧化硅的隔离层340以隔离堆叠层351～356，且在间隙341～347中提供一层栅极介电层。图26C的步骤包括以多晶硅填满间隙341～347。图26D的步骤中包括在电极区域植入源极349与漏极350以完成存储器单元。
图27为依照本发明一实施例的集成电路的简化方块图。集成电路450包括在半导体基底上以多重栅极形成的存储阵列400，此存储阵列采用局部化的电荷捕捉存储器单元。行解码器(row decoder)401耦接至多重栅极存储器单元的多数个字元线402以及耦接至选择栅极线，并沿着存储阵列400的行方向排列。列解码器(column decoder)403耦接至沿着存储阵列400的列方向排列的多数个位元线404，以传送源极电压与漏极电压，并且自存储阵列400中的多重栅极存储器单元读取数据。藉由在总线405上提供地址(address)至列解码器403与行解码器401。在方块406中，感测放大器(sense amplifiers)与数据输入结构(data-in structure)经由数据总线407耦接至列解码器403。从集成电路450上的输入/输出部(input/outputport)或由集成电路450内部或外部的其他数据来源而来的数据，经由数据输入线(data-in line)411提供至方块406中的数据输入结构。方块406中，从感测放大器而来的数据，经由数据输出线(data out line)412供应到集成电路450上的输入/输出部，或供应到集成电路450内部或外部的其他数据目的地。
在此例中，使用偏压配置状态机(bias arrangement state machine)来实行的控制器控制偏压配置提供电压(bias arangement supplyvoltage)408的功能，例如读取、编程、擦除、擦除验证与编程验证电压。控制器可以使用熟知的特殊目的逻辑电路系统(special-purpose logiccircuitry)来实行。在另一实施例中，控制器包括一般目的的处理机(processor)，其可以在相同的集成电路上实行，该集成电路执行电脑程序以控制元件的操作。在其他实施例中，利用特殊目的逻辑电路系统与一般目的的处理机的结合，可以作为控制器。
图28是本发明一实施例，其中对于具有两个控制栅极501、502的存储器单元，在每一个控制栅极之下具有两个数据存储区。所述的存储器单元包括半导体基底500，具有作为存储器单元的源极与漏极的n型电极503、504。如图所示，电荷存储区具有4个位元，其中位元1-1与位元1-2位于控制栅极501之下，而位元2-1与位元2-2位于控制栅极502之下。偏压Vg1与Vg2分别施加至控制栅极501、502。在一些实施例中，存储器单元中每个栅极之下的两个数据存储区每个可以存储超过1位元。依据存储器单元中电极作为源极的功能或漏极的功能，施加偏压Vs至电极503、504其中之一，而偏压Vd至电极503、504中的另一个。施加偏压Vb至基底500。施加偏压配置以在电荷存储区域进行编程、擦除与读取数据。
图29与图30是擦除特定栅极之下的存储区域的可选择的偏压配置。在图29的偏压配置中，藉由施加约8V的正的栅极电压Vg1至控制栅极501，施加约0V的电压至控制栅极502，以及施加约一10V的电压至源极503、漏极504与基底500，在基底500与控制栅极501之下的电荷捕捉区之间产生FN穿隧(符号505所表示)。FN穿隧使得存储器单元的临界电压增加，并建立了高的临界电压擦除状态。在图30的偏压配置中，藉由施加约-8V的负的栅极电压Vg1至至控制栅极501，施加约0V至控制栅极502，以及施加约10V至基底500，而浮接每一源极503与漏极504，在控制栅极501与控制栅极501之下的电荷捕捉区之间产生FN穿隧(符号506所表示)。FN穿隧使得存储器单元的临界电压增加，并建立了高的临界电压擦除状态。
图31至图34是基于热电洞注入对存储器单元中每一个栅极下的两个电荷存储区进行编程的偏压配置，其适于结合图29与图30中的擦除偏压配置使用。如图31所示，藉由如图所示的偏压配置的热电洞注入，可以将位元1-1编程，其中控制栅极501接收Vg1＝-5V，控制栅极502接收Vg2＝+10V，电极503接收Vs＝+5V，电极504接收Vd＝0V，而基底接收Vb＝0V。由于在控制栅极502上具有相对高的电压，此偏压配置在控制栅极502下方引起反相区510。另外，在通道区中邻近的作为电极503的n+植入区所引起的热电洞，以符号511表示，注入电荷存储结构，置换电子并对于位元1-1在电荷存储区中降低存储器单元的临界电压。
如图32所示，藉由使用如图所示的偏压配置的热电洞注入，可以将位元1-2编程，其中控制栅极501接收Vg1＝-5V，控制栅极502接收Vg2＝+10V，电极503接收Vs＝0V，电极504接收Vd＝+5V，而基底接收Vb＝0V。由于在控制栅极502上具有相对高的电压，偏压配置于控制栅极502下方引起反相区512。另外，在通道区中邻近反相区512所引起的热电洞，以符号513表示，注入电荷存储结构，置换电子并对于位元1-2在电荷存储区中降低存储器单元的临界电压。
如图33所示，藉由使用如图所示的偏压配置的热电洞注入，可以将位元2-1编程，其中控制栅极501接收Vg1＝+10V，控制栅极502接收Vg2＝-5V，电极503接收Vs＝+5V，电极504接收Vd＝0V，而基底接收Vb＝0V。此偏压配置于控制栅极501下方引起反相区514，而在控制栅极501上导致相对高的电压。另外，在通道区中邻近反相区514所引起的热电洞，以符号515表示，注入电荷存储结构，置换电子并对于位元2-1在电荷存储区中降低存储器单元的临界电压。
如图34所示，藉由使用如图所示的偏压配置的热电洞注入，可以将位元2-2编程，其中控制栅极501接收Vg1＝+10V，控制栅极502接收Vg2＝-5V，电极503接收Vs＝0V，电极504接收Vd＝+5V，而基底接收Vb＝0V。由于在控制栅极501上具有相对高的电压，此偏压配置于控制栅极501下方引起反相区516。另外，在通道区中邻近的作为电极504的n+植入区所引起的热电洞，以符号517表示，注入电荷存储结构，置换电子并对于位元2-2在电荷存储区中降低存储器单元的临界电压。
图35至图38是对存储器单元中每一个栅极下的两个电荷存储区进行读取的偏压配置，其适于将如图29与图30中的擦除偏压配置以及如图31至图34中的编程偏压配置结合使用。如图35所示，使用如图所示的反相读取偏压配置可以读取位元1-1，其中控制栅极501接收Vg1＝2V，控制栅极502接收Vg2＝+10V，电极503接收Vs＝0V，电极504接收Vd＝+2V，而基底接收Vb＝0V。由于在控制栅极502上具有相对高的电压，此偏压配置在控制栅极502下方引起反相区510。对于反相读取偏压配置，存储器单元的临界偏压由存储在位元1-1的区域中的电荷确定。假如在位元1-1的电荷存储区域被擦除而建立高的临界电压状态，则在读取偏压配置之下没有电流流通。可选择地，假如在位元1-1的电荷存储区域被编程而建立低的临界电压状态，在读取偏压配置之下则会有电流流通存储器单元的通道。
如图36所示，使用如图所示的反相读取偏压配置可以读取位元1-2，其中控制栅极501接收Vg1＝+2V，控制栅极502接收Vg2＝+10V，电极503接收Vs＝+2V，电极504接收Vd＝0V，而基底接收Vb＝0V。由于在控制栅极502上具有相对高的电压，此偏压配置在控制栅极502下方引起反相区512。假如在位元1-2的电荷存储区域被擦除而建立高的临界电压状态，则在读取偏压配置之下没有电流流通。可选择地，假如在位元1-2的电荷存储区域被编程而建立低的临界电压状态，在读取偏压配置之下则会有电流流通存储器单元的通道。
如图37所示，使用如图所示的反相读取偏压配置可以读取位元2-1，其中控制栅极501接收Vg1＝+10V，控制栅极502接收Vg2＝+2V，电极503接收Vs＝0V，电极504接收Vd＝+2V，而基底接收Vb＝0V。此偏压配置于控制栅极501下方引起反相区514，由于在控制栅极501上导致相对高的电压。假如在位元2-1的电荷存储区域被擦除而建立高的临界电压状态，则在读取偏压配置之下没有电流流通。可选择地，假如在位元2-1的电荷存储区域被编程而建立低的临界电压状态，在读取偏压配置之下则会有电流流通存储器单元的通道。
如图38所示，使用如图所示的反相读取偏压配置可以读取位元2-2，其中控制栅极501接收Vg1＝+10V，控制栅极502接收Vg2＝+2V，电极503接收Vs＝+2V，电极504接收Vd＝0V，而基底接收Vb＝0V。由于在控制栅极501上具有相对高的电压，此偏压配置在控制栅极501下方引起反相区516。假如在位元2-2的电荷存储区域被擦除而建立高的临界电压状态，则在读取偏压配置之下没有电流流通。可选择地，假如在位元2-2的电荷存储区域被编程而建立低的临界电压状态，在读取偏压配置之下则会有电流流通存储器单元的通道。
图28的存储器单元结构具有两个栅极，及与每一个栅极连接的两个存储区域，此种存储器单元结构扩展为图39中的实施例，其具有N个栅极，且N大于2。图39中的多重栅极存储器单元形成在具有p型掺杂物的半导体主体600中。N-型电极601、602作为多重栅极存储器单元的源极和漏极。电荷存储结构包括位于电极601、602之间的连续的通道区上的顶介电层605、电荷捕捉层606与底介电层607。控制栅极603-1～603-N位于电荷存储结构与通道区上。依照图示的实施例，控制栅极603-1～603-N每个与两个电荷存储区相连。因此，如图所示，电荷存储区604-1-1、604-1-2与控制栅极603-1相连。电荷存储区604-2-1、604-2-2与控制栅极603-2相连。电荷存储区604-3-1和604-3-2与控制栅极603-3相连。电荷存储区604-4-1和604-4-2与控制栅极603-4相连。电荷存储区604-5-1和604-5-2与控制栅极603-5相连。电荷存储区604-6-1和604-6-2与控制栅极603-6相连。电荷存储区604-(N-1)-1和604-(N-1)-2与控制栅极603-(N-1)相连。电荷存储区604-N-1和604-N-2与控制栅极603-N相连。电路系统与存储器单元相连来提供偏压，以编程、擦除与读取存储在电荷存储区中的数据。偏压包括分别施加在控制栅极603-1～603-N上的Vg1～VgN。偏压包括施加至电极601的Vs与施加至电极602的Vd。最后，偏压包括施加至半导体主体600的Vb。半导体主体600包括在上述一些实施例中的绝缘区，其位于较大的半导体基底中。
图40至图45是用来擦除、编程与读取中的存储器单元的典型的偏压配置。
图40与图41是可替换的偏压配置。在图40中，使用正的栅极电压FN穿隧偏压配置擦除在多重栅极存储器单元中位于选择栅极之下的电荷存储区。因此，依照图40中的偏压配置，施加约+8V的Vg1、Vg3、Vg4、Vg6、Vg(N-1)与VgN以及0V的Vg2、Vg5与-10V的Vd与Vb擦除选择的控制栅极603-1、603-3、603-4、603-6、603-N-1与603-N。此偏压配置引起电子从基底穿隧至电荷存储结构，如位于选择的控制栅极603-1、603-3、603-4、603-6、603-N-1与603-N下方的符号610-1、610-3、610-4、610-6、610-N-1与610-N所示。对于与每一个选择的控制栅极相连的存储区域，电子穿隧使得临界电压增加至目标擦除临界电压。未选择的控制栅极603-2、603-5接收约0V的栅极电压，其不足以引起足够严重干扰先前在未选择的存储器单元中建立的临界电压状态的电子穿隧。
图41是负的栅极电压FN穿隧偏压配置。依照图41中的偏压配置，施加约-8V的Vg1、Vg3、Vg4、Vg6、Vg(N-1)与VgN以及0V的Vg2、Vg5与+10V的Vd与Vb擦除选择的控制栅极603-1、603-3、603-4、603-6、603-N-1与603-N。此偏压配置引起电子从选择的控制栅极603-1、603-3、603-4、603-6、603-N-1与603-N穿隧至电荷存储结构，如符号611-1、611-3、611-4、611-6、611-N-1与611-N所示。对于与每一个选择的控制栅极相连的两个存储区域，电子穿隧使得临界电压增加至目标擦除临界电压。未选择的控制栅极603-2、603-5接收约0V的栅极电压，其不足以引起足够严重干扰先前在未选择的存储器单元中建立的临界电压状态的电子穿隧。
图42与图43是图39中的存储器单元的热电洞注入引起的带对带穿隧(band-to-band tunneling)进行左侧与右侧编程。使用图42中的偏压配置对左侧的存储区域进行编程，此左侧的存储区域例如是栅极603-5下方的电荷存储区604-5-1。依照图42中的偏压配置，未选择的控制栅极603-1～603-4与603-6～603-N接收例如约+10V的高电压，而选择的控制栅极603-5接收约-5V的Vg5。电极601接收约+5V的Vs，而电极602接收约0V的Vd。同样地，基底接收约0V的Vb。在未选择的控制栅极上的相对高的电压产生反相区615、616，其中反相区615、616耦接电极601、602至控制栅极603-5下方的通道区。引起的热电洞的符号617表示的带对带穿隧在控制栅极603-5下方的反相区615的边缘被引起，并注入电荷存储区604-5-1，足够降低与选择的控制栅极603-5相连的左侧存储区域的临界电压至目标编程状态。
图43是对与选择的栅极相连的右侧存储区域进行编程的偏压配置。使用图43中的偏压配置对右侧的存储区域进行编程，此右侧的存储区域例如是栅极603-3下方的电荷存储区604-3-2。依照图43中的偏压配置，未选择的控制栅极603-1～603-2与603-4～603-N接收例如约+10V的高电压，而选择的控制栅极603-3接收约-5V的Vg3。电极601接收约0V的Vs，而电极602接收约+5V的Vd。同样地，基底接收约0V的Vb。在未选择的控制栅极上的相对高的电压产生反相区625、626，其中反相区625、626耦接电极601、602至控制栅极603-3下方的通道区。引起的热电洞的符号627表示的带对带穿隧在控制栅极603-3下方的反相区626的边缘被引起，并注入电荷存储区604-3-2，足够降低与选择的控制栅极603-3相连的左侧存储区域的临界电压至目标编程状态。
图44与图45是对于图39的存储器单元的左侧与右侧的反相读取偏压配置。图44中使用偏压配置对左侧的存储区域进行读取，此左侧的存储区域例如是控制栅极603-5下方的电荷存储区604-5-1。依照图44中的偏压配置，未选择的控制栅极603-1～603-4与603-6～603-N接收例如约+10V的高电压，而选择的控制栅极603-5接收约+2V的Vg5。电极601接收约0V的Vs，而电极602接收约+2V的Vd。同样地，基底接收约0V的Vb。在未选择的控制栅极上的相对高的电压产生反相区635、636，其中反相区635、636耦接电极601、602至控制栅极603-5下方的通道区。假如电荷存储区604-5-1具有高的临界电压状态(被擦除)，则电流被阻挡在电极601、602之间。可选择地，假如电荷存储区604-5-1具有低的临界电压状态(被编程)，则在电极601、602之间引起电流。此电流可以被侦测来表示数据存储在电荷存储区604-5-1中。
使用图45中的偏压配置对左侧的存储区域进行读取，此左侧的存储区域例如是控制栅极603-3下方的电荷存储区604～3-2。依照图45中的偏压配置，未选择的控制栅极603-1、603-2与603-4～603-N接收例如约+10V的高电压，而选择的控制栅极603-3接收约+2V的Vg5。电极601接收约+2V的Vs，而电极602接收约0V的Vd。同样地，基底接收约0V的Vb。在未选择的控制栅极上的相对高的电压产生反相区645、646，其中反相区645、646耦接电极601、602至控制栅极603-3下方的通道区。假如电荷存储区604-3-2具有高的临界电压状态(被擦除)，则电流被封锁在电极601、602之间。可选择地，假如电荷存储区604-3-2具有低的临界电压状态(被编程)，则在电极601、602之间引起电流。此电流可以被侦测来表示数据存储在电荷存储区604-3-2中。
图46至图52是多重栅极存储器的阵列布局的具有代表性的实施例，其使用符号表示图11中的多重栅极存储器单元。图示的阵列布局可以使用在每一个存储器单元单独一个以及每一个存储器单元多个位元的实施例，如之前所述，包括在与每一个控制栅极相连的每一个存储区域中存储超过一位元的实施例。
图46是第一布局实施例，其中多重栅极存储器单元700～706具有图18所示的结构，随着位元线BLN-3～BLN+3布局。字元线排列将偏压Vg1～VgN并行传送至多重栅极存储器单元中对应的栅极。位元线BLN-3～BLN+3被排列来传送偏压Vs与偏压Vd其中之一，分别穿过选择栅极710～716至多重栅极存储器单元700～706的下部电极。选择栅极710～716其栅极耦接至与字元线平行排列的偏压线，且携带控制讯号SLG2。另外，位元线BLN-3至位元线BLN+3排列来传送偏压Vs与偏压Vd中的另一个，分别穿过选择栅极720～726至多重栅极存储器单元700～706的上部电极。选择栅极720～726耦接至与字元线平行排列的偏压线，且携带控制讯号SLG1。位元线BLN-3～BLN+3典型地在集成电路上使用金属层来实施，并使用如接触窗开口718、728耦接至选择栅极710～716或选择栅极720～726的源极或漏极。在图示的阵列布局中，多重栅极存储器单元706分别通过选择栅极716、726与位元线BLN+3、BLN+2耦接。多重栅极存储器单元705分别通过选择栅极715、725与位元线BLN+1、BLN+2耦接。多重栅极存储器单元704分别通过选择栅极714、724与位元线BLN+1、BLN耦接。多重栅极存储器单元703分别通过选择栅极713、723与位元线BLN-1、BLN耦接。多重栅极存储器单元702分别通过选择栅极712、722与位元线BLN-1、BLN-2耦接。多重栅极存储器单元701分别通过选择栅极711、721与位元线BLN-3、BLN-2耦接。多重栅极存储器单元700分别通过选择栅极710、720与位元线BLN-3、BLN-4(图中未示)耦接。在图46的实施例中，多重栅极存储器单元被平行排列，且以两个选择栅极来控制阵列中单独的多重栅极存储器单元与位元线的连接。两个相邻的平行存储器单元的源极耦接在一起，且耦接至单独的位元线。同样地，两个相邻的平行存储器单元的漏极耦接在一起，且耦接至单独的位元线。
图47是变更的布局实施例，其中具有图18所示的结构的多重栅极存储器单元700～706随着位元线BLN-3至位元线BLN+3布局。字元线将偏压Vg1～VgN并行传送至多重栅极存储器单元中对应的栅极。位元线BLN-3～BLN+3被排列来分别将偏压Vd穿过选择栅极720～726至多重栅极存储器单元700～706的上部电极。另外，以埋藏的掺杂区或金属层形成的水平源极线719被排列来分别传送偏压Vs穿过选择栅极710～716至多重栅极存储器单元700～706的下部电极。选择栅极710～716耦接至与字元线平行排列的偏压线，且携带控制讯号SLG2。位元线BLN-3～BLN+3典型地在集成电路上使用金属层来实施，并使用如接触窗开口728的接触窗开口耦接至选择栅极720～726的漏极。在图示的阵列布局中，多重栅极存储器单元706分别通过选择栅极716、726与位元线BLN+3、源极线719分别耦接。多重栅极存储器单元705通过选择栅极725分别与位元线BLN+2、源极线719耦接。多重栅极存储器单元704通过选择栅极724分别与位元线BLN+1、源极线719耦接。多重栅极存储器单元703通过选择栅极723分别与位元线BLN、源极线719耦接。多重栅极存储器单元702分别通过选择栅极722与位元线BLN-1、源极线719耦接。多重栅极存储器单元701分别通过选择栅极721与位元线BLN-2、源极线719耦接。多重栅极存储器单元700分别通过选择栅极720与位元线BLN-3、源极线719耦接。在图47的实施例中，在此扇区中所有的平行存储器单元的源极耦接在一起，且耦接至与位元线方向垂直的水平源极线。每一个多重栅极存储器单元的漏极耦接至单独的位元线，而不与邻近的位元线共用。
图48是与图46中的布局相似的另一个布局实施例。在图48所示的实施例中，排列选择栅极720～726与710～716提供解码功能，通过该解码功能一次仅有一个多重栅极存储器单元连接至一条位元线。特别的是，选择栅极721、723与725的栅极耦接至控制讯号SLG1，而选择栅极720、722、724与726的栅极耦接至控制讯号SLG2。同样地，选择栅极711、713与715的栅极耦接至控制讯号SLG4，而选择栅极710、712、714与716的栅极耦接至控制讯号SLG3。除此之外的配置皆与图46所述相似。在图48的实施例中，藉由两个选择栅极来控制位元线至单独的多重栅极存储器单元的连接。两个相邻的平行存储器单元的源极耦接在一起，且耦接至单独的位元线。同样地，两个相邻的平行存储器单元的漏极耦接在一起，且耦接至单独的位元线。选择栅极是用来控制邻近的平行存储器单元在同一时间内不会连接至共用的位元线。
图49是第一布局实施例，其中具有图20所示结构的多重栅极存储器单元740～746随着位元线BLN-3至位元线BLN+3布局。平行排列字元线以传送偏压Vg1～VgN至多重栅极存储器单元中对应的栅极。位元线BLN-3～BLN+3被排列来分别传送偏压Vs与偏压Vd其中之一至多重栅极存储器单元740～746的上部电极。多重栅极存储器单元中的上部控制栅极750～756耦接至与字元线平行排列的偏压线，且携带控制讯号SLG1。另外，位元线BLN-3～BLN+3排列来分别传送偏压Vs与偏压Vd中之另一个至多重栅极存储器单元740～746的至下部电极。下部控制栅极760～766耦接至与字元线平行排列的偏压线，且携带控制讯号SLG2。位元线BLN-3～BLN+3一般在集成电路上使用金属层来实施，并使用如接触窗开口(contact via)748、749耦接至选择栅极710～716或选择栅极720～726的源极或漏极。在图示的阵列布局中，多重栅极存储器单元746分别耦接至位元线BLN+3、BLN+2，以响应在多重栅极存储器单元746的上部控制栅极与下部控制栅极上的讯号SLG1、SLG2。多重栅极存储器单元745分别耦接至位元线BLN+1、BLN+2，以响应在多重栅极存储器单元745的上部控制栅极与下部控制栅极上的讯号SLG1、SLG2。多重栅极存储器单元744分别耦接至位元线BLN+1、BLN，以响应在多重栅极存储器单元744的上部控制栅极与下部控制栅极上的讯号SLG1、SLG2。多重栅极存储器单元743分别耦接至位元线BLN-1、BLN，以响应在多重栅极存储器单元743的上部控制栅极与下部控制栅极上的讯号SLG1、SLG2。多重栅极存储器单元742分别耦接至位元线BLN-1、BLN-2，以响应在多重栅极存储器单元742的上部控制栅极与下部控制栅极上的讯号SLG1、SLG2。多重栅极存储器单元741分别耦接至位元线BLN-3、BLN-2，以响应在多重栅极存储器单元741的上部控制栅极与下部控制栅极上的讯号SLG1、SLG2。多重栅极存储器单元740分别耦接至位元线BLN-3、BLN-4(图中未示)，以响应在多重栅极存储器单元740的上部控制栅极与下部控制栅极上的讯号SLG1、SLG2。操作每一个存储器单元中的上部控制栅极与下部控制栅极来维持与其相连的存储区域在低的临界电压状态，允许它们被用于代替选择栅极，如图46的阵列实施例中的选择栅极710～716与720～726。在图49的实施例中，多重栅极存储器单元被平行排列，且以两个选择栅极来控制阵列中单独的多重栅极存储器单元与位元线的连接。两个相邻的平行存储器单元的源极耦接在一起，且耦接至单独的位元线。同样地，两个相邻的平行存储器单元的漏极耦接在一起，且耦接至单独的位元线。
图50是第一布局实施例，其中多重栅极存储器单元740～746具有图20所示的结构，其随着位元线BLN-3～BLN+3布局。排列字元线以将偏压Vg1～VgN并行传送至多重栅极存储器单元中对应的栅极。位元线BLN-3～BLN+3被排列来分别传送偏压Vd至多重栅极存储器单元740～746的上部电极。多重栅极存储器单元中的上部控制栅极750～756耦接至与字元线平行排列的偏压线，且携带控制讯号SLG1。另外，以埋藏的掺杂区或金属层形成的水平源极线769被排列来传送偏压Vs至多重栅极存储器单元740～746的下部电极。下部控制栅极760～766耦接至与字元线平行排列的偏压线，且携带控制讯号SLG2。位元线BLN-3～BLN+3典型地在集成电路上使用金属层来实施，并使用如接触窗开口758耦接至多重栅极存储器单元的漏极。在图示的阵列布局中，多重栅极存储器单元746分别耦接至位元线BLN+3与源极线769，以响应在多重栅极存储器单元746的上部控制栅极与下部控制栅极上的讯号SLG1、SLG2。多重栅极存储器单元745分别耦接至位元线BLN+2与源极线769，以响应在多重栅极存储器单元745的上部控制栅极与下部控制栅极上的讯号SLG1、SLG2。多重栅极存储器单元744分别耦接至位元线BLN+1与源极线769，以响应在多重栅极存储器单元744的上部控制栅极与下部控制栅极上的讯号SLG1、SLG2。多重栅极存储器单元743分别耦接至位元线BLN与源极线769，以响应在多重栅极存储器单元743的上部控制栅极与下部控制栅极上的讯号SLG1、SLG2。多重栅极存储器单元742分别耦接至位元线BLN-1与源极线769，以响应在多重栅极存储器单元742的上部控制栅极与下部控制栅极上的讯号SLG1、SLG2。多重栅极存储器单元741分别耦接至位元线BLN-2与源极线769，以响应在多重栅极存储器单元741的上部控制栅极与下部控制栅极上的讯号SLG1、SLG2。多重栅极存储器单元740分别耦接至位元线BLN-3与源极线769，以响应在多重栅极存储器单元740的上部控制栅极与下部控制栅极上的讯号SLG1、SLG2。操作每一个存储器单元中的上部控制栅极与下部控制栅极来维持与其连接的存储区域在低的临界电压状态，允许它们被用于代替选择栅极，如图47的阵列实施例中的选择栅极710～716与720～726。在图50的实施例中，在此扇区中所有的平行存储器单元的源极耦接在一起，且耦接至与位元线方向垂直的水平源极线。每一个多重栅极存储器单元的漏极耦接至单独的位元线，而不与邻近的位元线共用。
图51是存储器区块的布局，此存储器区块包括多重栅极存储器单元的多个扇区，这些扇区与图46中的扇区相似。此种布局也可以利用在图47至图50的扇区结构。在图51中，是第一扇区800与第二扇区801。第一扇区800与第二扇区801共用位于二扇区之间的接触窗(contact)802、803、804与805。第一扇区800与位于其上的扇区共用接触窗806、807与808，此二扇区具有相同的布局。同样地，第二扇区与位于其上的扇区共用接触窗809、810与811，此二扇区具有相同的布局。重复上述扇区以形成一存储器区块，且重复这些区块以在集成电路上形成一个大的阵列。在可选择的实施例中，第一扇区800与第二扇区801可在共用的接触窗周围以镜像方式配置。阵列可以利用在如图27所示的高密度的存储器元件中，此阵列包括如图51所示的多数个存储器区块。
在图46至图48与图51的实施例中，虽然在每一个选择栅极对之间仅有一个多重栅极存储器单元，但其他实施例包括在每一个选择栅极对之间超过一个多重栅极存储器单元。同样地，图48与图49绘示在连接至位元线的接触窗之间或在连接至水平源极线中的位元线的接触窗之间，在栅极串列中具有单独多重栅极存储器单元的阵列。在其他实施例中，在栅极串列中可以有多个多重栅极存储器单元，以栅极串列中上部多重栅极存储器单元的上部栅极作为上部选择栅极，且以栅极串列中下部多重栅极存储器单元的下部栅极作为下部选择栅极。
以上所述的技术提供每一个存储器单元可以存储多个位元的高密度的存储器，其可以使用简单的工艺来制造。此外，编程与擦除的操作可以利用低功率来实行。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (20)
1、一种集成电路存储器元件，其特征在于其包括：
半导体主体；
多数个栅极，串联排列于该半导体主体上，以多数个隔离构件隔离串列中的相邻该些栅极，该些栅极包括该栅极串列中的一第一栅极与一最终栅极；
电荷存储结构，配置于该半导体主体上，该电荷存储结构包括多数个电荷捕捉区域，该些电荷捕捉区域位于该栅极串列中超过一个该些栅极之下；
第一电路系统，用以传导源极偏压与漏极偏压至该栅极串列中第一栅极附近与最终栅极附近的半导体主体；以及
第二电路系统，用以传导栅极偏压至该些栅极；
其中该半导体主体包括连续的多重栅极通道区，该多重栅极通道区位于该栅极串列中该些栅极之下，且该多重栅极通道区具有n型导电性与p型导电性其中之一；以及
控制器，用以控制传导源极和漏极偏压的电路系统与传导栅极偏压的电路系统，以在位于栅极串列中的超过一个的栅极的每个栅极之下的电荷捕捉区域存储数据，该控制器被排列为控制位于栅极串列中的超过一个的栅极的每个栅极之下的电荷捕捉区域的编程步骤、擦除步骤和读取步骤，并且其中的擦除步骤包括擦除位于多重栅极存储器单元中的栅极串列中的一个选择的栅极之下的存储区域，而不擦除位于栅极串列中的另一个栅极之下的存储区域。
2、根据权利要求1所述的集成电路存储器元件，其特征在于其中所述的电荷捕捉区域位于栅极串列中的全部栅极下方。
3、根据权利要求1所述的集成电路存储器元件，其特征在于其中传导源极和漏极偏压的电路系统包括排列为位元线的导电材料，且传导栅极偏压的电路系统包括排列为字元线的导电材料。
4、根据权利要求1所述的集成电路存储器元件，其特征在于其所述的擦除步骤包括在位于栅极串列中的被选定栅极之下的电荷捕捉区域引起电洞注入电流。
5、根据权利要求1所述的集成电路存储器元件，其特征在于其所述的擦除步骤包括在位于栅极串列中的选择栅极之下的电荷捕捉区域引起电洞注入电流，而不擦除位于栅极串列中的另一个栅极之下的存储区域，且编程步骤包括在位于栅极串列中的选择栅极之下的电荷捕捉区域引起电子注入电流，而不编程位于栅极串列中的另一个栅极之下的存储区域。
6、根据权利要求1所述的集成电路存储器元件，其特征在于其中所述的多重栅极存储器单元包括临近于栅极串列中的第一栅极的第一电极区域和临近于栅极串列中的最终栅极的第二电极区域，并且擦除步骤包括：引发带对带穿隧引发电洞注入的电洞注入电流，该带对带穿隧引发的热电洞是从基底注入选定栅极之下区域的一侧或两侧上的选定栅极之下的电荷存储结构中。
7、根据权利要求1所述的集成电路存储器元件，其特征在于其中所述的电荷存储结构包括一介电堆叠层，该介电堆叠层包括一底介电层、一电荷捕捉介电层与一顶介电层。
8、根据权利要求1所述的集成电路存储器元件，其特征在于其中所述的电荷存储结构包括一介电堆叠层，该介电堆叠层包括一底介电层、一电荷捕捉介电层与一顶介电层，且其中该电荷捕捉介电层由氮化硅所组成。
9、根据权利要求1所述的集成电路存储器元件，其特征在于其所述的栅极串列包括超过两个的栅极，并且该电荷存储结构包括栅极串列中超过两个的栅极之下的电荷捕捉区域。
10、一种集成电路存储器元件，其特征在于其包括：
一半导体主体；
多数个字元线，延伸穿过该半导体主体；
多数个位元线，与该些字元线垂直排列穿过该半导体主体；
解码电路系统，位于该半导体主体上，且该解码电路系统耦接至该些字元线与该些位元线；
一包括多数个多重栅极存储单元的阵列，耦接至该些字元线与该些位元线，其中该些多重栅极存储单元分别包括：
多数个栅极，排列于一栅极串列中，该些栅极分别耦接至该些字元线中的字元线，其中多数个栅极包括该栅极串列中的一第一栅极与一最终栅极，并以绝缘构件隔离该栅极串列中相邻的该些栅极；
一电荷存储结构，位于该半导体主体上，该电荷存储结构包括多数个电荷捕捉区域，位于该栅极串列中超过一个该些栅极之下；
一多重栅极通道区，该多重栅极通道区为连续的且位于该栅极串列中之该些栅极之下，其中该多重栅极通道区具有n型导电性与p型导电性其中之一；及
一源极与一漏极，位于该栅极串列中的该第一栅极与该最终栅极附近，且该源极与该漏极至少其中之一耦接至该些位元线中的一位元线；以及
一控制器，其控制该些字元线和位元线以传导源极、漏极偏压和栅极偏压，用于在栅极串列中的超过一个的栅极中的每个栅极之下的电荷捕捉区域中存储数据，该控制器被排列以控制在位于栅极串列中的超过一个的栅极中的每个栅极之下的电荷捕捉区域的编程步骤、擦除步骤和读取步骤，并且其中的擦除步骤包括擦除位于多重栅极存储器单元中的栅极串列中的一个选定的栅极之下的存储区域，而不擦除位于栅极串列中的另一个栅极之下的存储区域。
11、根据权利要求10所述的集成电路存储器元件，其特征在于其中所述的电荷捕捉区域位于栅极串列的全部栅极下方。
12、根据权利要求10所述的集成电路存储器元件，其特征在于其所述的擦除步骤包括在位于栅极串列中的选定的栅极之下的电荷捕捉区域引起电洞注入电流。
13、根据权利要求10所述的集成电路存储器元件，其特征在于其所述的擦除步骤包括在位于栅极串列中的选择栅极之下的电荷捕捉区域引起电洞注入电流，而不擦除位于栅极串列中的另一个栅极之下的存储区域，并且编程步骤包括在位于栅极串列中的选择栅极之下的电荷捕捉区域引起电洞注入电流，而不编程位于栅极串列中的另一个栅极之下的存储区域。
14、根据权利要求10所述的集成电路存储器元件，其特征在于其中所述的擦除步骤包括引发带对带穿隧引发电洞注入的电洞注入电流，该带对带穿隧引发的热电洞是从基底注入选定栅极之下区域的源极侧和/或漏极侧中一侧或两侧上的选定栅极之下的电荷存储结构中。
15、根据权利要求10所述的集成电路存储器元件，其特征在于其所述的电荷存储结构包括一介电堆叠层，该介电堆叠层包括一底介电层、一电荷捕捉介电层与一顶介电层。
16、根据权利要求10所述的集成电路存储器元件，其特征在于其所述的电荷存储结构包括一介电堆叠层，该介电堆叠层包括一底介电层、一电荷捕捉介电层与一顶介电层，且其中该电荷捕捉介电层由氮化硅所组成。
17、根据权利要求1述的集成电路存储器元件，其特征在于其所述的栅极串列包括超过两个的栅极，并且该电荷存储结构包括栅极串列中超过两个的栅极之下的电荷捕捉区域。
18、一种集成电路存储器元件的操作方法，该集成电路存储器元件包括一半导体主体；位于该半导体主体上串联排列的多数个栅极，该栅极串列中该些栅极具有第一栅极与最终栅极，并以绝缘构件隔离该栅极串列中邻近的该些栅极；位于该半导体主体上的一电荷存储结构，其中该电荷存储结构包括位于该栅极串列中超过一个该些栅极下方的多数个电荷存储区，其中该半导体主体包括位于该栅极串列中该些栅极下方的连续的一多重栅极通道区，该多重栅极通道区有n型导电性与p型导电性其中之一；该集成电路存储器元件的操作方法包括在一选择栅极上施加一偏压配置以编程数据，
该擦除偏压配置包括：
在该多重栅极通道区中施加一基底偏压条件至该半导体主体；
在该栅极串列中该第一栅极与该最终栅极其中之一附近施加一源极偏压条件至该半导体主体；
在该栅极串列中该第一栅极与该最终栅极其中另一个附近施加一漏极偏压条件至该半导体主体；以及
在该栅极串列中施加数个用于擦除的栅极偏压条件至该些栅极，其中该些栅极偏压条件包括足够引起电子射出于或电洞注入至位于栅极串列中的一选择栅极之下的电荷存储区域的电压，和在栅极串列中的其他栅极上，在所述的其他栅极之下的多重栅极通道区域中足够引起反相的反相电压，以在该选择栅极上建立以低临界电压状态；以及
该编程偏压配置包括：
在该多重栅极通道区中施加一基底偏压条件至该半导体主体；
在该栅极串列中该第一栅极与该最终栅极其中之一附近施加一源极偏压条件至该半导体主体；
在该栅极串列中该第一栅极与该最终栅极其中另一个附近施加一漏极偏压条件至该半导体主体；以及
在该栅极串列中施加数个用于编程的栅极偏压条件至该些栅极，其中该些栅极偏压条件包括在栅极串列中的选择栅极上，相对于基底偏压条件的编程电压，其足够降低电子注入电流至位于选择栅极下方的电荷捕捉区域，以建立高临界电压状态，在栅极串列中的其他栅极上的反相电压足够减少多重栅极通道区中的反相，其中多重栅极通道区位于上述其他栅极下方，而没有效果明显的电子注入至位于上述其他栅极下方的多数个电荷存储区。
19、根据权利要求18所述的集成电路存储器元件的操作方法，其特征在于其更包括施加一偏压配置以进行读取，该偏压配置包括：
在该多重栅极通道区中施加一基底偏压条件至该半导体主体；
在该栅极串列中该第一栅极与该最终栅极其中之一附近施加一源极偏压条件至该半导体主体；
在该栅极串列中该第一栅极与该最终栅极其中另一个附近施加一漏极偏压条件至该半导体主体；以及
在该栅极串列中施加多数个栅极偏压条件至该些栅极，其中该些栅极偏压条件包括在该栅极串列中的选择栅极上相对于基底偏压条件的一读取电压，该读取电压高于低临界电压状态的临界电压，以及在该栅极串列中的其他栅极上的一反相电压，该反相电压足够引起该多重栅极通道区中的反相，其中该多重栅极通道区位于其他栅极下方，该反相电压高于高临界电压状态的临界电压。
20、根据权利要求18所述的集成电路存储器元件的操作方法，其特征在于其中所述的擦除步骤包括：
对栅极串列中欲进行擦除的多数个栅极中的一组栅极进行验证，此组栅极具有多于一个的栅极；
施加多数个栅极偏压条件对上述那组栅极中的第一选择栅极进行擦除，以引起源极侧或栅极侧其中之一或两者的带对带穿隧所引发的热电洞注入电荷存储区，此电荷存储区位于第一选择栅极下方；以及
施加数个栅极偏压条件对上述那组栅极中的下一个选择栅极进行擦除，以引起源极侧或栅极侧其中之一或两者的带对带穿隧所引发的热电洞注入电荷存储区，此电荷存储区位于下一个选择栅极下方，并且重复上述步骤直到施加上述栅极偏压条件至上述那组栅极中的所有栅极。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US58565704P | 2004-07-06 | 2004-07-06 | |
| US58565804P | 2004-07-06 | 2004-07-06 | |
| US60/585,658 | 2004-07-06 | ||
| US60/585,657 | 2004-07-06 | ||
| US11/085,458 US7209386B2 (en) | 2004-07-06 | 2005-03-21 | Charge trapping non-volatile memory and method for gate-by-gate erase for same |
| US11/085,458 | 2005-03-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1722444A true CN1722444A (zh) | 2006-01-18 |
| CN1722444B CN1722444B (zh) | 2010-07-21 |
Family
ID=35912558
Family Applications (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200510075239.6A Pending CN1719598A (zh) | 2004-07-06 | 2005-06-07 | 多重闸极电荷捕捉非挥发性记忆体的制作方法 |
| CN200510075154.8A Active CN1719611B (zh) | 2004-07-06 | 2005-06-08 | 电荷捕捉非挥发性记忆体及其操作方法 |
| CN200510075155.2A Pending CN1719612A (zh) | 2004-07-06 | 2005-06-08 | 集成电路记忆体元件 |
| CNB2005100829010A Expired - Fee Related CN100573878C (zh) | 2004-07-06 | 2005-07-05 | 电荷捕捉非易失性存储器及其操作方法 |
| CN200510082626.2A Expired - Fee Related CN1722444B (zh) | 2004-07-06 | 2005-07-06 | 电荷捕捉非易失性存储器及其逐个栅极擦除的方法 |
Family Applications Before (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200510075239.6A Pending CN1719598A (zh) | 2004-07-06 | 2005-06-07 | 多重闸极电荷捕捉非挥发性记忆体的制作方法 |
| CN200510075154.8A Active CN1719611B (zh) | 2004-07-06 | 2005-06-08 | 电荷捕捉非挥发性记忆体及其操作方法 |
| CN200510075155.2A Pending CN1719612A (zh) | 2004-07-06 | 2005-06-08 | 集成电路记忆体元件 |
| CNB2005100829010A Expired - Fee Related CN100573878C (zh) | 2004-07-06 | 2005-07-05 | 电荷捕捉非易失性存储器及其操作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (5) | CN1719598A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100511715C (zh) * | 2006-02-13 | 2009-07-08 | 旺宏电子股份有限公司 | 双栅极非挥发性储存单元、阵列及制造方法与操作方法 |
| CN104377248A (zh) * | 2014-11-17 | 2015-02-25 | 上海华力微电子有限公司 | 一种浮栅闪存器件及其编程方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101136373B (zh) * | 2006-08-31 | 2010-11-17 | 旺宏电子股份有限公司 | 非易失性存储器的制造方法 |
| US7492636B2 (en) * | 2007-04-27 | 2009-02-17 | Macronix International Co., Ltd. | Methods for conducting double-side-biasing operations of NAND memory arrays |
| US9543021B2 (en) * | 2014-03-12 | 2017-01-10 | SK Hynix Inc. | Semiconductor device and programming method thereof |
| US10998321B1 (en) * | 2019-10-28 | 2021-05-04 | Nanya Technology Corporation | Semiconductor device having a stacked nanowire structure disposed over a buried word line and method of manufacturing the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4422791C2 (de) * | 1993-06-29 | 2001-11-29 | Toshiba Kawasaki Kk | Halbleitervorrichtungen mit einem eine Inversionsschicht in einem Oberflächenbereich eines Halbleitersubstrats induzierenden leitenden Film |
| US6349062B1 (en) * | 2000-02-29 | 2002-02-19 | Advanced Micro Devices, Inc. | Selective erasure of a non-volatile memory cell of a flash memory device |
| CN1213472C (zh) * | 2001-08-22 | 2005-08-03 | 旺宏电子股份有限公司 | 编程及擦除p型沟道sonos记忆单元的操作方法 |
| CN1427482A (zh) * | 2001-12-17 | 2003-07-02 | 旺宏电子股份有限公司 | 具有氮化物穿隧层的非挥发性破碎器的编程以及抹除方法 |
| US6638821B1 (en) * | 2002-01-10 | 2003-10-28 | Taiwan Semiconductor Manufacturing Company | Flash EEPROM with function of single bit erasing by an application of negative control gate selection |
| US6690601B2 (en) * | 2002-03-29 | 2004-02-10 | Macronix International Co., Ltd. | Nonvolatile semiconductor memory cell with electron-trapping erase state and methods for operating the same |
-
2005
- 2005-06-07 CN CN200510075239.6A patent/CN1719598A/zh active Pending
- 2005-06-08 CN CN200510075154.8A patent/CN1719611B/zh active Active
- 2005-06-08 CN CN200510075155.2A patent/CN1719612A/zh active Pending
- 2005-07-05 CN CNB2005100829010A patent/CN100573878C/zh not_active Expired - Fee Related
- 2005-07-06 CN CN200510082626.2A patent/CN1722444B/zh not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100511715C (zh) * | 2006-02-13 | 2009-07-08 | 旺宏电子股份有限公司 | 双栅极非挥发性储存单元、阵列及制造方法与操作方法 |
| US7973366B2 (en) | 2006-02-13 | 2011-07-05 | Macronix International Co., Ltd. | Dual-gate, sonos, non-volatile memory cells and arrays thereof |
| CN104377248A (zh) * | 2014-11-17 | 2015-02-25 | 上海华力微电子有限公司 | 一种浮栅闪存器件及其编程方法 |
| CN104377248B (zh) * | 2014-11-17 | 2018-01-02 | 上海华力微电子有限公司 | 一种浮栅闪存器件及其编程方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1719611A (zh) | 2006-01-11 |
| CN1719612A (zh) | 2006-01-11 |
| CN100573878C (zh) | 2009-12-23 |
| CN1722444B (zh) | 2010-07-21 |
| CN1722445A (zh) | 2006-01-18 |
| CN1719611B (zh) | 2012-07-11 |
| CN1719598A (zh) | 2006-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1244157C (zh) | 非易失性半导体存储器 | |
| CN1677675A (zh) | 非易失性半导体存储器件 | |
| CN1181554C (zh) | 半导体器件及其制造方法 | |
| CN1705101A (zh) | p通道电荷捕捉记忆元件的编程与擦除方法 | |
| CN1967879A (zh) | 非挥发性存储器及其制造方法与操作方法 | |
| CN1855510A (zh) | 集成电路记忆体及其操作方法 | |
| CN1828944A (zh) | 非易失性存储单元及具有非易失性存储单元的存储器阵列 | |
| CN1505158A (zh) | 积体内存电路及形成积体内存电路的方法 | |
| CN1832023A (zh) | 记忆胞数组的操作方法、非挥发性内存及其制造方法 | |
| CN1832203A (zh) | 包括独立可控的栅电极的两位非易失性存储器件及其制造方法 | |
| CN1505156A (zh) | 非易失性半导体存储器件及其制造方法 | |
| CN1755934A (zh) | 一种半导体器件 | |
| CN1162913C (zh) | 半导体存储器及其制造方法和驱动方法 | |
| CN1722444A (zh) | 电荷捕捉非易失性存储器及其逐个栅极擦除的方法 | |
| CN1751392A (zh) | 鳍式场效应晶体管存储单元、鳍式场效应晶体管存储单元配置及制造鳍式场效应晶体管存储单元方法 | |
| CN1181556C (zh) | 非易失性半导体存储装置 | |
| CN1095200C (zh) | 非易失存储器的制造方法 | |
| CN1424771A (zh) | 具有存储多个字节的存储单元的半导体存储器及其制造方法 | |
| CN1832037A (zh) | 非易失存储器和其驱动方法 | |
| CN1271714C (zh) | 可正确写入数据的半导体存储装置 | |
| CN1828935A (zh) | 半导体元件及其制造方法与记忆体元件及其操作方法 | |
| CN1976041A (zh) | 非易失性半导体存储器件及其制造方法 | |
| CN1244156C (zh) | 非易失性半导体存储器件及其制造方法和操作方法 | |
| CN101055880A (zh) | 非易失性半导体存储装置 | |
| CN1601650A (zh) | 非易失性半导体存储器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100721 Termination date: 20190706 |